KR20030059482A - 반도체 소자의 소자분리막 형성방법 - Google Patents
반도체 소자의 소자분리막 형성방법 Download PDFInfo
- Publication number
- KR20030059482A KR20030059482A KR1020010088345A KR20010088345A KR20030059482A KR 20030059482 A KR20030059482 A KR 20030059482A KR 1020010088345 A KR1020010088345 A KR 1020010088345A KR 20010088345 A KR20010088345 A KR 20010088345A KR 20030059482 A KR20030059482 A KR 20030059482A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- layer
- forming
- active region
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 21
- 239000010703 silicon Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910003910 SiCl4 Inorganic materials 0.000 claims description 2
- 229910003818 SiH2Cl2 Inorganic materials 0.000 claims description 2
- 229910003822 SiHCl3 Inorganic materials 0.000 claims description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000009413 insulation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
Abstract
본 발명은 트렌치 형성을 배제하고 에피택셜 성장법을 도입하여 공정을 단순화함과 동시에 우수한 절연특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명은 반도체 기판 상에 산화막을 형성하는 단계; 산화막을 제 1 식각하여 소자분리막을 형성함과 동시에 기판의 활성영역을 노출시키는 단계; 노출된 기판의 활성영역에만 선택적으로 실리콘막을 형성하는 단계; 및 실리콘막을 전면식각하여 활성영역층을 형성함과 동시에 기판을 평탄화하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 의해 달성될 수 있다. 또한, 활성영역을 형성하는 단계 전에, 산화막을 제 2 식각하여 소자분리막의 저부를 언더컷시킬 수 있다. 바람직하게, 산화막의 제 1 식각은 건식식각으로 수행하고, 제 2 식각은 습식식각으로 수행한다. 또한, 실리콘층은 에피택셜 성장법에 의한 에피택셜 실리콘층이나 폴리실리콘막으로 형성하며, 전면식각은 건식 에치백 공정이나 CMP 공정으로 수행한다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 에피택셜 성장법을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터나 캐패시터 등과 같은 소자들이 형성되는 활성영역과, 소자의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
소자분리 영역은 질화막 패턴을 마스크로 하여 실리콘 반도체기판을 열산화시키는 로코스(Local Oxidation of Silicon; LOCOS) 공정을 주로 이용하여 형성하였으나, LOCOS 공정에 의한 소자분리 영역은 비교적 면적이 크고 경계면에 발생되는 버즈빅(bird's beak) 등의 문제로 인하여 고집적 소자에 적용하는데 한계가 있었다. 따라서, 최근 0.16㎛ 이하의 고집적 메모리 소자에서는 기판에 얕은 깊이의 트렌치를 형성하고, 이 트렌치에 산화막을 매립시켜 소자분리 영역을 형성하는 STI (Sallow Trench Isolation) 구조를 적용하고 있다.
그러나, STI 구조를 적용한 종래의 소자분리막 형성공정은, 트렌치 형성을 위하여, 질화막 및 패드산화막 형성공정, 마스크 공정, 질화막 및 패드 산화막 식각공정, 트렌치 식각공정, 및 마스크 제거공정 등을 수행하여야 할 뿐만 아니라, 트렌치를 매립하기 위한 갭필(gap fill) 산화막 증착 및 화학기계연마(Chemical Mechanical Polishing ; CMP)를 이용한 평탄화 공정등을 수행하여야 하기 때문에, 비교적 공정이 복잡하고, 이러한 복잡한 공정으로 인하여 제조원가가 높다는 단점이 있다. 또한, 소자의 크기가 점점 더 작아짐에 따라 트렌치는 깊이가 점점 더 좁아지게 때문에, 보이드 발생없이 트렌치에 산화막을 매립하기가 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 형성을 배제하고 에피택셜 성장법을 도입하여 공정을 단순화함과 동시에 우수한 절연특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 산화막
20A, 20B : 소자분리막 30 : 포토레지스트 패턴
40 : 에피택셜 실리콘층 40A, 40B : 활성영역층
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 산화막을 형성하는 단계; 산화막을 제 1 식각하여 소자분리막을 형성함과 동시에 기판의 활성영역을 노출시키는 단계; 노출된 기판의 활성영역에만 선택적으로 실리콘막을 형성하는 단계; 및 실리콘막을 전면식각하여 활성영역층을 형성함과 동시에 기판을 평탄화하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 의해 달성될 수 있다.
또한, 활성영역을 형성하는 단계 전에, 산화막을 제 2 식각하여 소자분리막의 저부를 언더컷시킬 수 있다.
바람직하게, 산화막의 제 1 식각은 건식식각으로 수행하고, 제 2 식각은 습식식각으로 수행한다. 실리콘층은 에피택셜 성장법에 의한 에피택셜 실리콘층이나 폴리실리콘막으로 형성하며, 전면식각은 건식 에치백 공정이나 CMP 공정으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 트렌치 깊이만큼의 두께로 산화막(20)을 형성한다. 여기서, 반도체 기판(10)은 실리콘 기판이며, 산화막(20)은 SiO2막으로 형성한다.
도 1b를 참조하면, 산화막(20) 상부에 소자분리영역을 마스킹하면서 활성영역의 산화막(20)을 노출시키는 포토레지스트 패턴(30)을 형성한다. 여기서, 포토레지스트 패턴(30)은 양의 포토레지스트막을 도포하고, 종래의 ISO 마스크의 반대 마스크를 이용하여 노광 및 현상하여 형성하거나, 음의 포토레지스트막을 도포하고 종래의 ISO 마스크를 이용하여 노광 및 현상하여 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(30)을 식각 마스크로하여 노출된 산화막(20)을 건식식각하여 소자분리막(20A)을 형성함과 동시에 활성영역의 기판(10)을 노출시킨 후, 건식식각에 의한 플라즈마 손상을 완화시키기 위하여, Ar 이나 O2 개스 등을 이용하여 라이트 식각(light etch)을 더 수행한다. 그 다음, 공지된 방법으로 포토레지스트 패턴(30)을 제거한다.
도 1d를 참조하면, 노출된 기판(10)의 실리콘을 에피택셜 성장법으로 소자분리막(20A)의 두께까지 성장시켜 노출된 기판(10) 상에 에피택셜 실리콘층(40)을 형성한다. 바람직하게, 에패택셜 성장법은 700 내지 100℃의 온도에서 SiH4, SiH2Cl2, SiHCl3 또는 SiCl4 등의 SiHxCly 개스를 사용하여 수행한다. 여기서,에피택셜 실리콘층 대신 폴리실리콘막을 형성할 수도 있다.
도 1e를 참조하면, 에피택셜 실리콘층(40)을 건식 에치백 공정이나 CMP 공정으로 전면식각하여 활성영역층(40A)을 형성함과 동시에 소자분리막(20A)과의 단차를 제거함으로서 기판을 평탄화한다.
상기 실시예에 의하면, 종래와 같은 트렌치를 형성하는 대신 산화막을 패터닝하여 소자분리막을 먼저 형성한 후, 소자분리막 사이에 에피택셜 성장법으로 실리콘을 성장시켜 활성영역을 형성하기 때문에 소자분리 형성을 위한 공정수를 종래에 비해 현저하게 감소시킬 수 있다. 또한, 트렌치 매립에 따른 산화막의 보이드 발생 등과 같은 문제가 해결되므로, 소자분리막의 우수한 절연특성을 확보할 수 있다.
한편, 상기 실시예와는 달리, 접합 누설전류 특성을 개선하기 위하여, 활성영역층의 프로파일이 완만하게 되도록 소자분리막을 형성할 수도 있다.
즉, 도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도로서, 본 실시예에서는 상기 일 실시예와 같은 공정으로 산화막을 건식식각하여 소자분리막(20A)을 형성한 후(도 1a 내지 도 1c 참조), 소자분리막(20A)을 다시 습식식각하여, 도 2a에 도시된 바와 같이, 저부가 언더컷(undercut)된 프로파일을 갖는 소자분리막(20B)을 형성한다. 바람직하게, 습식식각은 BOE(buffered oxide etchant)를 이용하여 수행할 수 있고, 또한 스핀에쳐(spin etcher)를 이용하여 수행할 수 있다. 즉, 산화막의 습식식각은 실리콘과 산화막 사이의 계면에서 측면식각속도(lateral etchrate)가 다른 부분에서 보다 빠르기 때문에 소자분리막(20B)의 저부가 언더컷된다.
그 후, 언더컷된 소자분리막(20B) 사이의 노출된 기판(10)의 실리콘을 상기 일 실시예와 동일한 조건의 에피택셜 성장법으로 성장시킨 후 에치백하여, 도 2b에 도시된 바와 같이, 원형의 저부 프로파일을 갖는 활성영역층(40B)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 소자분리막 형성시 트렌치 형성을 배제하고 에피택셜 성장법을 도입하여 공정을 단순화함과 동시에 우수한 절연특성을 확보할 수 있을 뿐만 아니라, 활성영역의 프로파일을 개선하여 접합 누설전류 특성 등을 개선할 수 있다.
Claims (10)
- 반도체 기판 상에 산화막을 형성하는 단계;상기 산화막을 제 1 식각하여 소자분리막을 형성함과 동시에 상기 기판의 활성영역을 노출시키는 단계;상기 노출된 기판의 활성영역에만 선택적으로 실리콘막을 형성하는 단계; 및상기 실리콘막을 전면식각하여 활성영역층을 형성함과 동시에 상기 기판을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 활성영역을 형성하는 단계 전에, 상기 산화막을 제 2 식각하여 상기 소자분리막의 저부를 언더컷시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 산화막의 제 1 식각은 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 2 항에 있어서,상기 산화막의 제 1 식각은 건식식각으로 수행하고, 제 2 식각은 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 4 항에 있어서,상기 습식식각은 BOE를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘층은 에피택셜 성장법에 의한 에피택셜 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 6 항에 있어서,상기 에피택셜 성장법은 700 내지 100℃의 온도에서 SiHxCly 개스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 7 항에 있어서,상기 SiHxCly 개스로서 SiH4, SiH2Cl2, SiHCl3 또는 SiCl4 등을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘층은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 전면식각은 건식 에치백 공정이나 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088345A KR20030059482A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088345A KR20030059482A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030059482A true KR20030059482A (ko) | 2003-07-10 |
Family
ID=32215916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010088345A KR20030059482A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030059482A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569510B1 (ko) * | 2004-06-16 | 2006-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100571422B1 (ko) * | 2004-12-23 | 2006-04-14 | 동부아남반도체 주식회사 | 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법 |
| KR100792373B1 (ko) * | 2006-10-31 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970053475A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
| KR19990004564A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 소자의 제조방법 |
| KR20010010737A (ko) * | 1999-07-22 | 2001-02-15 | 김영환 | 반도체 소자의 격리영역 형성방법 |
| KR20010036283A (ko) * | 1999-10-07 | 2001-05-07 | 박종섭 | 선택적 에피 성장법을 이용한 반도체 메모리 소자의 활성영역 형성 방법 |
-
2001
- 2001-12-29 KR KR1020010088345A patent/KR20030059482A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970053475A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
| KR19990004564A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 소자의 제조방법 |
| KR20010010737A (ko) * | 1999-07-22 | 2001-02-15 | 김영환 | 반도체 소자의 격리영역 형성방법 |
| KR20010036283A (ko) * | 1999-10-07 | 2001-05-07 | 박종섭 | 선택적 에피 성장법을 이용한 반도체 메모리 소자의 활성영역 형성 방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569510B1 (ko) * | 2004-06-16 | 2006-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100571422B1 (ko) * | 2004-12-23 | 2006-04-14 | 동부아남반도체 주식회사 | 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법 |
| KR100792373B1 (ko) * | 2006-10-31 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20000061330A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| US7018905B1 (en) | Method of forming isolation film in semiconductor device | |
| KR100190000B1 (ko) | 딥 트렌치와 샐로우 트렌치 조합형 소자분리 구조 및 그 제조방법 | |
| KR20030059482A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100383758B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JPH07183370A (ja) | 半導体装置の製造方法 | |
| KR20010017325A (ko) | 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법 | |
| KR100468681B1 (ko) | 트랜치소자분리방법 | |
| KR20020045894A (ko) | 소자분리막 형성 방법 | |
| KR100808051B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20020002943A (ko) | 격리막 형성 방법 | |
| KR100342381B1 (ko) | 반도체소자의절연막형성방법 | |
| KR20010036246A (ko) | 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법 | |
| JP2004260151A (ja) | 半導体装置の製造方法 | |
| KR100541707B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US6780774B2 (en) | Method of semiconductor device isolation | |
| KR20020003018A (ko) | 실리콘 라이너를 이용한 트렌치 소자분리방법 | |
| KR20040057615A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20080001340A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050002002A (ko) | 반도체장치의 제조방법 | |
| KR20040059987A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20020058588A (ko) | 반도체 소자의 제조방법 | |
| KR20030051041A (ko) | 플래쉬 메모리 소자의 소자 분리막 형성 방법 | |
| KR20050012652A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030059437A (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |