JPH06132392A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06132392A JPH06132392A JP16321192A JP16321192A JPH06132392A JP H06132392 A JPH06132392 A JP H06132392A JP 16321192 A JP16321192 A JP 16321192A JP 16321192 A JP16321192 A JP 16321192A JP H06132392 A JPH06132392 A JP H06132392A
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- JP
- Japan
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- groove
- insulating film
- semiconductor
- semiconductor device
- capacitance
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】半導体素子間の容量，半導体素子と基板間の容
量を小さくでき製品の歩留りを向上できる溝による素子
分離法を用いた半導体装置を提供する。 【構成】半導体基板１及びエピタキシャル層６に溝５を
異方性エッチングにより、溝の上部が細く、下部が細く
なるように形成する。溝内部は、第１の絶縁膜３を成長
し、次に、第２の絶縁膜を成長し高温で熱処理した後、
半導体基板１表面の第１の絶縁膜，第２の絶縁膜をエッ
チングで、除去することにより、絶縁膜で埋設されてい
る。 【効果】本発明の半導体装置は半導体素子の絶縁分離用
の溝を上部で細く形成しているので素子の微細化ができ
る。また寄生容量を小さくでき、装置のスピードを向上
でき、製品の性能歩留りを向上できる。
量を小さくでき製品の歩留りを向上できる溝による素子
分離法を用いた半導体装置を提供する。 【構成】半導体基板１及びエピタキシャル層６に溝５を
異方性エッチングにより、溝の上部が細く、下部が細く
なるように形成する。溝内部は、第１の絶縁膜３を成長
し、次に、第２の絶縁膜を成長し高温で熱処理した後、
半導体基板１表面の第１の絶縁膜，第２の絶縁膜をエッ
チングで、除去することにより、絶縁膜で埋設されてい
る。 【効果】本発明の半導体装置は半導体素子の絶縁分離用
の溝を上部で細く形成しているので素子の微細化ができ
る。また寄生容量を小さくでき、装置のスピードを向上
でき、製品の性能歩留りを向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に絶縁分離のための溝の構造に関する。
に絶縁分離のための溝の構造に関する。
【０００２】
【従来の技術】従来の半導体装置の素子間分離の溝の構
造について図４を用いて説明する。
造について図４を用いて説明する。
【０００３】図４では、素子間絶縁分離の溝５がエピタ
キシャル層６の表面近傍で幅１μｍ，半導体基板１でも
幅１μｍと溝の上部と下部の太さがほぼ等しく形成さ
れ、溝５の内側に、第１の絶縁膜３を形成し、さらに、
第２の絶縁膜４を埋設して素子間分離を行っていた。
キシャル層６の表面近傍で幅１μｍ，半導体基板１でも
幅１μｍと溝の上部と下部の太さがほぼ等しく形成さ
れ、溝５の内側に、第１の絶縁膜３を形成し、さらに、
第２の絶縁膜４を埋設して素子間分離を行っていた。
【０００４】ここで、第２の絶縁膜４の埋設方法につい
て説明すると溝を異方性のドライエッチングで形成した
後、第１の絶縁膜３（例えばシリコン窒化膜）を成長
し、高温で加熱することにより流動性を有する第２の絶
縁膜４（例えば、ＢＰＳＧ膜）を成長し、熱処理を行い
平坦化した後、エッチングにより不要な部分を除去する
ことにより溝の内部を絶縁物で埋設していた。
て説明すると溝を異方性のドライエッチングで形成した
後、第１の絶縁膜３（例えばシリコン窒化膜）を成長
し、高温で加熱することにより流動性を有する第２の絶
縁膜４（例えば、ＢＰＳＧ膜）を成長し、熱処理を行い
平坦化した後、エッチングにより不要な部分を除去する
ことにより溝の内部を絶縁物で埋設していた。
【０００５】他に図５のように、溝５がエピタキシャル
層６で細く、半導体基板１で太く形成され、第１の絶縁
膜３を形成した後、多結晶シリコン７で溝内部を埋設す
る方法がある。（特開昭５８−１６９９３４，特開昭５
８−１４０１３６，特開昭５８−１３４４４５）
層６で細く、半導体基板１で太く形成され、第１の絶縁
膜３を形成した後、多結晶シリコン７で溝内部を埋設す
る方法がある。（特開昭５８−１６９９３４，特開昭５
８−１４０１３６，特開昭５８−１３４４４５）
【発明が解決しようとする課題】この従来の半導体装置
の素子間絶縁分離の溝構造では、溝の上部と下部で太さ
が同程度の為、半導体素子が微細化すると溝の太さも細
くなるので、半導体素子間の容量，半導体素子と基板間
の容量が大きくなってしまい、半導体集積回路の処理ス
ピードが遅くなるため要求される性能を達成することが
できず、結果として製品の歩留を低くしてしまうという
問題点があった。
の素子間絶縁分離の溝構造では、溝の上部と下部で太さ
が同程度の為、半導体素子が微細化すると溝の太さも細
くなるので、半導体素子間の容量，半導体素子と基板間
の容量が大きくなってしまい、半導体集積回路の処理ス
ピードが遅くなるため要求される性能を達成することが
できず、結果として製品の歩留を低くしてしまうという
問題点があった。
【０００６】本発明の目的は、半導体素子間の容量，半
導体素子と基板間の容量を小さくでき処理スピードをは
やくすることができ、製品の歩留りを向上できる溝分離
法による半導体装置を提供することにある。
導体素子と基板間の容量を小さくでき処理スピードをは
やくすることができ、製品の歩留りを向上できる溝分離
法による半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体素子間の
絶縁分離のための溝を有する半導体装置の構造では、溝
の形状が半導体基板の表面近傍で細く下部で太くなって
いることを特徴としている。
絶縁分離のための溝を有する半導体装置の構造では、溝
の形状が半導体基板の表面近傍で細く下部で太くなって
いることを特徴としている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明第１の実施例の断面図である。
る。図１は、本発明第１の実施例の断面図である。
【０００９】素子分離のための溝５を、エピタキシャル
層６，半導体基板１に異方性エッチングにより形成す
る。この溝を異方性エッチングにより形成する際に、エ
ッチングのパワー，圧力を変化させることにより、溝の
上部が細く（幅１．０μｍ），下部が太く（幅２．５μ
ｍ）なるよう形成する。
層６，半導体基板１に異方性エッチングにより形成す
る。この溝を異方性エッチングにより形成する際に、エ
ッチングのパワー，圧力を変化させることにより、溝の
上部が細く（幅１．０μｍ），下部が太く（幅２．５μ
ｍ）なるよう形成する。
【００１０】次に、第１の絶縁膜３（例えばシリコン窒
化膜０．１μｍ）を成長する。次に高温で加熱すると流
動性を有する第２の絶縁膜４（例えば、ＢＰＳＧ膜０．
３μｍ）を成長し、１０００℃の窒素雰囲気中で熱処理
を行う。すると溝上部より第２の絶縁膜４が溝内部に流
れこみ、溝内部に第２の絶縁膜が多くたまる。
化膜０．１μｍ）を成長する。次に高温で加熱すると流
動性を有する第２の絶縁膜４（例えば、ＢＰＳＧ膜０．
３μｍ）を成長し、１０００℃の窒素雰囲気中で熱処理
を行う。すると溝上部より第２の絶縁膜４が溝内部に流
れこみ、溝内部に第２の絶縁膜が多くたまる。
【００１１】次に第２の絶縁膜を０．２μｍ程成長し、
１０００℃の窒素雰囲気で熱処理を行う。これらの、絶
縁膜の成長と高温の熱処理を繰り返すことにより、溝５
の内部を埋設する。次に、エピタキシャル層表面の不要
な第１の絶縁膜と第２の絶縁膜をエッチングにより除去
すると、本実施例の完成状態となる。
１０００℃の窒素雰囲気で熱処理を行う。これらの、絶
縁膜の成長と高温の熱処理を繰り返すことにより、溝５
の内部を埋設する。次に、エピタキシャル層表面の不要
な第１の絶縁膜と第２の絶縁膜をエッチングにより除去
すると、本実施例の完成状態となる。
【００１２】ここで、溝５はエピタキシャル層の表面近
傍で後にトランジスタのどの素子を形成する素子形成領
域２では細くなっているので、素子の微細化を可能とす
る。また、溝５の下部が太く、内部に絶縁物が埋設され
ているため、後に素子形成領域２に形成する素子におい
て隣接する素子間の容量、及び素子と半導体基板間の容
量を小さくすることができる。さらに、エピタキシャル
層６をコレクタとするバイポーラトランジスタを形成し
た場合に、ベース層から広がる空乏層が溝５に達するた
めベース−コレクタ間の容量も小さくできる。
傍で後にトランジスタのどの素子を形成する素子形成領
域２では細くなっているので、素子の微細化を可能とす
る。また、溝５の下部が太く、内部に絶縁物が埋設され
ているため、後に素子形成領域２に形成する素子におい
て隣接する素子間の容量、及び素子と半導体基板間の容
量を小さくすることができる。さらに、エピタキシャル
層６をコレクタとするバイポーラトランジスタを形成し
た場合に、ベース層から広がる空乏層が溝５に達するた
めベース−コレクタ間の容量も小さくできる。
【００１３】図２は本発明の他の実施例の断面図であ
る。最初に、実施例１と同様にエピタキシャル層６，半
導体基板１に溝５を形成し、第１の絶縁膜３（シリコン
窒化膜０．１μｍ）を成長する。
る。最初に、実施例１と同様にエピタキシャル層６，半
導体基板１に溝５を形成し、第１の絶縁膜３（シリコン
窒化膜０．１μｍ）を成長する。
【００１４】次に高温で加熱し、流動性を有する第２の
絶縁膜４（ここでは、ＢＰＳＧ膜）を成長する。本実施
例では、絶縁膜成長時に、溝５の上部の細い部分を完全
に埋設し、溝内部は空洞が生じるように、実施例１の第
２の絶縁膜の厚さ，０．３μｍに対して、第２の絶縁膜
を１．０μｍと厚く成長する。厚く成長することで、膜
成長途中で溝の上部が絶縁膜で覆われ、密封状態とな
り、溝内部を空洞に形成できる。
絶縁膜４（ここでは、ＢＰＳＧ膜）を成長する。本実施
例では、絶縁膜成長時に、溝５の上部の細い部分を完全
に埋設し、溝内部は空洞が生じるように、実施例１の第
２の絶縁膜の厚さ，０．３μｍに対して、第２の絶縁膜
を１．０μｍと厚く成長する。厚く成長することで、膜
成長途中で溝の上部が絶縁膜で覆われ、密封状態とな
り、溝内部を空洞に形成できる。
【００１５】そのため、溝内部が完全に埋設されている
場合よりもさらに、隣接素子間及び素子と基板間の容量
を小さくすることができる。
場合よりもさらに、隣接素子間及び素子と基板間の容量
を小さくすることができる。
【００１６】図３は本発明の第３の実施例の断面図であ
る。本実施例では、溝５の形状が上部の幅は実施例１，
実施例２と同様に１μｍであるが、下部では最大で３μ
ｍと太くなっている。形成方法は、溝５の途中（深さの
半分ほどまで。ここでは２．５μｍ）まで異方性エッチ
ングでエッチングし、その後は、等方性エッチングに切
り替える。このとき、異方性エッチングされた部分は、
溝の側面にエッチング時に発生する堆積物が付着してい
るため、横方向にはエッチングは進行せず、図３の形状
となる。
る。本実施例では、溝５の形状が上部の幅は実施例１，
実施例２と同様に１μｍであるが、下部では最大で３μ
ｍと太くなっている。形成方法は、溝５の途中（深さの
半分ほどまで。ここでは２．５μｍ）まで異方性エッチ
ングでエッチングし、その後は、等方性エッチングに切
り替える。このとき、異方性エッチングされた部分は、
溝の側面にエッチング時に発生する堆積物が付着してい
るため、横方向にはエッチングは進行せず、図３の形状
となる。
【００１７】本実施例では、溝５の下部が幅３μｍと太
くなっているため、実施例２よりも、素子形成領域２に
後で形成する素子の素子と半導体基板間の容量を小さく
することができる。
くなっているため、実施例２よりも、素子形成領域２に
後で形成する素子の素子と半導体基板間の容量を小さく
することができる。
【００１８】
【発明の効果】以上説明したように本発明は、半導体素
子の絶縁分離用の溝を上部で細く形成しているので素子
の微細化ができる。
子の絶縁分離用の溝を上部で細く形成しているので素子
の微細化ができる。
【００１９】また、エピタキシャル層表面から１μｍ以
内と極く浅い部分で溝を太く形成しているので、エピタ
キシャル層をコレクタとするバイポーラトランジスタを
形成した場合に、ベース層から広がる空乏層が溝に達す
るためベース−コレクタ間容量を小さくできる。さら
に、半導体素子間，半導体素子と基板間の容量も小さく
できるため、半導体集積回路のスピードが速くなりその
結果として製品の性能及び歩留りを向上できるという効
果を有する。
内と極く浅い部分で溝を太く形成しているので、エピタ
キシャル層をコレクタとするバイポーラトランジスタを
形成した場合に、ベース層から広がる空乏層が溝に達す
るためベース−コレクタ間容量を小さくできる。さら
に、半導体素子間，半導体素子と基板間の容量も小さく
できるため、半導体集積回路のスピードが速くなりその
結果として製品の性能及び歩留りを向上できるという効
果を有する。
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
【図３】本発明の第３の実施例の断面図である。
【図４】従来の溝による素子間分離法により形成した半
導体装置の断面図である。
導体装置の断面図である。
【図５】従来の溝による素子間分離法により形成した半
導体装置の他の例の断面図である。
導体装置の他の例の断面図である。
１ 半導体基板 ２ 素子形成領域 ３ 第１の絶縁膜 ４ 第２の絶縁膜 ５ 溝 ６ エピタキシャル層
Claims (1)
- 【請求項１】 半導体基板の表面から形成した溝により
素子間分離を行う半導体装置において、前記素子間分離
用の溝の形状が、半導体基板の表面近傍の上部で細く、
基板表面から１μｍ以内の部分から下部が太くなってい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16321192A JPH06132392A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16321192A JPH06132392A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132392A true JPH06132392A (ja) | 1994-05-13 |
Family
ID=15769412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16321192A Pending JPH06132392A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049807A (ko) * | 2000-12-20 | 2002-06-26 | 박종섭 | 반도체 디바이스의 소자 분리 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743438A (en) * | 1980-08-29 | 1982-03-11 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6217137B2 (ja) * | 1979-07-13 | 1987-04-16 | Daikin Kogyo Co Ltd | |
| JPH01310537A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-06-23 JP JP16321192A patent/JPH06132392A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217137B2 (ja) * | 1979-07-13 | 1987-04-16 | Daikin Kogyo Co Ltd | |
| JPS5743438A (en) * | 1980-08-29 | 1982-03-11 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH01310537A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049807A (ko) * | 2000-12-20 | 2002-06-26 | 박종섭 | 반도체 디바이스의 소자 분리 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |