JPS5956734A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5956734A
JPS5956734A JP58157804A JP15780483A JPS5956734A JP S5956734 A JPS5956734 A JP S5956734A JP 58157804 A JP58157804 A JP 58157804A JP 15780483 A JP15780483 A JP 15780483A JP S5956734 A JPS5956734 A JP S5956734A
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JP
Japan
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film
psg
electrode
nitride
nitride film
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JP58157804A
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Hideo Sakai
秀男 坂井
Takeo Yoshimi
吉見　武夫
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディスクリート半導体素子、　Ｍ　Ｉ　Ｓバ
イポーラ、ハイブリッドのＩＣやＬＳＩ等の電子部品に
関する。
従来の電子部品たとえばＭＯ８ＬＳＩにおいては、その
甫１極保護膜とし・ＣＣＶ　１．）法により低温形成し
たリンシリケートガラス（ＰＳＧ）膜を用いて℃・るも
のが普通であるが、膜性の優れたプラズマＣＶＤ法で形
成するノーイトライド膜を使用することが一部行なわれ
ている。
しかしながら、低温形成ができるプラズマナイトライド
膜は、その性質上あまり厚くできず、緻密な膜性である
ことより、パッド電極近傍のこの種のナイトライド膜に
ワイーＶボンディング時に機械的衝１１后が加えられる
と、クラックが入りやすい欠点がある。また、プラズマ
ナイト２イド膜にポンディングパッド屯極用孔を設ける
場合などの選択除去時においで、この種のナイトライド
膜加工がプラズマエツチング法によつ０行なわれるため
、下地膜であるアルミニウムパッドηＬ極表面等がプラ
ズマダメージをどうしても受け、配線特性を劣化させる
という欠点がある。
それゆえ、本発明の目的は、電極保護膜としてナイトラ
イド膜を適用し、しかもその耐機械的衝撃性、耐プラズ
マエツチングダメージ性、耐湿性等を増加して高信頼度
のＭＱＳＩ、Ｓｌ等の電子部品を提供することにある。
このような目的を達成するために本発明においては、電
極を表面保設する絶縁膜と１２て、ナイトライド膜の−
Ｌ層と下層にリンシリケートガラス（ＰＳＧ’）膜等の
絶縁ｌｉｄ！を設けた三重骨膜を使用し、上層のＰ　Ｓ
（Ｊパターンをマスクと【、て、中間のナイトライド膜
をドライエツチングして、次に再び」二Ｊｉ　ｔ）　Ｓ
　Ｇ及びナイトライド膜をマスクとして、下層ＰＳＧ膜
をエツチング除去することにより良好な特性を有する電
子部品とするものである。
以下、本発明の一実施例であるＭＯ８ＬＳＩの製法を工
程順に図面を参照しながら詳述する。
（イ）スターティングマテリアルとして第１図にその断
面図を示ずようなものを用意する。これは、周知技術を
用いて製作でき、Ｐ型シリコンウェーハ１に複数個のＮ
チャンネルＭＯＳトランジスタを設けたものである。同
図において、２）ｆｆフィールド酸化シリコン膜、３は
ゲート酸化シリコン膜、４はゲート電極用多結晶シリコ
ン膜、５は低抵抗の多結晶シリコン配線、６はＮ＋型ソ
ース層、７はＮ＋型ドレイン層、８はスクライプ領域に
おけるＮ＋型層、９は層間絶縁膜であるリンシリケート
ガラス（ＰＳＧ）膜、Ｓはソース電極、Ｄはドレイン電
極である。なお、ソース電極Ｓおよびドレイン電極りは
アルミニウム真空蒸着とフォトエツチング技術とを用い
て製作したものである。
（イ１ｉｆｆ、極保ｄ！膜として０．１〜０．３＃ｍの
ＰＳＧ膜１０またはシリケートガラスＳｉｎ、膜をＣＶ
　Ｉ）法により形成し、ついでプラズマＣＶＤ法により
０．３〜１．０μｍのナイトライドＳｉ、Ｎ４膜１１を
重、ｔＬ、この上ｚＣＶＤＰＳＧ膜１２ｔたＨＣＶＤ法
やスパッタ法により形成するシリケートガラス膜あるい
はまたポリイミド樹脂膜等の絶縁膜を０．５μｍ以上の
膜厚をもって形成する（第２図）。
下層膜であるＰＳＧ膜１０は、ナイトライド膜１１をプ
ラズマエツチング−する時のオーバエッチによる下地で
あるアルミニウムパッド電極表面のプラズマダメージを
なくすために設けるもので、プラズマエツチングされに
くい膜を適用している。
したがって、これは、低温形成できるＣ　Ｖ　ｌ）法に
よって形成するシリケートガラス膜等を使用することも
できる。
中間膜であるナイトライドＳｉ、Ｎ４膜１１は、低温形
成ができ、ｉＩ湿性のすぐれた緻密な膜性を有するプラ
ズマＣＶ　１）法で形成したもので、ｉＴ、Ｌ極の耐腐
食性を増加するものであろう 上層膜であるＰＳＧ膜１２は、ボンディング時の衝撃を
やわらげ、ナイトライド膜１１のクラック等の損傷を防
止する役目をはだすもので、できるだけ厚膜と−づ−る
ことか望ましい。したがって、厚膜とすることができる
スパッタ法により形成するシリケートガラス膜、ＣＶＤ
法により形成するシリケートガラス膜、塗布法により形
成するポリイミド樹脂膜等を使用することもできる。
なお、上層膜と下層膜とを同一材料の絶縁膜とする本実
施例のような（ＰＳＧ膜を用いている）場合には、選択
エツチング時において下層膜をエツチングする際のマス
クとして上層１摸を使用することから、下層膜よりも厚
膜の上層膜とする必要があるっ （つ）上記三重骨膜１０〜１２にポンディングパッド電
極用孔を設ける。これは、上層膜であるＰＳＧ膜１２を
フォトレジスト膜１３をエツチング用マスクとして選択
エツチングを行ないポンディングパッド電極用孔を形成
する（第３図）。ついで、フォトレジスト膜１３を取り
除いたのち、ＰＳＧ膜１２をマスクとして、フレメンガ
スを主成分とする反応ガスを用いたプラズマエツチング
によりナイトライド膜１１を選択エツチングしてボンデ
ィング・くノド電極用孔を形成する（１第４図）。
この際、オーバエッチしても下）（ｊ膜としてＰＳＧ膜
１０があるため、アルミニウムバンド電極表面はプラズ
マダメージを受けなし・。
ついで、下層膜であるＰＳＧＩＩ休１（１体上層膜であ
るＰＳＧ膜１２をマスクとして選択エツチングを行ない
ポンディングパッド電極用孔を形成する（第５図）。こ
の場合、上層膜としてのＰＳＧ膜１２も同時にエツチン
グされるが、あらかじめ厚膜としているため、問題はな
く、自己整合をもってバンド電極用孔を形成できる。
なお、上記礪択エッチ／グ時に、スクライプ領域上の三
重骨膜１０〜１２も取り除かれる。
（（１）　シリコンウェーハＩＫおけるスクライプ領域
を切断して１枚のウェーハ１から数多くのＭＱＳＩＣチ
ップ（ペレット）を得る。ついで、外部リードにグイボ
ンディングしたのち、外部リードとＩＣチップ」二面に
おける名ポンディ／グパソド電極とをアルミニウム細線
等のボンディングワイヤ１４により相互結線を行なう。
このワイヤボンディングの際、電極保設膜で′Ｊ３）る
三］ｉ畳膜１０〜１２に機械的衝撃が加わったり、ボン
ディング位置がずれ−〔ボンディングワイヤ１４が上記
三重骨膜１０〜１２に接触しＣも、この三重骨膜１０〜
１２におけるＰＳＧ膜１２によってその衝撃がやわらげ
られて、ナイトライド膜１１にクラックの発生や損傷を
生ずることがない。
上述したように、本発明にかかるＭＱＳＬＳＩは、その
市、極を表面保護する絶縁膜として、ナイトライド膜を
中間層膜とする三重骨膜を用いているため、耐湿性、耐
衝撃性、耐プラズマダメージが大幅に改善でき、高信頼
度でかつ高性能な電極保護膜を有すると共に高性能高信
頼度のデバイスである。
また、本発明を適用することに−より、熱処理によるＡ
、ｅのヒロック形成によるＰ　Ｓ　Ｇ膜のクラック発生
を制御することができる。この種、本発明にかかる電極
保護膜１ｉ、トランジスタ、ダイオード、ＳＣＲ等のデ
ィスクリート素子、バイポーラ。
ハイブリッド等のＩＣやＬＳＩ等の種々の態様の１Ｆ、
子部品に適用できるものである。
【図面の簡単な説明】
第１図〜第６図は、本発明の一実施例であるＭＱＳＬＳ
Ｉの製法を工程順に示す断面図である。 ■・・・ｐ５シリコンウエーノ・、２・・・フィールド
酸化シリコン膜、３・・・ゲート酸化シリコン膜、４〜
５・・・低抵抗の多結晶シリコン膜、６〜８・・・Ｎ＋
型層、９・・・層間絶縁膜としてのＰＳＧｌｉ弧　１０
・・・電極保護膜としてのＰＳＧ膜、１］・・・ナイト
ライド膜、１２・・・ＰＳＧ膜、１３・・・フ１トレジ
スト膜、１４・・・ボンディングワイヤ。 第　　１　　図 第　　２　　図 第　　３　　図 第　　５　　図 第　　６　　図

Claims (1)

  1. 【特許請求の範囲】 １、ｔａ）配線層」二にその側面を被うようＶＣ第１の
    絶縁膜を形成する工程 （ｂｌ　　上記第１絶縁膜上にナイトライド膜を低温形
    成する工程 （Ｃ）　　上記ナイトライド膜上にナイトライドとはの
    形状をｆ］−４る開１］部を形成する工程を有する半導
    体装置の製造方法。
JP58157804A 1983-08-31 1983-08-31 半導体装置の製造方法 Pending JPS5956734A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62205630A (ja) * 1986-03-06 1987-09-10 Seiko Epson Corp 半導体装置及びその製造方法
JP2011014665A (ja) * 2009-07-01 2011-01-20 D One:Kk コンデンサ用ケース

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62205630A (ja) * 1986-03-06 1987-09-10 Seiko Epson Corp 半導体装置及びその製造方法
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