JPH03292767A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH03292767A JPH03292767A JP9573090A JP9573090A JPH03292767A JP H03292767 A JPH03292767 A JP H03292767A JP 9573090 A JP9573090 A JP 9573090A JP 9573090 A JP9573090 A JP 9573090A JP H03292767 A JPH03292767 A JP H03292767A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明！よ メモリを有する高密度大集積型の半導体集
積回路に関すａ 従来の技術 ＤＲＡＭを含む半導体集積回路において、高アスペクト
が著しく進へ コンタクト部の電極形成において通常の
スパッター法では電極配線形成が困難になっていも こ
の問題を解決する方法として、気層成長法で選択的にタ
ングステンをコンタクト部に埋め込へ 配線を容易に形
成する方法が知られている（アイ・イー・デイ・エム（
ＩＥＤＭ）１９８７爪 Ｐ２Ｏ５〜２０８）。特にＤＲ
ＡＭ等のメモリで４；ｔ、、１６Ｍビット以上になると
、メモリセルが三次元構造になり高アスペクト化が著し
ｔ、％ その場合、メモリセルと同時に駆動回路とし
て、周辺回路が一体化されこの部分のコンタクト形成が
困難となっていも この例を第３図をもとに説明すも 第３図において、２１はＰ形シリコン基板 ２２はＰ形
つニ）Ｉ、、２３はＮ形つニ／Ｉ、、２４はＬＯＣＯ８
法による絶縁ｊ！Ｌ ２５−１はメモリセル部ｎ−ｃ
ｈトランジスタ（Ｔｒ）のＮ十領域 ２５−２は周辺部
のｎ−ｃｈＴｒのＮ十層［２５−３は周辺部のｐ−ｃｈ
ＴｒのＰ十領壊 ２６−１．２６−２．２６−３はそれ
ぞれメモリセルＴｒ、周辺ｎｃ ｈ Ｔ ｒ ＋周辺部
−ｃ ｈ Ｔ ｒのゲートポリシリコン、 ２７−１
．２７−２．２７−３はそれぞれメモリセルＴｒ、周辺
ｎ−−ｃｈＴｒ、周辺ｐ−ｃｈＴｒノケート酸化ｗＬ
２８−１．２８−２．２８−３はそれぞれメモリセルＴ
ｒ、周辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのＬＤＤ酸化
酸化２９は第一の絶縁ＷＬ ３０はポリサイドビット配
＠ ３１は第二の絶縁ＷＬ ３２はドープされたポリシ
リコンでストレージノード、 ３３はキャパシタ絶縁風
３４はセルプレート電極 ３５は第三の絶縁Ｉｌｌ
３６−１．３６−２はそれぞれ周辺ｎ−ｃｈＴｒ、周
辺ｐｃｈＴｒのコンタクトに埋め込み形成されたタング
ステン電Ｋ ３７−１．３７−２はそれぞれ周辺ｎ−
ｃｈＴｒ、周辺ｐ−ｃｈＴｒのタングステン電極上に形
成されたアルミ配線であム 周辺回路のコンタクト電極にタングステンか使用する構
造において、タングステンを気相成長法で選択的に形成
する場合、次に述べる問題が発生する これを第４図及
び第５図で説明す：６ｏ 第４図において、 ４１は
ｐ形シリコン基楓 ４２はｎ形つエノ１ｋ４３はｎ＋［
４４はｐ＋ＪｉＬ ４５は絶縁［４６はｎ＋シリコン
４３上に成長したタングステン風 ４７はｐ＋シリコン
４４上に成長したタングステン風 ４８．４９はそれぞ
れアルミ電極であム タングステン膜４７は剥がれてい
る。タングステンをシリコン上に堆積させる場合、ＷＦ
６の還元反応を利用する。ＷＦ６は初期過程においてシ
リコンを消費するので、浅い接合上への堆積を行う時は
反応を抑制する条件を選ぶ必要かあも しかし タン
グステンとシリコンの密着性を良くするためには ある
程度シリコンを消費させる必要かあ’ｓｏ ｎ ＋
４３上はシリコンを消費しやすく、 ｐ＋４４上はシリ
コンを消費しにくい性質があるた秩 第４図のようにシ
リコンを消費しにくい条件で堆積するとｐ＋４４上のタ
ングステンが剥がれることになも 反対に シリコンが
消費されやすい条件で堆積すると、ｎ＋４３層のシリコ
ンをタングステンかつき抜け、接合リークを発生させる
ことになる。この例を第５図に示す。５１はｐ形シリコ
ン基板、 ５２はｎ形つェル、 ５３はｎ十層５４はｐ
＋［５５は絶縁［５６はｎ＋シリコン５３上に成長した
タングステンＩＩＩ ５７はｐ＋シリコン５４上に成
長したタングステンｌＬ ５８、５９はそれぞれアル
ミ電極である。タングステン膜５８はｎ土層を突き抜け
ていも このよう（ミ浅い接合を有するｎ＋シリコンと
ｐ＋シリコン上に同時にタングステンを形成することが
困難であ本発明が解決しようとする課題 上記従来装置において、上述したようにｎ土層とｐ土層
の浅い接合深さを有する高密度メモリにおいて、高アス
ペクトのコンタクトに電極配線を形成することが困難で
あっｔ。
積回路に関すａ 従来の技術 ＤＲＡＭを含む半導体集積回路において、高アスペクト
が著しく進へ コンタクト部の電極形成において通常の
スパッター法では電極配線形成が困難になっていも こ
の問題を解決する方法として、気層成長法で選択的にタ
ングステンをコンタクト部に埋め込へ 配線を容易に形
成する方法が知られている（アイ・イー・デイ・エム（
ＩＥＤＭ）１９８７爪 Ｐ２Ｏ５〜２０８）。特にＤＲ
ＡＭ等のメモリで４；ｔ、、１６Ｍビット以上になると
、メモリセルが三次元構造になり高アスペクト化が著し
ｔ、％ その場合、メモリセルと同時に駆動回路とし
て、周辺回路が一体化されこの部分のコンタクト形成が
困難となっていも この例を第３図をもとに説明すも 第３図において、２１はＰ形シリコン基板 ２２はＰ形
つニ）Ｉ、、２３はＮ形つニ／Ｉ、、２４はＬＯＣＯ８
法による絶縁ｊ！Ｌ ２５−１はメモリセル部ｎ−ｃ
ｈトランジスタ（Ｔｒ）のＮ十領域 ２５−２は周辺部
のｎ−ｃｈＴｒのＮ十層［２５−３は周辺部のｐ−ｃｈ
ＴｒのＰ十領壊 ２６−１．２６−２．２６−３はそれ
ぞれメモリセルＴｒ、周辺ｎｃ ｈ Ｔ ｒ ＋周辺部
−ｃ ｈ Ｔ ｒのゲートポリシリコン、 ２７−１
．２７−２．２７−３はそれぞれメモリセルＴｒ、周辺
ｎ−−ｃｈＴｒ、周辺ｐ−ｃｈＴｒノケート酸化ｗＬ
２８−１．２８−２．２８−３はそれぞれメモリセルＴ
ｒ、周辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのＬＤＤ酸化
酸化２９は第一の絶縁ＷＬ ３０はポリサイドビット配
＠ ３１は第二の絶縁ＷＬ ３２はドープされたポリシ
リコンでストレージノード、 ３３はキャパシタ絶縁風
３４はセルプレート電極 ３５は第三の絶縁Ｉｌｌ
３６−１．３６−２はそれぞれ周辺ｎ−ｃｈＴｒ、周
辺ｐｃｈＴｒのコンタクトに埋め込み形成されたタング
ステン電Ｋ ３７−１．３７−２はそれぞれ周辺ｎ−
ｃｈＴｒ、周辺ｐ−ｃｈＴｒのタングステン電極上に形
成されたアルミ配線であム 周辺回路のコンタクト電極にタングステンか使用する構
造において、タングステンを気相成長法で選択的に形成
する場合、次に述べる問題が発生する これを第４図及
び第５図で説明す：６ｏ 第４図において、 ４１は
ｐ形シリコン基楓 ４２はｎ形つエノ１ｋ４３はｎ＋［
４４はｐ＋ＪｉＬ ４５は絶縁［４６はｎ＋シリコン
４３上に成長したタングステン風 ４７はｐ＋シリコン
４４上に成長したタングステン風 ４８．４９はそれぞ
れアルミ電極であム タングステン膜４７は剥がれてい
る。タングステンをシリコン上に堆積させる場合、ＷＦ
６の還元反応を利用する。ＷＦ６は初期過程においてシ
リコンを消費するので、浅い接合上への堆積を行う時は
反応を抑制する条件を選ぶ必要かあも しかし タン
グステンとシリコンの密着性を良くするためには ある
程度シリコンを消費させる必要かあ’ｓｏ ｎ ＋
４３上はシリコンを消費しやすく、 ｐ＋４４上はシリ
コンを消費しにくい性質があるた秩 第４図のようにシ
リコンを消費しにくい条件で堆積するとｐ＋４４上のタ
ングステンが剥がれることになも 反対に シリコンが
消費されやすい条件で堆積すると、ｎ＋４３層のシリコ
ンをタングステンかつき抜け、接合リークを発生させる
ことになる。この例を第５図に示す。５１はｐ形シリコ
ン基板、 ５２はｎ形つェル、 ５３はｎ十層５４はｐ
＋［５５は絶縁［５６はｎ＋シリコン５３上に成長した
タングステンＩＩＩ ５７はｐ＋シリコン５４上に成
長したタングステンｌＬ ５８、５９はそれぞれアル
ミ電極である。タングステン膜５８はｎ土層を突き抜け
ていも このよう（ミ浅い接合を有するｎ＋シリコンと
ｐ＋シリコン上に同時にタングステンを形成することが
困難であ本発明が解決しようとする課題 上記従来装置において、上述したようにｎ土層とｐ土層
の浅い接合深さを有する高密度メモリにおいて、高アス
ペクトのコンタクトに電極配線を形成することが困難で
あっｔ。
本発明の目的（よ 簡単な方法で高アスペクトコンタク
トに対して、高歩留まり高信頼性の電極配線を構成する
ことにあａ 課題を解決するための手段 本発明は上記課題を解決するた数 メモリセルアレイと
それを駆動する周辺回路を有する半導体メモリにおいて
、前記メモリセルアレイ部のビットラインと、前記周辺
回路部のトランジスタの不純物層と接続する第一の電極
配線を同時に設（す、この第一の電極配線上の絶縁膜を
介して前記第一の電極配線上に形成されたコンタクトに
化学的気相成長法のタングステン電極を形成するもので
あ作用 本発明Ｃヨ 上記構成により、浅い接合のｎ＋シリコ
ンとｐ＋シリコンを有する高アスペクトコンタクトに対
し高歩留まりかつ高信頼性の配線電極を有することが出
来る。
トに対して、高歩留まり高信頼性の電極配線を構成する
ことにあａ 課題を解決するための手段 本発明は上記課題を解決するた数 メモリセルアレイと
それを駆動する周辺回路を有する半導体メモリにおいて
、前記メモリセルアレイ部のビットラインと、前記周辺
回路部のトランジスタの不純物層と接続する第一の電極
配線を同時に設（す、この第一の電極配線上の絶縁膜を
介して前記第一の電極配線上に形成されたコンタクトに
化学的気相成長法のタングステン電極を形成するもので
あ作用 本発明Ｃヨ 上記構成により、浅い接合のｎ＋シリコ
ンとｐ＋シリコンを有する高アスペクトコンタクトに対
し高歩留まりかつ高信頼性の配線電極を有することが出
来る。
実施例
（実施例１）
以下、本発明の実施例を図面に基づいて説明すも 第１
図は本発明の半導体集積回路装置の一実施例を示す断面
図であａ １はＰ形シリコン基板２はＰ形つエノに３は
Ｎ形つエノＬ／、４はＬＯＣＯ８法による絶縁［５−１
はメモリセル部ｎ−Ｃｈトランジスタ（Ｔｒ）のＮ十領
ｉｔ ５−２は周辺部のｎ−ｃｈＴｒのＮ十領＃
５−３は周辺部（７）１）−ｃ ｈＴ ｒのＰ十領域
６−１．６−２．６−３はそれぞれメモリセルＴｒ、周
辺ｎ−ｃｈＴｒ、周辺ｐ−ｃ ｈＴ ｒのゲートポリシ
リコン、７−１．７−２．７−３はそれぞれメモリセル
Ｔｒ、周辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのゲート酸
化風 ８−１゜８−２．８−３はそれぞれメモリセルＴ
ｒ、周辺ｎ−ｃ ｈＴ ｒ、周辺ｐ −ｃ ｈ Ｔ ｒ
のＬＤＤ酸化ＷＬ９は第一の絶縁［１０−１はメモリセ
ル部のＴｒに形成されたポリサイドビット配ＩＬ １
０−２はポリサイドビット配線１０−１と同時に形成さ
れた周辺Ｔｒのポリサイド電極配線 １１は第二の絶縁
Ａ １２はドープされたポリシリコンでストレージノー
ド、 １３はキャヤパシタ絶縁ＭＬ １４はセルプレ
ート電機 １５は第三の絶縁風１６１．１６−２はそれ
ぞれ周辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのコンタクト
に埋め込み形成されたタングステン電Ｋ １７−１．
１７−２はそれぞれ周辺ｒ１−ｃｈＴｒ、周辺ｐ−ｃｈ
Ｔｒのタングステン電極上に形成されたアルミ配線であ
る。ポリサイド配線の材料１０として（よ 耐熱性材料
のＷＳｉ ｘ、Ｗ、ＭＯＳ ｉ ｘ、Ｍ ｏ、Ｔ ｉ
Ｓ ｉ ｘが良し一以上は構造について説明したバ 次
に製造方法を説明すも 実施例１における製造方法の要
点（表第１図においてセルアレイ部のポリサイド１０１
、周辺回路部のｎ−ｃｈポリサイド１０−２を同時に形
成することである。これにより簡単な方法で高アスペク
トコンタクトの電極を形成することが出来も その後の
工程は周知の技術を用いてポリサイド１Ｏ−２上に絶縁
膜１１．１５を形成し絶縁膜１１．１５を介してポリサ
イド１０−２に至るコンタクトを形成し 化学的気相成
長法により前記コンタクトにタングステン電極１６−１
を形成すも その後タングステン電極１６−１に接続す
るアルミ配線１７−１を形成する。
図は本発明の半導体集積回路装置の一実施例を示す断面
図であａ １はＰ形シリコン基板２はＰ形つエノに３は
Ｎ形つエノＬ／、４はＬＯＣＯ８法による絶縁［５−１
はメモリセル部ｎ−Ｃｈトランジスタ（Ｔｒ）のＮ十領
ｉｔ ５−２は周辺部のｎ−ｃｈＴｒのＮ十領＃
５−３は周辺部（７）１）−ｃ ｈＴ ｒのＰ十領域
６−１．６−２．６−３はそれぞれメモリセルＴｒ、周
辺ｎ−ｃｈＴｒ、周辺ｐ−ｃ ｈＴ ｒのゲートポリシ
リコン、７−１．７−２．７−３はそれぞれメモリセル
Ｔｒ、周辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのゲート酸
化風 ８−１゜８−２．８−３はそれぞれメモリセルＴ
ｒ、周辺ｎ−ｃ ｈＴ ｒ、周辺ｐ −ｃ ｈ Ｔ ｒ
のＬＤＤ酸化ＷＬ９は第一の絶縁［１０−１はメモリセ
ル部のＴｒに形成されたポリサイドビット配ＩＬ １
０−２はポリサイドビット配線１０−１と同時に形成さ
れた周辺Ｔｒのポリサイド電極配線 １１は第二の絶縁
Ａ １２はドープされたポリシリコンでストレージノー
ド、 １３はキャヤパシタ絶縁ＭＬ １４はセルプレ
ート電機 １５は第三の絶縁風１６１．１６−２はそれ
ぞれ周辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのコンタクト
に埋め込み形成されたタングステン電Ｋ １７−１．
１７−２はそれぞれ周辺ｒ１−ｃｈＴｒ、周辺ｐ−ｃｈ
Ｔｒのタングステン電極上に形成されたアルミ配線であ
る。ポリサイド配線の材料１０として（よ 耐熱性材料
のＷＳｉ ｘ、Ｗ、ＭＯＳ ｉ ｘ、Ｍ ｏ、Ｔ ｉ
Ｓ ｉ ｘが良し一以上は構造について説明したバ 次
に製造方法を説明すも 実施例１における製造方法の要
点（表第１図においてセルアレイ部のポリサイド１０１
、周辺回路部のｎ−ｃｈポリサイド１０−２を同時に形
成することである。これにより簡単な方法で高アスペク
トコンタクトの電極を形成することが出来も その後の
工程は周知の技術を用いてポリサイド１Ｏ−２上に絶縁
膜１１．１５を形成し絶縁膜１１．１５を介してポリサ
イド１０−２に至るコンタクトを形成し 化学的気相成
長法により前記コンタクトにタングステン電極１６−１
を形成すも その後タングステン電極１６−１に接続す
るアルミ配線１７−１を形成する。
上記構成の実施例で（よ 選択タングステンの埋め込み
はｎ＋シリコン５−１．５−２上は ポリサイド電極１
０−１．１０−２を介して形成さり、ｐ＋シリコン５−
３上は直接選択タングステンが形成されている。この場
合、ＷＦ６の遣元反応を利用してタングステンを堆積す
る力＼ ｐ＋シリコンへの密着性を上げるために 下地
のシリコンと十分反応させることかできる。ＷＦ６が下
地のポリサイドと反応してＬｎ＋シリコンへは直接ダメ
ージを与える事かないからである。従って高アスペクト
コンタクトに対して、接合リークのなしく 密着性の良
い選択タングステンを形成することが出来る。
はｎ＋シリコン５−１．５−２上は ポリサイド電極１
０−１．１０−２を介して形成さり、ｐ＋シリコン５−
３上は直接選択タングステンが形成されている。この場
合、ＷＦ６の遣元反応を利用してタングステンを堆積す
る力＼ ｐ＋シリコンへの密着性を上げるために 下地
のシリコンと十分反応させることかできる。ＷＦ６が下
地のポリサイドと反応してＬｎ＋シリコンへは直接ダメ
ージを与える事かないからである。従って高アスペクト
コンタクトに対して、接合リークのなしく 密着性の良
い選択タングステンを形成することが出来る。
タングステンの下地のポリサイド電極配線１０１．１０
−２はメモリセルアレイ部のビット配線と同時に形成す
るので、工程数を全く増加させないで、周辺のＣＭＯ５
Ｔｒの高アスペクトコンタクの電極配線を安定に形成す
ることか出来る。第１図に示す周辺ＣＭＯ５Ｔｒのアス
ペクト比は２〜３である。 １６Ｍビットを越えるＤ
ＲＡ Ｍで（よ三次元的なスタックセル構造が採用され
るので。
−２はメモリセルアレイ部のビット配線と同時に形成す
るので、工程数を全く増加させないで、周辺のＣＭＯ５
Ｔｒの高アスペクトコンタクの電極配線を安定に形成す
ることか出来る。第１図に示す周辺ＣＭＯ５Ｔｒのアス
ペクト比は２〜３である。 １６Ｍビットを越えるＤ
ＲＡ Ｍで（よ三次元的なスタックセル構造が採用され
るので。
種々の膜が積層されその結果膜厚が厚くなる。そのため
特に メモリを駆動するための周辺回路は通常のマイク
ロプロセッサ−等の集積回路に比べて高アスペクトのコ
ンタクトを含む構造になムこの傾向は例えば ４Ｍビッ
トを越えるＳＲＡＭでも同様の事が言えも 高アスペク
トコンタクトに対しタングステンを埋め込むことにより
、その上に形成する配線のステップカバレジを向上させ
高信頼性の電極配線を実現すも 従って、本発明の構造は高密度大集積のメモリを含む半
導体集積回路において、メモリセルアレイ部と周辺回路
部の高アスペクトコンタクト電極配線を簡単な構成で実
現させ、高歩留まり、高信頼性を達成すも （実施例２） 第二の実施例を第２図を基に説明する。第２図は本発明
の半導体集積回路装置の一実施例を示す断面図であも 第一の実施例と異なる点ζよ ポリサイドビット配線１
０−１と同時に形成された周辺のｐ−ｃｈＴｒのポリサ
イドビット電極配線１０−３が使用されている点であ４
この場合、気相成長法により形成される選択タングス
テンの下地はすべてポリサイド１０−１〜１０−３が形
成されているので、タングステンの剥がれ 及び浅い接
合層のリークを発生させることなく高歩留まりで、タン
グステン埋め込みを行うことができも ポリサイド１０
−１．１０−２はｎ形に高ドーブレ ポリサイド１０−
３はｐ形に高ドープすると良（〜 これにより、ｎ土層
５−１．５−２、ｐ土層５−３へのコンタクトに対し
安定にコンタクト抵抗を下げることが出来る。
特に メモリを駆動するための周辺回路は通常のマイク
ロプロセッサ−等の集積回路に比べて高アスペクトのコ
ンタクトを含む構造になムこの傾向は例えば ４Ｍビッ
トを越えるＳＲＡＭでも同様の事が言えも 高アスペク
トコンタクトに対しタングステンを埋め込むことにより
、その上に形成する配線のステップカバレジを向上させ
高信頼性の電極配線を実現すも 従って、本発明の構造は高密度大集積のメモリを含む半
導体集積回路において、メモリセルアレイ部と周辺回路
部の高アスペクトコンタクト電極配線を簡単な構成で実
現させ、高歩留まり、高信頼性を達成すも （実施例２） 第二の実施例を第２図を基に説明する。第２図は本発明
の半導体集積回路装置の一実施例を示す断面図であも 第一の実施例と異なる点ζよ ポリサイドビット配線１
０−１と同時に形成された周辺のｐ−ｃｈＴｒのポリサ
イドビット電極配線１０−３が使用されている点であ４
この場合、気相成長法により形成される選択タングス
テンの下地はすべてポリサイド１０−１〜１０−３が形
成されているので、タングステンの剥がれ 及び浅い接
合層のリークを発生させることなく高歩留まりで、タン
グステン埋め込みを行うことができも ポリサイド１０
−１．１０−２はｎ形に高ドーブレ ポリサイド１０−
３はｐ形に高ドープすると良（〜 これにより、ｎ土層
５−１．５−２、ｐ土層５−３へのコンタクトに対し
安定にコンタクト抵抗を下げることが出来る。
以上は構造について説明した力丈 次に製造方法を説明
すも 実施例２における製造方法の要点は第２図におい
てセルアレイ部のポリサイド１０−１、周辺回路部のｎ
−ａｈポリサイド１０−２、周辺回路部のｐ−ｃｈＴｒ
ポリサイドエ０−３を同時に形成することである。この
場合（飄 ポリサイドを同時に形成した後、ポリサイド
１０−１．１０−２をｎ形に高ドープレ ポリサイド１
Ｏ−３をｐ形に高ドープする必要があム この工程によ
り安定にコンタクト抵抗を下げることが出来る。
すも 実施例２における製造方法の要点は第２図におい
てセルアレイ部のポリサイド１０−１、周辺回路部のｎ
−ａｈポリサイド１０−２、周辺回路部のｐ−ｃｈＴｒ
ポリサイドエ０−３を同時に形成することである。この
場合（飄 ポリサイドを同時に形成した後、ポリサイド
１０−１．１０−２をｎ形に高ドープレ ポリサイド１
Ｏ−３をｐ形に高ドープする必要があム この工程によ
り安定にコンタクト抵抗を下げることが出来る。
発明の効果
本発明は高密度大集積のメモリを含む半導体集積回路に
おいて、メモリセルアレイ部と周辺回路部の高アスペク
トコンタクト電極配線を簡単な構成または方法で実現さ
せるものである。従って、高密度大集積のメモリを含む
半導体集積回路の高歩留まり４Ｌ 高信頼性化に非常
に大きな効果を発揮するものである。
おいて、メモリセルアレイ部と周辺回路部の高アスペク
トコンタクト電極配線を簡単な構成または方法で実現さ
せるものである。従って、高密度大集積のメモリを含む
半導体集積回路の高歩留まり４Ｌ 高信頼性化に非常
に大きな効果を発揮するものである。
第１図は本発明による半導体集積回路装置の第一の実施
例を示す断面図 第２図は本発明による半導体集積回路
装置の第二の実施例を示す断面１第３図は従来の半導体
集積回路の断面図 第４図は従来のコンタクトの電極配
線を示す断面図 第５図も従来のコンタクトの電極配線
を示す断面図である。 １・・・Ｐ形シリコン基板、 ２・・・Ｐ形つエノｋ
３・・・Ｎ形つニ）′Ｌ／、 ５−１・・・メモリセル
部ｎ−ｃｈトランジスタ（Ｔｒ）のＮ十領坂 ５−２・
・・周辺部のｎ−ｃｈＴｒのＮ十領壊 ５−３−＝周辺
部のｐ−ｃｈＴｒのＰ十領ｖ１．１０−１・・・メモリ
セルＴ「に形成されたポリサイドビット配＆１ １０−
２・・・周辺のＴｒに形成されたポリサイド電極配ＩＬ
Ｉ６−１．１６−２・・・それぞれ周辺ｎ−ｃｈＴｒ、
周辺ｐ−ｃｈＴｒのコンタクトに埋め込み形成されたタ
ングステンを楓 １７−１．１７−２・・・それぞれ周
辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのタングステン電極
上に形成されたアルミ配亀
例を示す断面図 第２図は本発明による半導体集積回路
装置の第二の実施例を示す断面１第３図は従来の半導体
集積回路の断面図 第４図は従来のコンタクトの電極配
線を示す断面図 第５図も従来のコンタクトの電極配線
を示す断面図である。 １・・・Ｐ形シリコン基板、 ２・・・Ｐ形つエノｋ
３・・・Ｎ形つニ）′Ｌ／、 ５−１・・・メモリセル
部ｎ−ｃｈトランジスタ（Ｔｒ）のＮ十領坂 ５−２・
・・周辺部のｎ−ｃｈＴｒのＮ十領壊 ５−３−＝周辺
部のｐ−ｃｈＴｒのＰ十領ｖ１．１０−１・・・メモリ
セルＴ「に形成されたポリサイドビット配＆１ １０−
２・・・周辺のＴｒに形成されたポリサイド電極配ＩＬ
Ｉ６−１．１６−２・・・それぞれ周辺ｎ−ｃｈＴｒ、
周辺ｐ−ｃｈＴｒのコンタクトに埋め込み形成されたタ
ングステンを楓 １７−１．１７−２・・・それぞれ周
辺ｎ−ｃｈＴｒ、周辺ｐ−ｃｈＴｒのタングステン電極
上に形成されたアルミ配亀
Claims (3)
- （１）メモリセルアレイとそれを駆動する周辺回路を有
する半導体メモリにおいて、前記メモリセルアレイ部の
ビットラインと同時に設けられた前記周辺回路部のトラ
ンジスタの不純物層と接続する第一の電極配線と、この
第一の電極配線上の絶縁膜を介して前記第一の電極配線
上に形成されたコンタクトに埋め込まれた化学的気相成
長法のタングステン電極と、このタングステン電極に接
続する第二の電極配線とを備えた半導体集積回路装置。 - （２）メモリセルアレイとそれを駆動する周辺回路を有
する半導体メモリにおいて、前記メモリセルアレイ部の
第一導伝型トランジスタの不純物層と接続するビットラ
インと同時に前記周辺回路部の第一導伝型トランジスタ
の不純物層と接続する第一の電極配線を形成する工程と
、この第一の電極配線上に絶縁膜を形成する工程と、前
記第一の電極配線上に前記絶縁膜を介してコンタクトを
形成する工程と、化学的気相成長法により前記コンタク
トにタングステン電極を形成する工程と、このタングス
テン電極に接続する第二の電極配線を形成する工程とを
備えた半導体集積回路装置の製造方法。 - （３）メモリセルアレイとそれを駆動する周辺回路を有
する半導体メモリにおいて、前記メモリセルアレイ部の
第一導伝型トランジスタの不純物層と接続するビットラ
インと同時に前記周辺回路部の第一導伝型トランジスタ
及び第二導伝型トランジスタの不純物層と接続する第一
の電極配線を形成する工程と、この第一の電極配線上に
絶縁膜を形成する工程と、前記第一の電極配線上に前記
絶縁膜を介してコンタクトを形成する工程と、化学的気
相成長法により前記コンタクトにタングステン電極を形
成する工程と、このタングステン電極に接続する第二の
電極配線を形成する工程とを備えた半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9573090A JPH03292767A (ja) | 1990-04-10 | 1990-04-10 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9573090A JPH03292767A (ja) | 1990-04-10 | 1990-04-10 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292767A true JPH03292767A (ja) | 1991-12-24 |
Family
ID=14145596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9573090A Pending JPH03292767A (ja) | 1990-04-10 | 1990-04-10 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647969A1 (en) * | 1993-10-12 | 1995-04-12 | Kabushiki Kaisha Toshiba | Method of forming contacts in the memory region and the peripheral region of an IC |
-
1990
- 1990-04-10 JP JP9573090A patent/JPH03292767A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647969A1 (en) * | 1993-10-12 | 1995-04-12 | Kabushiki Kaisha Toshiba | Method of forming contacts in the memory region and the peripheral region of an IC |
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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