KR950034516A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 전하보존전극을 비트선 사이에 형성하되 비트선상에 도포되어 있는 식각장벽층과 전하보존전극 콘택홀 마스크를 이용하여 콘택홀을 자기정합적으로 형성하고 상기 콘택홀의 내측에 소오스전극과 접촉되는 전하보존전극을 형성하였으므로, 셀영역과 주변회로영역간의 단차가 감소되어 사진현상공정시 촛점심도가 증가되므로 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체소자의 레이아웃도.
Claims (6)
- 반도체기판상에 게이트산화막과 게이트전극 및 게이트전극 양측의 반도체기판에 형성되어 있는 소오스전극과 드레인전극으로 구성되는 모스 전계효과트랜지스터와, 상기 드레인전극과 연결되는 비트선과, 상기 소오스전극과 연결되는 전하보존전극을 구비하는 반도체소자에 있어서, 상기 전하보존전극이 상기 비트선의 사이에 형성되는 것을 특징으로 하는 반도체소자.
- 반도체기판상에 소자분리절연막을 형성하는 공정과, 상기 반도체기판상에 게이트산화막과 게이트전극 및 상기 게이트전극과 중첩되는 제1절연막 패턴을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스전극과 드레인전극을 형성하는 공정과, 상기 구조의 전표면에 제2절연막을 형성하는 공정과, 상기 제2절연막상에 제1식각장벽층을 형성하는 공정과, 상기 식각장벽층 상에 상기 제1식각장벽층과는 식각선택비차가 있는 물질로된 제3절연막을 형성하는 공정과, 상기 드레인전극상의 제3절연막에서 게이트산화막까지 순차적으로 제거하여 드레인전극을 노출시키는 비트선 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 비트선용 도전층과 제4절연막 및 제2식각장벽층을 순차적으로 형성하는 공정과, 상기 비트선 콘택홀을 메운 도전층의 소정부분을 보호하는 비트선 식각용 마스크로 상기 제2식각장벽층에서 비트선용 도전층을 순차적으로 식각하여 비트선을 패터닝하는 공정과, 상기 구조의 전표면에 제5절연막을 형성하는 공정과, 상기 제2식각장벽층 패턴을 마스크로하여 제5절연막에서 제2절연막까지 순차적으로 식각하여 소오스전극을 노출시키는 전하보존전극 콘택홀을 형성하고 상기 제2식각장벽층 패턴에서 게이트전극까지의 측벽에 절연스페이서를 형성하는 공정과, 상기 전하보존전극 콘택홀의 측벽에 도전층 패턴으로된 전하보존전극을 형성하여 상기 소오스전극과 접촉시키는 공정을 구비하는 반도체소자의 제어방법.
- 제2항에 있어서, 상기 제1 및 제2식각장벽층을 질화막 또는 실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 제어방법.
- 제2항에 있어서, 상기 제3 및 제5절연막을 BPSG로 하여 평탄화하는 것을 특징으로 하는 반도체소자의 제어방법.
- 제2항에 있어서, 상기 콘택홀 형성후 콘택홀 내측에 노출되어 있는 비트선을 소정두께 열산화시켜 산화막을 형성하고, 후속 공정을 진행하여 전하보존전극을 형성한 후, 상기 제2절연스페이서를 제거하여 전하보존전극의 양면이 모두 노출되도록 하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 제어방법.
- 제2항에 있어서, 상기 전하보존전극을 상기 콘택홀을 완전히 메우는 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제어방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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