JPH0644629B2 - 浮遊ゲ−ト型不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、浮遊ゲート型不揮発性半導体基憶装置に関
し、特に大集積ＥＰＲＯＭに用いられる冗長回路に関す
る。

〔従来の技術〕

従来から、大集積記憶装置の歩留り向上に、冗長回路
（不良救済回路）を用いるのが有効であると言われてい
る。そこで、不良ビットに接続している配線を非導通状
態にすることが必要となる。それには種々の方法がある
が（例えば、多結晶シリコン配線を大電流を流すことに
より切断する方法、配線にレーザーを照射して切断する
方法等）、ＥＰＲＯＭセル・アレイにおいては、紫外線
を照射してもすぐには消去されないような方策を施した
ＰＲＯＭ素子を用いるのが、プロセス簡略化の面からは
望ましいと考えられる。

従来のこの種の技術を、第５図を用いて説明する。

紫外線が酸化膜中を伝播し、冗長回路内のＰＲＯＭ素子
の浮遊ゲートに到達するとプログラムの内容が消去され
るのであるから、セル部を紫外線に対し、可能な限り遮
断する（ドレインゲートに接続する配線を引き出すた
め、完全に遮断することはできない。）というのが基本
的な考え方である。

第５図(a)は従来例の主要部を示す半導体チップの平面
図（ただし、便宜上、最上層のソース電極４は破線で示
し、拡散層に斜線を施してある）、第５図(b)は第５図
(a)のＡ−Ａ′線断面図である。

ＰＲＯＭ素子100（浮遊ゲート型ＭＯＳトランジスタ）
とソース拡散層２に連結したｎ型不純物拡散層２′で一
部欠落部を有して囲い（図の実施例では３方）アルミニ
ウム膜でＰＲＯＭ素子の上方を覆い、ｎ型不純物拡散層
２′とコンタクト孔３で接続することにより上方及び横
３方からの紫外線の入射を阻止する。そのアルミニウム
報はソース電極となる。ゲート信号線５（第二層の多結
晶シリコン配線）ドレイン信号線６（ドレイン拡散層７
とコンタクト８で接続された第二層の多結晶シリコン配
線）は、ｎ型不純物拡散層４の形成されていない欠落部
（図では下方）から外に引き出す。

以上、述べてきた構造においてＰＲＯＭ素子に到達する
紫外線は、ゲート信号線５、ドレイン信号線６の出入口
（すなわち、ｎ型不純物拡散層を形成していない部分）
から入射して、酸化膜中を伝播してくるものに限られ
る。当然伝播距離が大きい程ＰＲＯＭ素子に到達した時
の紫外線の強度が弱まるため、消去されにくくなる。ま
た、紫外線が入射する部分の酸化膜の断面積が小さい
程、すなわち、第５図(b)のＴ_ＯＸが小さい程、入射で
きる紫外線の量は減少し、セルは消去されにくくなる。

〔発明が解決しようとする問題点〕

上述した従来の浮遊ゲート型不揮発性半導体記憶装置で
はＰＲＯＭ素子の消去時間を長くするために、ドレイン
信号線、ゲート信号線の出入口からの紫外線の入射量を
減らすことを考えると、Ｔ_ＯＸを小さくする必要がある
が、セル・アレイ全体の酸化膜厚を減らすと、寄生ＭＯ
Ｓトランジスタの反転電圧が低下するという問題が生じ
る。また、ドレイン信号線、ゲート信号線の出入口の部
分のみの酸化膜厚を減らせばよいけれども、工程数の増
加、製造プロセスの複雑化を招かずにこれを実現する手
段は知られていない。

〔問題点を解決するための手段〕

本発明の浮遊ゲート型不揮発性半導体記憶装置は、半導
体基板の表面部の第一導電型領域の表面に第一のゲート
絶縁膜を介して設けられた浮遊ゲート電極、前記浮遊ゲ
ート電極を第二のゲート絶縁膜を介して被覆する制御ゲ
ート電極、前記浮遊ゲート電極直下の前記半導体基板表
面部を挟んで設けられた第二導電型のドレイン拡散層及
びソース拡散層を有する冗長回路内のＰＲＯＭ素子にお
いて、前記ＰＲＯＭ素子のソース拡散層及びドレイン拡
散層を囲みかつ前記ＰＲＯＭ素子のソース拡散層に連結
して前記第一導電型領域に設けられた第二導電型不純物
拡散層と、前記第二導電型不純物拡散層の所定部に設け
られた島状第一導電型領域と、前記島状第一導電型領域
とその近傍に前記第一のゲート絶縁膜と同じ厚さの第一
の絶縁膜を介してそれぞれ設けられた、前記浮遊ゲート
電極と同じ厚さの第一の多結晶シリコン層からなり、前
記ＰＲＯＭ素子の制御ゲート電極及びドレイン拡散層に
それぞれ接続されるゲート信号線の部分領域及びドレイ
ン信号線の部分領域と、これらの部分領域のそれぞれの
表面に設けられ、前記ＰＲＯＭ素子の第二のゲート絶縁
膜と同じ厚さの第二の絶縁膜と、前記第一，第二の絶縁
膜を覆って前記島状第一導電型領域上方に選択的に設け
られ、前記制御ゲート電極と同じ厚さの第二の多結晶シ
リコン層からなる短絡防止膜と、前記第二導電型不純物
拡散層と並行して設けられた、層間絶縁膜のコンタクト
孔を介してそれぞれ前記第二導電型不純物拡散層及び前
記短絡防止膜と接続し、前記ＰＲＯＭ素子とその近傍の
上方を覆う金属膜とを有するというものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図(a)は本発明の第１の実施例の主要部を示す半導
体チップの平面図（他し、便宜上、最上層の金属膜は破
線で示し、拡散層には斜線を施してあるが、切断面を意
味しているわけではない）、第１図(b)は第１図(a)のＡ
−Ａ′線断面図、第１図(c)は第１図(a)のＢ−Ｂ′線断
面図である。

この実施例はＰ型シリコン基板５０の表面部のＰ型領域
（Ｐ型ウェル５１もしくは他の部分に設けられたＰ型ウ
ェル）の表面に第一のゲート絶縁膜を介して設けられた
浮遊ゲート電極、前述の浮遊ゲート電極を第二のゲート
絶縁膜を介して被覆する制御ゲート電極、前述の浮遊ゲ
ート電極直下のＰ型ウェル表面部を挟んで設けられたｎ
型のドレイン拡散層及びソース拡散層を有する冗長回路
内のＰＲＯＭ素子において、前述のＰＲＯＭ素子１００
（第一のゲート絶縁膜９，浮遊ゲート電極１０，第二の
ゲート絶縁膜１１，制御ゲート電極１とを有してい
る。）のソース拡散層２及びドレイン拡散層７を囲みか
つＰＲＯＭ素子１００のソース拡散層２に連結してＰ型
領域（Ｐ型ウェル５１）に設けられたｎ型不純物拡散層
２′と、ｎ型不純物拡散層２′の所定部に設けられた島
状Ｐ型領域（短絡防止膜１５下部のＰ型ウェル５１部）
と、前述の島状Ｐ型領域とその近傍に第一のゲート絶縁
膜９と同じ厚さの第一の絶縁膜１２を介してそれぞれ設
けられた、浮遊ゲート電極１０と同じ厚さの第一の多結
晶シリコン層からなり、ＰＲＯＭ素子１００の制御ゲー
ト電極１及びドレイン拡散層７にそれぞれ接続されるゲ
ート信号線５の部分領域１３ａ及びドレイン信号線６の
部分領域１３ｂと、これらの部分領域のそれぞれの表面
に設けられ、ＰＲＯＭ素子１００の第二のゲート絶縁膜
１１と厚さの第二の絶縁膜１４と、第一，第二の絶縁膜
（１２，１４）を覆って前述の島状Ｐ型領域上方に選択
的に設けられ、制御ゲート電極１と同じ厚さの第二の多
結晶シリコン層からなる短絡防止膜１５と、ｎ型不純物
拡散層２′と並行して設けられた、層間絶縁膜６２のコ
ンタクト孔３を介してそれぞれｎ型不純物拡散層２′及
び短絡防止膜１５と接続し、前述のＰＲＯＭ素子とその
近傍の上方を覆う金属膜（ソース電極４）とを有すると
いうものである。

すなわち、ドレイン拡散層７は、コンタクト８により第
二の多結晶シリコン層１７に接続しており、ドレイン信
号線６の一部を構成する。１６は同じく第二の多結晶シ
リコン層でゲート信号線５の一部を構成する。メモリー
トランジスタと同型のＰＲＯＭ素子のソース拡散層２及
びドレイン拡散層７を、ｎ型不純物拡散層２′がほぼ完
全に取囲み、囲われた領域内で１６，１７がそれぞれコ
ンタクト１８，１９により、第一層の多結晶シリコン層
13a,13bに接続する。これら第一層の多結晶シリコン層
が、ｎ型不純物拡散層２′に設けられた島状Ｐ型領域上
を横断し、その部分で第二の多結晶シリコン層13a,13b
を、薄い酸化膜である第二の絶縁膜１４を介して覆って
いる。そして、ｎ型不純物拡散層２′は、ＰＲＯＭ素子
のソース拡散層２及びドレイン拡散層７を完全に囲い込
むべく、コンタクト孔３により、ソース電極４と接続し
ている。

以上の説明から明らかなように、この実施例は第５図に
示した従来例と同じＰＲＯＭ素子を有しているが、ｎ型
不純物拡散層２′がＰＲＯＭ素子のソース拡散層２及び
ドレイン拡散層７を囲んで（従来例のように欠落部を有
していない）設けられている点、従来例におけるｎ型不
純物拡散層の欠落部に相当する個所に島状Ｐ型領域があ
ってその上部にはフィールド酸化膜５２も層間絶縁膜６
２もない部分が設けられている点で相違している。従っ
て、従来列ではｎ型不純物拡散層で一応囲われた領域の
外部からＰＲＯＭ素子のドレイン拡散層端までフィール
ド酸化膜と層間絶縁膜とが途切れなく続いているが、こ
の実施例では途中で切断されているので、第１図(b)か
ら明らかなように、ドレイン信号線６、ゲート信号線５
の出入口での紫外線の入射は薄い酸化シリコン膜からな
る第１の絶縁膜１２及び第二の絶縁膜１４の部分でのみ
可能であり、従来の構造に比べ、飛躍的に紫外線の入射
量を減らすことができる。

次に、本発明の製造方法について述べる。

第２図(a)〜(f)は、本発明の第１の実施例の製造方法を
説明するための工程順に配置した半導体チップの縦断面
図であり、最終工程では第１図(c)と同じ図になる。第
３図(a)〜(f)は同じく本発明の第１の実施例を説明する
ための工程順に配置した半導体チップの横断面図であ
り、最終工程では第１図(b)と同じになる。

まず、第２図(a)，第３図(a)にすように、Ｐ型シリコン
基板５０の表面の一部に、Ｐ型ウェル５１を形成し、そ
の後、通常の選択酸化法により表面の一部に厚い二酸化
シリコン膜からなるフィールド酸化膜５２を形成し、更
に、第一のゲート絶縁膜等を形成すべく第一の絶縁膜１
２を設ける。次に気相成長法等により、第一の多結晶シ
リコン層５３を形成しパターニングを行う。

次に、第２図(b)，第３図(b)に示すように熱酸化法によ
り、薄いシリコン酸化膜５４を形成し、写真蝕刻法によ
り後に第二の多結晶シリコン層と接続すべき部位のシリ
コン酸化膜５４を除去し、コンタクト孔55,56,57を設け
る。１０はＰＲＯＭ素子の浮遊ゲート電極、13aはゲー
ト信号線の部分領域、13bはドレイン信号線の部分領域
でありいずれも第一の多結晶シリコン層で形成される。
次に気相成長法等により第二の多結晶シリコン層５８を
形成し、さらに熱酸化法により薄い酸化シリコン膜５９
を形成する。

次に、第２図(c)，第３図(c)に示すように、エッチング
され難いホトレジストのようなマスク材６０を選択的に
形成して、これをマスクにしてエッチングを行なう。次
に、第２図(d)，第３図(d)に示すようにマスク材６０を
除去し、第一の多結晶シリコン層を残すべき部分に新た
にマスク材６１を形成し５３ａを更にパターニング除去
する。この時、ＰＲＯＭ素子を形成すべきところでは、
酸化シリコン膜５９が耐エッチングのマスクとなって、
第二の多結晶シリコン層５８にセルフ・アライに53aが
パターニングされる。

次に、第２図(e)，第３図(e)に示すように、マスク材６
１を除去し、熱酸化法より、第二の絶縁膜１４を形成
し、例えばヒ素のイオン注入を行い、ドレイン拡散層
７、ソース拡散層２及びｎ型不純物拡散層２′を形成す
る。

次に第２図(f)、第３図(f)に示すように、層間絶縁膜６
２を形成し、コンタクト孔63a,63b,……を開孔し、アル
ミニウムを被着した後、パターニングを行いソース電極
４を形成する。

第４図(a)は本発明の第２の実施例の主要部を示す半導
体チップの平面図、第４図(b)は第４図(a)のＡ−Ａ′線
断面図である。

80a,80b,80cは、第二の多結晶シリコン層を形成する前
に酸化膜を除去しておく部位（ダイレクト・コンタク
ト）である。第４図(b)から明らかなように、この実施
例では第１の実施例に比べドレイン信号線６、ゲート信
号線５の出入口での酸化膜の断面積がさらに小さくなっ
ているため、紫外線の入射量をより低減できるという利
点がある。

なお、以上の実施例において短絡防止膜１５を設ける理
由は次の通りである。

ゲート信号線５，ドレイン信号線６の上に従来例のよう
に層間絶縁膜があると紫外線が入り易いが、そうかとい
ってこれを除去し、大きなコンタクト孔を設けると、こ
れらの信号線上の薄い酸化シリコン膜に損傷が生じソー
ス電極と短絡してしまう。しかし、本発明のように短絡
防止膜があれば、コンタクト孔を設けるとき前述の酸化
シリコン膜は保護されているから問題はない。この短絡
防止膜は紫外線を通さないので都合がよいわけである。

本発明は浮遊ゲート型トランジスタを製造するのと同じ
プロセス数で実現できることは以上の説明から明らかで
ある。

ｎ型不純物拡散層で取囲まれた領域にＰＲＯＭ素子が一
つ設けられている例について説明したが、複数のＰＲＯ
Ｍ素子を設けてもよいことは改めて詳細に説明するまで
もなく明らかなことである。

〔発明の効果〕

以上説明したように、本発明の冗長回路のＰＲＯＭ素子
のソース拡散層及びドレイン拡散層を第二導電型不純物
拡散層で囲い、ドレイン信号線及びゲート信号線を、第
１の多結晶シリコン層でこの第二導電型不純物拡散層上
部を横断させて引き出し、さらにその横断している部分
で、第一の多結晶シリコン層を薄い酸化膜を介して第二
の多結晶シリコン層で覆い、この第二の多結晶シリコン
層上をも含め、ＰＲＯＭ素子又はＰＲＯＭ素子群を完全
に囲うように第二導電型不純物拡散層と金属層とを接続
させることにより、従来例に比べドレイン信号線ゲート
信号線の出入口での酸化膜の断面積を容易にかつ安定に
小さくし、紫外線の入射量を飛躍的に低減できて、より
消去されにくいＰＲＯＭ素子を得ることができ、浮遊ゲ
ート型不揮発性半導体装置の信頼性が向上する効果があ
る。

【図面の簡単な説明】

第１図(a)は本発明の第一の実施例の主要部を示す半導
体チップの平面図、第１図(b)は、第１図(a)のＡ−Ａ′
線断面図、第１図(c)は、第１図(a)のＢ−Ｂ′線断面
図、第２図(a)〜(f)及び第３図(a)〜(f)はそれぞれ本発
明の第１の実施例の製造方法を説明するための半導体チ
ップの縦断面図及び横断面図を示す工程図、第４図(a)
は本発明の第２の実施例の主要部を示す半導体チップの
平面図、第４図(b)は第４図(a)のＡ−Ａ′線断面図、第
５図(a)は、従来の実施例の主要部を示す半導体チップ
の平面図、第５図(b)は第５図(a)のＡ−Ａ′線断面図で
ある。 １……制御ゲート電極、２……ソース拡散層、２′……
ｎ型不純物拡散層、３……コンタクト孔、４……スース
電極、５……ゲート信号線、６……ドレイン信号線、７
……ドレイン拡散層、８……コンタクト、９……第一の
ゲート絶縁膜、１０……浮遊ゲート電極、１１……第二
のゲート絶縁膜、１２……第一の絶縁膜、１３ａ……ゲ
ート信号線の部分領域、１３ｂ……ドレイン信号線の部
分領域、１４……第二の絶縁膜、１５……短絡防止膜、
５０……ｐ型シリコン基板、５１……ｐ型ウェル、５２
……フィールド酸化膜、５３ａ〜５３ｄ……第一の多結
晶シリコン層、５４……シリコン酸化膜、５５〜５７…
…コンタクト孔、５８……第二の多結晶シリコン層、５
９……薄い酸化シリコン膜、６０，６１……レジスト
材、６２……層間絶縁膜、６３ａ，６３ｂ……コンタク
ト孔。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面部の第一導電型領域の表
   面に第一のゲート絶縁膜を介して設けられた浮遊ゲート
   電極、前記浮遊ゲート電極を第二のゲート絶縁膜を介し
   て被覆する制御ゲート電極、前記浮遊ゲート電極直下の
   前記半導体基板表面部を挟んで設けられた第二第電型の
   ドレイン拡散層及びソース拡散層を有する冗長回路内の
   ＰＲＯＭ素子において、前記ＰＲＯＭ素子のソース拡散
   層及びドレイン拡散層を囲みかつ前記ＰＲＯＭ素子のソ
   ース拡散層に連結して前記第一導電型領域に設けられた
   第二導電型不純物拡散層と、前記第二導電型不純物拡散
   層の所定部に設けられた島状第一導電型領域と、前記島
   状第一導電型領域とその近傍に前記第一のゲート絶縁膜
   と同じ厚さの第一の絶縁膜を介してそれぞれ設けられ
   た、前記浮遊ゲート電極と同じ厚さの第一の多結晶シリ
   コン層からなり、前記ＰＲＯＭ素子の制御ゲート電極及
   びドレイン拡散層にそれぞれ接続されるゲート信号線の
   部分領域及びドレイン信号線の部分領域と、これらの部
   分領域のそれぞれの表面に設けられ、前記ＰＲＯＭ素子
   の第二のゲート絶縁膜と同じ厚さの第二の絶縁膜と、前
   記第一，第二の絶縁膜を覆って前記島状第一導電型領域
   上方に選択的に設けられ、前記制御ゲート電極と同じ厚
   さの第二の多結晶シリコン層からなる短絡防止膜と、前
   記第二導電型不純物拡散層と並行して設けられた、層間
   絶縁膜のコンタクト孔を介してそれぞれ前記第二導電型
   不純物拡散層及び前記短絡防止膜と接続し、前記ＰＲＯ
   Ｍ素子とその近傍の上方を覆う金属膜とを有することを
   特徴とする浮遊ゲート型不揮発性半導体記憶装置。