JPH065876A - 不揮発性半導体装置およびその製造方法 - Google Patents
不揮発性半導体装置およびその製造方法Info
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- JPH065876A JPH065876A JP4166895A JP16689592A JPH065876A JP H065876 A JPH065876 A JP H065876A JP 4166895 A JP4166895 A JP 4166895A JP 16689592 A JP16689592 A JP 16689592A JP H065876 A JPH065876 A JP H065876A
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- Japan
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- diffusion layer
- bit line
- source
- semiconductor substrate
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 ワード線の間隔を狭めることが可能であり、
したがってセルサイズの大幅な縮小が可能で、高集積化
を図ることができる不揮発性半導体装置を提供するこ
と。 【構成】 メモリセルのドレイン領域用拡散層２４ａに
対して接続されるビット線が、ソース・ドレイン領域用
拡散層２４ａ，２４ｂの下方に半導体基板２内に埋め込
まれるように形成され、ソース・ドレイン領域用拡散層
２４ａ，２４ｂと同一の導電型のビット線用拡散層３０
で構成される。ビット線用拡散層３０と、ソース・ドレ
イン領域用拡散層２４ａとは、ソース・ドレイン領域用
拡散層と同一の導電型で、しかも所定パターンに半導体
基板内に埋め込まれるように形成されたコンタクト用拡
散層３２により接続される。半導体基板２の表面に、ス
トライプ状の選択酸化素子分離領域４ａを形成し、この
選択酸化素子分離領域４ａをマスクとして、イオン注入
法により、自己整合的にビット線用拡散層３０ａを半導
体基板内部に形成する。
したがってセルサイズの大幅な縮小が可能で、高集積化
を図ることができる不揮発性半導体装置を提供するこ
と。 【構成】 メモリセルのドレイン領域用拡散層２４ａに
対して接続されるビット線が、ソース・ドレイン領域用
拡散層２４ａ，２４ｂの下方に半導体基板２内に埋め込
まれるように形成され、ソース・ドレイン領域用拡散層
２４ａ，２４ｂと同一の導電型のビット線用拡散層３０
で構成される。ビット線用拡散層３０と、ソース・ドレ
イン領域用拡散層２４ａとは、ソース・ドレイン領域用
拡散層と同一の導電型で、しかも所定パターンに半導体
基板内に埋め込まれるように形成されたコンタクト用拡
散層３２により接続される。半導体基板２の表面に、ス
トライプ状の選択酸化素子分離領域４ａを形成し、この
選択酸化素子分離領域４ａをマスクとして、イオン注入
法により、自己整合的にビット線用拡散層３０ａを半導
体基板内部に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばＥＰＲＯＭ、
Ｅ2 ＰＲＯＭ、あるいはマスクＲＯＭなどの不揮発性半
導体装置に係わり、さらに詳しくは、セルサイズの縮小
を可能とした不揮発性半導体装置の構造およびその製造
方法に関する。
Ｅ2 ＰＲＯＭ、あるいはマスクＲＯＭなどの不揮発性半
導体装置に係わり、さらに詳しくは、セルサイズの縮小
を可能とした不揮発性半導体装置の構造およびその製造
方法に関する。
【０００２】
【従来の技術】情報の書き込みおよび消去が可能な不揮
発性半導体メモリ装置として、ＥＰＲＯＭが知られてい
る。ＥＰＲＯＭの概略の断面および平面図を図１４，１
５にそれぞれ示す。
発性半導体メモリ装置として、ＥＰＲＯＭが知られてい
る。ＥＰＲＯＭの概略の断面および平面図を図１４，１
５にそれぞれ示す。
【０００３】このＥＰＲＯＭでは、半導体基板２の表面
に、選択酸化素子分離領域（ＬＯＣＯＳ）４およびゲー
ト絶縁層６が形成してあり、ゲート絶縁層６の上に、た
とえばポリシリコン膜で構成されるフローティングゲー
ト８が形成してある。フローティングゲート８の上に
は、中間絶縁層１０を介してたとえばポリシリコン膜で
構成されるコントロールゲート１２が積層してある。フ
ローティングゲート８およびコントロールゲート１２の
成膜パターンは、図１５に示すように、所定間隔で列状
に配置されたコントロールゲート１２の下方に、フロー
ティングゲート８がコントロールゲート１２の長手方向
に沿って所定間隔で配置されるようなパターンである。
各フローティングゲート８のパターンが、一メモリセル
に対応する。
に、選択酸化素子分離領域（ＬＯＣＯＳ）４およびゲー
ト絶縁層６が形成してあり、ゲート絶縁層６の上に、た
とえばポリシリコン膜で構成されるフローティングゲー
ト８が形成してある。フローティングゲート８の上に
は、中間絶縁層１０を介してたとえばポリシリコン膜で
構成されるコントロールゲート１２が積層してある。フ
ローティングゲート８およびコントロールゲート１２の
成膜パターンは、図１５に示すように、所定間隔で列状
に配置されたコントロールゲート１２の下方に、フロー
ティングゲート８がコントロールゲート１２の長手方向
に沿って所定間隔で配置されるようなパターンである。
各フローティングゲート８のパターンが、一メモリセル
に対応する。
【０００４】フローティングゲート８およびコントロー
ルゲート１２が所定のパターンで成膜された後の半導体
基板２の表面には、ソース・ドレイン領域と成る不純物
拡散層２４ａ，２４ｂがイオン注入法などで自己整合的
に形成してある。
ルゲート１２が所定のパターンで成膜された後の半導体
基板２の表面には、ソース・ドレイン領域と成る不純物
拡散層２４ａ，２４ｂがイオン注入法などで自己整合的
に形成してある。
【０００５】コントロールゲート１２の上には、層間絶
縁層１４を介してアルミニウムなどで構成される金属電
極層１６が所定のパターンで積層してある。金属電極層
１６は、図１４に示すように、コンタクトホール２６を
通じてメモリセルのドレイン領域となる不純物拡散層２
４ａに対して接続される。金属電極層１６の上には、図
示しないオーバコート層が成膜される。
縁層１４を介してアルミニウムなどで構成される金属電
極層１６が所定のパターンで積層してある。金属電極層
１６は、図１４に示すように、コンタクトホール２６を
通じてメモリセルのドレイン領域となる不純物拡散層２
４ａに対して接続される。金属電極層１６の上には、図
示しないオーバコート層が成膜される。
【０００６】
【発明が解決しようとする課題】ところが、このような
ＥＰＲＯＭでは、メモリセルのドレイン領域となる不純
物拡散層２４ａに対してコンタクトホール２６を通じて
金属電極層１６が接続される構成であるため、ワード線
となるコントロールゲート１２，１２間の間隔Ｌを、コ
ンタクトホール２６の大きさおよび形成誤差を見込んで
大きく設計する必要があった。そのため、セルサイズの
縮小化が困難であり、高集積化の要請に反していた。
ＥＰＲＯＭでは、メモリセルのドレイン領域となる不純
物拡散層２４ａに対してコンタクトホール２６を通じて
金属電極層１６が接続される構成であるため、ワード線
となるコントロールゲート１２，１２間の間隔Ｌを、コ
ンタクトホール２６の大きさおよび形成誤差を見込んで
大きく設計する必要があった。そのため、セルサイズの
縮小化が困難であり、高集積化の要請に反していた。
【０００７】本発明は、このような実状に鑑みてなさ
れ、ワード線の間隔を狭めることが可能であり、したが
ってセルサイズの大幅な縮小が可能で、高集積化を図る
ことができる不揮発性半導体装置を提供することを目的
とする。
れ、ワード線の間隔を狭めることが可能であり、したが
ってセルサイズの大幅な縮小が可能で、高集積化を図る
ことができる不揮発性半導体装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体装置は、半導体基板上に、
メモリセルがマトリックス状に形成してある不揮発性半
導体装置であって、メモリセルに対して接続されるビッ
ト線が、ソース・ドレイン領域用拡散層の下方に半導体
基板内に埋め込まれるように形成され、ソース・ドレイ
ン領域用拡散層と同一の導電型のビット線用拡散層で構
成される。上記ビット線用拡散層と、ソース・ドレイン
領域用拡散層とは、ソース・ドレイン領域用拡散層と同
一の導電型で、しかも所定パターンに半導体基板内に埋
め込まれるように形成されたコンタクト用拡散層により
接続されることが好ましい。また、本発明では、半導体
基板の表面に、ストライプ状の選択酸化素子分離領域を
形成し、この選択酸化素子分離領域をマスクとして、イ
オン注入法により、自己整合的にビット線用拡散層を半
導体基板内部に形成することが好ましい。
に、本発明の不揮発性半導体装置は、半導体基板上に、
メモリセルがマトリックス状に形成してある不揮発性半
導体装置であって、メモリセルに対して接続されるビッ
ト線が、ソース・ドレイン領域用拡散層の下方に半導体
基板内に埋め込まれるように形成され、ソース・ドレイ
ン領域用拡散層と同一の導電型のビット線用拡散層で構
成される。上記ビット線用拡散層と、ソース・ドレイン
領域用拡散層とは、ソース・ドレイン領域用拡散層と同
一の導電型で、しかも所定パターンに半導体基板内に埋
め込まれるように形成されたコンタクト用拡散層により
接続されることが好ましい。また、本発明では、半導体
基板の表面に、ストライプ状の選択酸化素子分離領域を
形成し、この選択酸化素子分離領域をマスクとして、イ
オン注入法により、自己整合的にビット線用拡散層を半
導体基板内部に形成することが好ましい。
【０００９】
【作用】本発明の不揮発性半導体装置では、メモリセル
に対して接続されるビット線が、ソース・ドレイン領域
用拡散層の下方に半導体基板内に埋め込まれるように形
成されたビット線用拡散層で構成されているので、ビッ
ト線との接続のために、ソース・ドレイン領域用拡散層
に対して臨むコンタクトホールを形成する必要がなくな
る。その結果、コンタクトホールの大きさおよびコンタ
クトホールの形成誤差を見込んでメモリセルのワード線
間隔を広げる必要がなくなり、ワード線間隔を、ホトリ
ソグラフィによって律速される限界まで狭めることが可
能になる。また、特にストライプ状の選択酸化素子分離
領域をマスクとして、イオン注入法により、自己整合的
にビット線用拡散層を半導体基板内部に形成する本発明
では、レジストのパターニングなどの工程が不用とな
り、製造工程の削減が可能となる。その結果、マスクズ
レによる隣接埋め込みビット線間の接近に伴うセル間の
干渉および埋め込みビット線の線幅減少による抵抗増を
防止することが可能になる。さらに、本発明では、コン
タクト用拡散層を、記憶すべき情報に対応したパターン
で形成することにより、新規な構造のマスクＲＯＭを実
現することができる。
に対して接続されるビット線が、ソース・ドレイン領域
用拡散層の下方に半導体基板内に埋め込まれるように形
成されたビット線用拡散層で構成されているので、ビッ
ト線との接続のために、ソース・ドレイン領域用拡散層
に対して臨むコンタクトホールを形成する必要がなくな
る。その結果、コンタクトホールの大きさおよびコンタ
クトホールの形成誤差を見込んでメモリセルのワード線
間隔を広げる必要がなくなり、ワード線間隔を、ホトリ
ソグラフィによって律速される限界まで狭めることが可
能になる。また、特にストライプ状の選択酸化素子分離
領域をマスクとして、イオン注入法により、自己整合的
にビット線用拡散層を半導体基板内部に形成する本発明
では、レジストのパターニングなどの工程が不用とな
り、製造工程の削減が可能となる。その結果、マスクズ
レによる隣接埋め込みビット線間の接近に伴うセル間の
干渉および埋め込みビット線の線幅減少による抵抗増を
防止することが可能になる。さらに、本発明では、コン
タクト用拡散層を、記憶すべき情報に対応したパターン
で形成することにより、新規な構造のマスクＲＯＭを実
現することができる。
【００１０】
【実施例】以下、本発明の一実施例に係る不揮発性半導
体装置について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係るＥＰＲＯＭの要部断面図、
図２は図１に示すII-II 線に沿う要部断面図、図３は同
実施例のＥＰＲＯＭの要部平面図、図４，５は同実施例
のＥＰＲＯＭの製造過程を示す要部断面図、図６〜９は
本発明の他の実施例に係るＥＰＲＯＭの製造過程を示す
要部断面斜視図、図１０は図９に示すＸ−Ｘ線に沿う断
面図、図１１は同実施例のＥＰＲＯＭの概略平面図、図
１２は周辺回路を示す概略断面図、図１３は本発明の他
の実施例に係るマスクＲＯＭの概略断面図である。
体装置について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係るＥＰＲＯＭの要部断面図、
図２は図１に示すII-II 線に沿う要部断面図、図３は同
実施例のＥＰＲＯＭの要部平面図、図４，５は同実施例
のＥＰＲＯＭの製造過程を示す要部断面図、図６〜９は
本発明の他の実施例に係るＥＰＲＯＭの製造過程を示す
要部断面斜視図、図１０は図９に示すＸ−Ｘ線に沿う断
面図、図１１は同実施例のＥＰＲＯＭの概略平面図、図
１２は周辺回路を示す概略断面図、図１３は本発明の他
の実施例に係るマスクＲＯＭの概略断面図である。
【００１１】図１〜３に示すように、本実施例のＥＰＲ
ＯＭ２０では、たとえばシリコン製の半導体基板２の表
面に、選択酸化素子分離領域（ＬＯＣＯＳ）４およびゲ
ート絶縁層６が形成してあり、ゲート絶縁層６の上に、
フローティングゲート８が形成してある。ＬＯＣＯＳ４
およびゲート絶縁層６は、半導体基板２の表面を酸化す
ることにより形成され、酸化シリコン膜で構成される。
フローティングゲート８は、たとえばＣＶＤ法で成膜さ
れるポリシリコン膜で構成される。
ＯＭ２０では、たとえばシリコン製の半導体基板２の表
面に、選択酸化素子分離領域（ＬＯＣＯＳ）４およびゲ
ート絶縁層６が形成してあり、ゲート絶縁層６の上に、
フローティングゲート８が形成してある。ＬＯＣＯＳ４
およびゲート絶縁層６は、半導体基板２の表面を酸化す
ることにより形成され、酸化シリコン膜で構成される。
フローティングゲート８は、たとえばＣＶＤ法で成膜さ
れるポリシリコン膜で構成される。
【００１２】フローティングゲート８の上には、中間絶
縁層１０を介してコントロールゲート１２が積層してあ
る。中間絶縁層１０としては、たとえば、リーク電流が
少なく膜厚制御性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 ）などの積層膜などが用いられる。コントロ
ールゲート１２は、ポリシリコン膜あるいはポリサイド
膜（タングステンシリサイド、モリブテンシリサイド、
チタンシリサイド、タンタルシリサイドなどのシリサイ
ド膜とポリシリコン膜との積層膜）などで構成される。
縁層１０を介してコントロールゲート１２が積層してあ
る。中間絶縁層１０としては、たとえば、リーク電流が
少なく膜厚制御性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 ）などの積層膜などが用いられる。コントロ
ールゲート１２は、ポリシリコン膜あるいはポリサイド
膜（タングステンシリサイド、モリブテンシリサイド、
チタンシリサイド、タンタルシリサイドなどのシリサイ
ド膜とポリシリコン膜との積層膜）などで構成される。
【００１３】フローティングゲート８およびコントロー
ルゲート１２の成膜パターンは、図３に示すように、所
定間隔で列状に配置されたコントロールゲート１２の下
方に、フローティングゲート８がコントロールゲート１
２の長手方向に沿って所定間隔で配置されるようなパタ
ーンである。各フローティングゲート８のパターンが、
一メモリセルに対応する。
ルゲート１２の成膜パターンは、図３に示すように、所
定間隔で列状に配置されたコントロールゲート１２の下
方に、フローティングゲート８がコントロールゲート１
２の長手方向に沿って所定間隔で配置されるようなパタ
ーンである。各フローティングゲート８のパターンが、
一メモリセルに対応する。
【００１４】図１に示すように、フローティングゲート
８およびコントロールゲート１２が所定のパターンで成
膜された後の半導体基板２の表面には、ドレイン領域と
成る不純物拡散層２４ａと、ソース領域と成る不純物拡
散層２４ｂとがイオン注入法などで自己整合的に形成し
てある。不純物拡散層２４ａ，２４ｂは、特に限定され
ないが、半導体基板２がＰ型半導体基板である場合に
は、Ｎ+ の不純物拡散層で構成される。
８およびコントロールゲート１２が所定のパターンで成
膜された後の半導体基板２の表面には、ドレイン領域と
成る不純物拡散層２４ａと、ソース領域と成る不純物拡
散層２４ｂとがイオン注入法などで自己整合的に形成し
てある。不純物拡散層２４ａ，２４ｂは、特に限定され
ないが、半導体基板２がＰ型半導体基板である場合に
は、Ｎ+ の不純物拡散層で構成される。
【００１５】ソース・ドレイン領域と成る不純物拡散層
２４ａ，２４ｂの下方には、ビット線用拡散層３０が半
導体基板２内に埋め込まれるように形成してある。この
ビット線用拡散層３０は、従来のビット線と同様なパタ
ーンで形成され、ワード線となるコントロールゲート１
２に対して略直角方向に所定間隔で形成される。このビ
ット線用拡散層３０は、ソース・ドレイン領域と成る不
純物拡散層２４ａ，２４ｂと同一の導電型の不純物拡散
層で構成される。この拡散層３０の形成方法については
後述する。
２４ａ，２４ｂの下方には、ビット線用拡散層３０が半
導体基板２内に埋め込まれるように形成してある。この
ビット線用拡散層３０は、従来のビット線と同様なパタ
ーンで形成され、ワード線となるコントロールゲート１
２に対して略直角方向に所定間隔で形成される。このビ
ット線用拡散層３０は、ソース・ドレイン領域と成る不
純物拡散層２４ａ，２４ｂと同一の導電型の不純物拡散
層で構成される。この拡散層３０の形成方法については
後述する。
【００１６】ビット線用拡散層３０の形成深さは、不純
物拡散層２４ａ，２４ｂに対して絶縁できる程度であれ
ば特に限定されないが、たとえばゲート絶縁層６から約
０．４μｍ以上の深さである。
物拡散層２４ａ，２４ｂに対して絶縁できる程度であれ
ば特に限定されないが、たとえばゲート絶縁層６から約
０．４μｍ以上の深さである。
【００１７】ビット線用拡散層３０と、各メモリセルの
ドレイン領域となる不純物拡散層２４ａとは、コンタク
ト用拡散層３２を通して接続される。コンタクト用拡散
層３２は、ドレイン領域と成る不純物拡散層２４ａと同
一導電型の不純物拡散層で構成される。このコンタクト
用拡散層３２は、図３にも示すように、ドレイン領域と
成る不純物拡散層２４ａとビット線用拡散層３０との中
間深さ位置に所定のパターンで形成され、両者を電気的
に接続するようになっている。このコンタクト用拡散層
３２の形成方法については後述する。
ドレイン領域となる不純物拡散層２４ａとは、コンタク
ト用拡散層３２を通して接続される。コンタクト用拡散
層３２は、ドレイン領域と成る不純物拡散層２４ａと同
一導電型の不純物拡散層で構成される。このコンタクト
用拡散層３２は、図３にも示すように、ドレイン領域と
成る不純物拡散層２４ａとビット線用拡散層３０との中
間深さ位置に所定のパターンで形成され、両者を電気的
に接続するようになっている。このコンタクト用拡散層
３２の形成方法については後述する。
【００１８】コントロールゲート１２の上には、図１に
示すように、層間絶縁層３６およびオーバコート層３８
が形成してある。層間絶縁層３６は、たとえばＣＶＤ法
で成膜してある酸化シリコン層などで構成される。ま
た、オーバコート層３８は、特に限定されないが、たと
えば、プラズマＣＶＤ法で得られる窒化シリコン膜（Ｐ
−ＳｉＮ膜）などで構成される。
示すように、層間絶縁層３６およびオーバコート層３８
が形成してある。層間絶縁層３６は、たとえばＣＶＤ法
で成膜してある酸化シリコン層などで構成される。ま
た、オーバコート層３８は、特に限定されないが、たと
えば、プラズマＣＶＤ法で得られる窒化シリコン膜（Ｐ
−ＳｉＮ膜）などで構成される。
【００１９】このようなＥＰＲＯＭ２０の製造プロセス
を次に説明する。図３に示すIV-IV 線に沿う断面である
図４（Ａ）と、図３に示すV −V 線に沿う断面である図
５（Ａ）とに示すように、まずシリコンウェーハなどで
構成される半導体基板２を準備し、その表面に、各メモ
リセルを素子分離するためのＬＯＣＯＳ４を熱酸化法に
より形成する。次に、各ＬＯＣＯＳ４間に位置する半導
体基板２の表面に、熱酸化法でゲート絶縁層６を形成す
る。
を次に説明する。図３に示すIV-IV 線に沿う断面である
図４（Ａ）と、図３に示すV −V 線に沿う断面である図
５（Ａ）とに示すように、まずシリコンウェーハなどで
構成される半導体基板２を準備し、その表面に、各メモ
リセルを素子分離するためのＬＯＣＯＳ４を熱酸化法に
より形成する。次に、各ＬＯＣＯＳ４間に位置する半導
体基板２の表面に、熱酸化法でゲート絶縁層６を形成す
る。
【００２０】次に、図４（Ｂ）および図５（Ｂ）に示す
ように、ビット線用拡散層３０を、半導体基板２内に埋
め込まれるように形成するためのイオン注入を行う。イ
オン注入に際しては、半導体基板２がＰ型半導体基板で
ある場合には、ＡｓやＰなどのＮ型の不純物を用い、Ａ
ｓであれば約４００〜６００ＫｅＶのエネルギーで、Ｐ
であれば約１００〜２００ＫｅＶのエネルギーでイオン
注入を行う。ドーズ量は特に限定されないが、約１×１
０15ｃｍ-2である。このようなイオン注入により、ゲー
ト絶縁層６からの深さ約０．４μｍ以上の位置に不純物
濃度のピークを有する埋め込み型のビット線用拡散層３
０を形成することができる。
ように、ビット線用拡散層３０を、半導体基板２内に埋
め込まれるように形成するためのイオン注入を行う。イ
オン注入に際しては、半導体基板２がＰ型半導体基板で
ある場合には、ＡｓやＰなどのＮ型の不純物を用い、Ａ
ｓであれば約４００〜６００ＫｅＶのエネルギーで、Ｐ
であれば約１００〜２００ＫｅＶのエネルギーでイオン
注入を行う。ドーズ量は特に限定されないが、約１×１
０15ｃｍ-2である。このようなイオン注入により、ゲー
ト絶縁層６からの深さ約０．４μｍ以上の位置に不純物
濃度のピークを有する埋め込み型のビット線用拡散層３
０を形成することができる。
【００２１】なお、このイオン注入に際しては、不必要
な部分に対してイオン注入されることを防止するため
に、レジスト膜を用いる必要があるが、ＬＯＣＯＳ４が
あるため、図３に示すように、ＬＯＣＯＳ４が切れる共
通ソース部分４２のみをレジストマスクでマスクすれば
よい。ただし、ＬＯＣＯＳ４に沿って共通ソース部分４
２を列状にマスクするようにしても良い。その場合に
は、ＬＯＣＯＳ４の上にも、レジスト膜がマスキングさ
れる。
な部分に対してイオン注入されることを防止するため
に、レジスト膜を用いる必要があるが、ＬＯＣＯＳ４が
あるため、図３に示すように、ＬＯＣＯＳ４が切れる共
通ソース部分４２のみをレジストマスクでマスクすれば
よい。ただし、ＬＯＣＯＳ４に沿って共通ソース部分４
２を列状にマスクするようにしても良い。その場合に
は、ＬＯＣＯＳ４の上にも、レジスト膜がマスキングさ
れる。
【００２２】次に、本実施例では、ビット線用拡散層３
０を形成するためのレジスト膜を用いたイオン注入法に
より、ビット線用拡散層３０の上層側に、分離用拡散層
４０を形成する。分離用拡散層４０を形成のためにイオ
ン注入される不純物の導電型は、ビット線用拡散層で用
いられた不純物の導電型と反対極性であり、たとえばＢ
などのＰ型不純物が用いられる。分離用拡散層４０は、
ビット線用拡散層３０が直接ソース・ドレイン領域用の
不純物拡散層２４ａ，２４ｂに対して導通することを防
止するためのストッパ用の拡散層である。イオン注入時
の不純物濃度は、基板内のある深さでピークを有するよ
うに分布するため、ビット線用拡散層３０を形成するた
めのイオン注入によりソース・ドレイン領域付近にまで
分布するＮ型不純物の濃度を中和させる作用を有する。
なお、分離用拡散層４０を設けることなく、半導体基板
２自身の不純物濃度を高めておくことも考えられる。分
離用拡散層４０と半導体基板２とは、反対極性の導電型
であるので、半導体基板に対する不純物の濃度を高めて
おくことで、分離用拡散層を設けることなく、ビット線
用拡散層の不純物濃度分布を急勾配にすることができ
る。
０を形成するためのレジスト膜を用いたイオン注入法に
より、ビット線用拡散層３０の上層側に、分離用拡散層
４０を形成する。分離用拡散層４０を形成のためにイオ
ン注入される不純物の導電型は、ビット線用拡散層で用
いられた不純物の導電型と反対極性であり、たとえばＢ
などのＰ型不純物が用いられる。分離用拡散層４０は、
ビット線用拡散層３０が直接ソース・ドレイン領域用の
不純物拡散層２４ａ，２４ｂに対して導通することを防
止するためのストッパ用の拡散層である。イオン注入時
の不純物濃度は、基板内のある深さでピークを有するよ
うに分布するため、ビット線用拡散層３０を形成するた
めのイオン注入によりソース・ドレイン領域付近にまで
分布するＮ型不純物の濃度を中和させる作用を有する。
なお、分離用拡散層４０を設けることなく、半導体基板
２自身の不純物濃度を高めておくことも考えられる。分
離用拡散層４０と半導体基板２とは、反対極性の導電型
であるので、半導体基板に対する不純物の濃度を高めて
おくことで、分離用拡散層を設けることなく、ビット線
用拡散層の不純物濃度分布を急勾配にすることができ
る。
【００２３】次に、図４，５（Ｃ）に示すように、レジ
スト膜を取り除いた後に、ゲート絶縁層６の表面に、フ
ローティングゲート８となるポリシリコン膜をＣＶＤ法
などで成膜し、このフローティングゲート８を覆うよう
に、たとえばＯＮＯ積層膜で構成される中間絶縁層１０
を成膜する。次に、中間絶縁層１０の表面に、コントロ
ールゲート１２と成るポリシリコン膜をＣＶＤ法などで
成膜し、ＲＩＥなどを用いて連続して所定のパターンに
エッチングすることにより、所定パターンのコントロー
ルゲート１２およびフローティングゲート８を得る。コ
ントロールゲート１２は、ポリサイド膜などで構成する
こともできる。
スト膜を取り除いた後に、ゲート絶縁層６の表面に、フ
ローティングゲート８となるポリシリコン膜をＣＶＤ法
などで成膜し、このフローティングゲート８を覆うよう
に、たとえばＯＮＯ積層膜で構成される中間絶縁層１０
を成膜する。次に、中間絶縁層１０の表面に、コントロ
ールゲート１２と成るポリシリコン膜をＣＶＤ法などで
成膜し、ＲＩＥなどを用いて連続して所定のパターンに
エッチングすることにより、所定パターンのコントロー
ルゲート１２およびフローティングゲート８を得る。コ
ントロールゲート１２は、ポリサイド膜などで構成する
こともできる。
【００２４】コントロールゲート１２が形成された後に
は、半導体基板２の表面に、ソース・ドレイン領域およ
び共通ソース領域となる不純物拡散層２４ａ，２４ｂ，
４２をイオン注入法などでコントロールゲートおよびＬ
ＯＣＯＳ４に対して自己整合的に形成する。イオン注入
時に用いる不純物の導電型は、ビット線用拡散層３０と
同一の導電型の不純物であり、たとえばＡｓやＰなどの
Ｎ型の不純物である。そのイオン注入時のエネルギー
は、特に限定されないが、Ａｓであれば約３００〜５０
０ＫｅＶのエネルギーで、Ｐであれば約１００〜２００
ＫｅＶのエネルギーでイオン注入を行う。ドーズ量は特
に限定されないが、約３×１０15ｃｍ-2である。
は、半導体基板２の表面に、ソース・ドレイン領域およ
び共通ソース領域となる不純物拡散層２４ａ，２４ｂ，
４２をイオン注入法などでコントロールゲートおよびＬ
ＯＣＯＳ４に対して自己整合的に形成する。イオン注入
時に用いる不純物の導電型は、ビット線用拡散層３０と
同一の導電型の不純物であり、たとえばＡｓやＰなどの
Ｎ型の不純物である。そのイオン注入時のエネルギー
は、特に限定されないが、Ａｓであれば約３００〜５０
０ＫｅＶのエネルギーで、Ｐであれば約１００〜２００
ＫｅＶのエネルギーでイオン注入を行う。ドーズ量は特
に限定されないが、約３×１０15ｃｍ-2である。
【００２５】次に、本実施例では、ドレイン領域と成る
不純物拡散層２４ａと、ビット線用拡散層との接続を図
るために、レジストマスクを用いて所定のパターンに、
イオン注入を行い、コンタクト用拡散層３２を形成す
る。このイオン注入に用いる不純物としては、特に限定
されないが、不純物拡散層２４ａと同一の導電型であ
り、たとえばＡｓやＰなどのＮ型の不純物を用い、Ａｓ
であれば約３００〜５００ＫｅＶのエネルギーで、Ｐで
あれば約１００〜２００ＫｅＶのエネルギーでイオン注
入を行う。ドーズ量は特に限定されないが、たとえば約
５×１０14ｃｍ-2である。イオン注入後には熱処理によ
る拡散が行われる。
不純物拡散層２４ａと、ビット線用拡散層との接続を図
るために、レジストマスクを用いて所定のパターンに、
イオン注入を行い、コンタクト用拡散層３２を形成す
る。このイオン注入に用いる不純物としては、特に限定
されないが、不純物拡散層２４ａと同一の導電型であ
り、たとえばＡｓやＰなどのＮ型の不純物を用い、Ａｓ
であれば約３００〜５００ＫｅＶのエネルギーで、Ｐで
あれば約１００〜２００ＫｅＶのエネルギーでイオン注
入を行う。ドーズ量は特に限定されないが、たとえば約
５×１０14ｃｍ-2である。イオン注入後には熱処理によ
る拡散が行われる。
【００２６】次に、コントロールゲート層１２の上に層
間絶縁層３６を成膜する。層間絶縁層３６は、特に限定
されないが、たとえばＣＶＤ法で得られる酸化シリコン
層などで構成される。本実施例では、層間絶縁層３６に
は、ビット線のためのコンタクトホールを形成する必要
がない。
間絶縁層３６を成膜する。層間絶縁層３６は、特に限定
されないが、たとえばＣＶＤ法で得られる酸化シリコン
層などで構成される。本実施例では、層間絶縁層３６に
は、ビット線のためのコンタクトホールを形成する必要
がない。
【００２７】次に、本発明の他の実施例について図６〜
１１に基づき説明する。図６〜１１に示すように、この
実施例では、半導体基板２の表面に、ストライプ状のＬ
ＯＣＯＳ４ａを形成し、このＬＯＣＯＳ４ａをマスクと
して、イオン注入法により、自己整合的にビット線用拡
散層３０ａを半導体基板２内部に形成する。
１１に基づき説明する。図６〜１１に示すように、この
実施例では、半導体基板２の表面に、ストライプ状のＬ
ＯＣＯＳ４ａを形成し、このＬＯＣＯＳ４ａをマスクと
して、イオン注入法により、自己整合的にビット線用拡
散層３０ａを半導体基板２内部に形成する。
【００２８】この実施例に係るＥＰＲＯＭの製造プロセ
スの一例を次に示す。まず、シリコン製半導体基板の表
面に、パッド用酸化シリコン膜を成膜した後、選択酸化
用の窒化シリコン膜をＣＶＤ法などで成膜する（図示せ
ず）。そして、窒化シリコン膜をストライプ状のＬＯＣ
ＯＳパターンでパターニングし、チャネルストップ用イ
オン注入を行う。次に、図６に示すように、半導体基板
２の表面を熱酸化し、約６００ｎｍ程度の膜厚のストラ
イプ状のＬＯＣＯＳ４ａを得る。
スの一例を次に示す。まず、シリコン製半導体基板の表
面に、パッド用酸化シリコン膜を成膜した後、選択酸化
用の窒化シリコン膜をＣＶＤ法などで成膜する（図示せ
ず）。そして、窒化シリコン膜をストライプ状のＬＯＣ
ＯＳパターンでパターニングし、チャネルストップ用イ
オン注入を行う。次に、図６に示すように、半導体基板
２の表面を熱酸化し、約６００ｎｍ程度の膜厚のストラ
イプ状のＬＯＣＯＳ４ａを得る。
【００２９】次に、図７に示すように、ビット線用拡散
層３０ａを、半導体基板２内に埋め込まれるように形成
するためのイオン注入を行う。イオン注入に際しては、
半導体基板２がＰ型半導体基板である場合には、Ａｓや
ＰなどのＮ型の不純物を用い、Ａｓであれば約７００Ｋ
ｅＶのエネルギーでエネルギーでイオン注入を行う。ド
ーズ量は特に限定されないが、約４×１０15ｃｍ-2であ
る。このようなイオン注入により、深さ約０．４μｍ以
上の位置に不純物濃度のピークを有する埋め込み型のビ
ット線用拡散層３０ａを、ＬＯＣＯＳ４ａに対して自己
整合的に形成することができる。ビット線用拡散層３０
ａは、ＬＯＣＯＳ４ａに対して自己整合的に形成される
ことから、その幅Ｂおよび間隔Ｌは一定となる。
層３０ａを、半導体基板２内に埋め込まれるように形成
するためのイオン注入を行う。イオン注入に際しては、
半導体基板２がＰ型半導体基板である場合には、Ａｓや
ＰなどのＮ型の不純物を用い、Ａｓであれば約７００Ｋ
ｅＶのエネルギーでエネルギーでイオン注入を行う。ド
ーズ量は特に限定されないが、約４×１０15ｃｍ-2であ
る。このようなイオン注入により、深さ約０．４μｍ以
上の位置に不純物濃度のピークを有する埋め込み型のビ
ット線用拡散層３０ａを、ＬＯＣＯＳ４ａに対して自己
整合的に形成することができる。ビット線用拡散層３０
ａは、ＬＯＣＯＳ４ａに対して自己整合的に形成される
ことから、その幅Ｂおよび間隔Ｌは一定となる。
【００３０】次に、図８に示すように、半導体基板２の
表面にゲート絶縁層６を形成するために、２０ｎｍ程度
の酸化シリコン膜をＣＶＤ法などで成膜する。その表面
には、フローティングゲートとなる第１ポリシリコン膜
をＣＶＤ法により成膜する。この第１ポリシリコン膜
は、所定パターンのレジストが成膜された状態でＲＩＥ
され、レジストのパターンに加工される。
表面にゲート絶縁層６を形成するために、２０ｎｍ程度
の酸化シリコン膜をＣＶＤ法などで成膜する。その表面
には、フローティングゲートとなる第１ポリシリコン膜
をＣＶＤ法により成膜する。この第１ポリシリコン膜
は、所定パターンのレジストが成膜された状態でＲＩＥ
され、レジストのパターンに加工される。
【００３１】その後、中間絶縁層１０となる酸化シリコ
ン膜を約２０ｎｍ程度ＣＶＤ法で成膜し、その上に、コ
ントロールゲート１２となる第２ポリシリコン膜をＣＶ
Ｄ法で成膜する。この第２ポリシリコン膜は、所定パタ
ーンのレジストが成膜された状態でＲＩＥされ、レジス
トのパターンに加工される。次に、中間絶縁層１０とな
る酸化シリコン膜、フローティングゲート８となるポリ
シリコン膜を、順次ＲＩＥによりエッチングする。
ン膜を約２０ｎｍ程度ＣＶＤ法で成膜し、その上に、コ
ントロールゲート１２となる第２ポリシリコン膜をＣＶ
Ｄ法で成膜する。この第２ポリシリコン膜は、所定パタ
ーンのレジストが成膜された状態でＲＩＥされ、レジス
トのパターンに加工される。次に、中間絶縁層１０とな
る酸化シリコン膜、フローティングゲート８となるポリ
シリコン膜を、順次ＲＩＥによりエッチングする。
【００３２】次に、図９および図１１に示すように、Ｆ
ＯＥ（Field Oxide Etch）窓明けによりパターニング
を行い、ストライプ状のＬＯＣＯＳ４ａを、コントロー
ルゲート１２をマスクの一部に用いて所定のパターンに
エッチングし、共通ソース領域用拡散層４２ａとなる基
板２の表面を露出させる。
ＯＥ（Field Oxide Etch）窓明けによりパターニング
を行い、ストライプ状のＬＯＣＯＳ４ａを、コントロー
ルゲート１２をマスクの一部に用いて所定のパターンに
エッチングし、共通ソース領域用拡散層４２ａとなる基
板２の表面を露出させる。
【００３３】次に、図９〜図１１に示すように、半導体
基板２の表面に、ソース・ドレイン領域および共通ソー
ス領域となる不純物拡散層２４ａ，４２ａを、イオン注
入法などで、コントロールゲート１２およびエッチング
されたＬＯＣＯＳ４ａに対して自己整合的に形成する。
イオン注入時に用いる不純物の導電型は、ビット線用拡
散層３０ａと同一の導電型の不純物であり、たとえばＡ
ｓやＰなどのＮ型の不純物である。そのイオン注入時の
エネルギーは、特に限定されないが、Ａｓであれば約３
００〜５００ＫｅＶのエネルギーで、Ｐであれば約１０
０〜２００ＫｅＶのエネルギーでイオン注入を行う。ド
ーズ量は特に限定されないが、約３×１０15ｃｍ-2であ
る。
基板２の表面に、ソース・ドレイン領域および共通ソー
ス領域となる不純物拡散層２４ａ，４２ａを、イオン注
入法などで、コントロールゲート１２およびエッチング
されたＬＯＣＯＳ４ａに対して自己整合的に形成する。
イオン注入時に用いる不純物の導電型は、ビット線用拡
散層３０ａと同一の導電型の不純物であり、たとえばＡ
ｓやＰなどのＮ型の不純物である。そのイオン注入時の
エネルギーは、特に限定されないが、Ａｓであれば約３
００〜５００ＫｅＶのエネルギーで、Ｐであれば約１０
０〜２００ＫｅＶのエネルギーでイオン注入を行う。ド
ーズ量は特に限定されないが、約３×１０15ｃｍ-2であ
る。
【００３４】次に、コントロールゲート１２の上に約５
００ｎｍ程度の酸化シリコン膜などで構成される層間絶
縁膜層３６を成膜し、その上から、所定のパターンで、
コンタクト用拡散層３２ａを形成するためのイオン注入
を行う。その後、周辺回路形成のために、層間絶縁膜層
の成膜、層間絶縁膜層に対するコンタクトホールの形
成、アルミニウム配線層の形成、アルミニウム配線層の
パターニングなどを行う。なお、コンタクト用拡散層３
２ａを形成するためのイオン注入に際しては、周辺回路
部は、レジストで全面を覆っておき、イオン注入されな
いようにする。
００ｎｍ程度の酸化シリコン膜などで構成される層間絶
縁膜層３６を成膜し、その上から、所定のパターンで、
コンタクト用拡散層３２ａを形成するためのイオン注入
を行う。その後、周辺回路形成のために、層間絶縁膜層
の成膜、層間絶縁膜層に対するコンタクトホールの形
成、アルミニウム配線層の形成、アルミニウム配線層の
パターニングなどを行う。なお、コンタクト用拡散層３
２ａを形成するためのイオン注入に際しては、周辺回路
部は、レジストで全面を覆っておき、イオン注入されな
いようにする。
【００３５】本実施例では、ビット線用拡散層が、スト
ライプ状のＬＯＣＯＳに沿って自己整合的に形成される
ことから、ビット線用拡散層３０ａが、隣接するセルト
ランジスタのドレイン領域（拡散層２４ａ）側へはみ出
すことを有効に防止することができる。したがって、セ
ルトランジスタのドレイン（拡散層２４ａ）と隣接ビッ
ト線用拡散層３０ａとのパンチスルーのおそれを有効に
解消することができる。また、隣接するビット線用拡散
層３０ａ相互間の距離Ｌは、ストライプ状のＬＯＣＯＳ
間隔で一義的に決定され、常に一定となると共に、ビッ
ト線用拡散層の線幅Ｂも一定となる。ビット線用拡散層
３０ａの線幅Ｂが一定となれば、抵抗値のばらつきを防
止することができ、セルトランジスタ製造のための歩留
まりが向上すると共に、安定化する。
ライプ状のＬＯＣＯＳに沿って自己整合的に形成される
ことから、ビット線用拡散層３０ａが、隣接するセルト
ランジスタのドレイン領域（拡散層２４ａ）側へはみ出
すことを有効に防止することができる。したがって、セ
ルトランジスタのドレイン（拡散層２４ａ）と隣接ビッ
ト線用拡散層３０ａとのパンチスルーのおそれを有効に
解消することができる。また、隣接するビット線用拡散
層３０ａ相互間の距離Ｌは、ストライプ状のＬＯＣＯＳ
間隔で一義的に決定され、常に一定となると共に、ビッ
ト線用拡散層の線幅Ｂも一定となる。ビット線用拡散層
３０ａの線幅Ｂが一定となれば、抵抗値のばらつきを防
止することができ、セルトランジスタ製造のための歩留
まりが向上すると共に、安定化する。
【００３６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、ビット線用拡散層３０の低抵抗
化を図るために、ビット線用拡散層３０，３０ａの一定
の長さ毎に、アルミニウムなどの金属電極層でシャント
し、ビット線用拡散層３０，３０ａの見かけ上の抵抗を
低減することができ、メモリセルの高速動作を実現する
ことができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、ビット線用拡散層３０の低抵抗
化を図るために、ビット線用拡散層３０，３０ａの一定
の長さ毎に、アルミニウムなどの金属電極層でシャント
し、ビット線用拡散層３０，３０ａの見かけ上の抵抗を
低減することができ、メモリセルの高速動作を実現する
ことができる。
【００３７】また、図１２に示すように、周辺回路５０
でも、埋め込み型のビット線用拡散層３０ｂを、配線用
として用いることにより、半導体基板２上に積層される
使用可能配線層数を一つ増大させることができる。なお
図１２中、符号３２ｂはコンタクト用拡散層、５２は周
辺回路５０の拡散層、５４は周辺回路５０のゲート電
極、５６はアルミ配線用コンタクトホール、５８はアル
ミ配線、３８はオーバコート層である。
でも、埋め込み型のビット線用拡散層３０ｂを、配線用
として用いることにより、半導体基板２上に積層される
使用可能配線層数を一つ増大させることができる。なお
図１２中、符号３２ｂはコンタクト用拡散層、５２は周
辺回路５０の拡散層、５４は周辺回路５０のゲート電
極、５６はアルミ配線用コンタクトホール、５８はアル
ミ配線、３８はオーバコート層である。
【００３８】さらに、上述した実施例では、ＥＰＲＯＭ
を例にとり本発明を説明したが、本発明の構造は、ＥＰ
ＲＯＭに限定されず、Ｅ2 ＰＲＯＭ、フラッシュ型メモ
リなどの電気的消去型の不揮発性半導体装置、あるいは
その他の不揮発性半導体装置に対しても適用することが
できる。
を例にとり本発明を説明したが、本発明の構造は、ＥＰ
ＲＯＭに限定されず、Ｅ2 ＰＲＯＭ、フラッシュ型メモ
リなどの電気的消去型の不揮発性半導体装置、あるいは
その他の不揮発性半導体装置に対しても適用することが
できる。
【００３９】たとえば図１３は、本発明をマスクＲＯＭ
に適用した例を示している。この実施例では、ＬＯＣＯ
Ｓ４ｂにより、それぞれのセルトランジスタ６０が完全
に分離されており、各セルトランジスタ６０のドレイン
領域用拡散層６１と、ビット線用拡散層３０ｃとを、記
憶すべき情報に対応したパターンで形成されたコンタク
ト用拡散層３２ｃにより、適宜接続することで、マスク
ＲＯＭを実現している。なお図１３中、符号６２はゲー
ト絶縁層、６４はセントランジスタのゲート電極であ
る。
に適用した例を示している。この実施例では、ＬＯＣＯ
Ｓ４ｂにより、それぞれのセルトランジスタ６０が完全
に分離されており、各セルトランジスタ６０のドレイン
領域用拡散層６１と、ビット線用拡散層３０ｃとを、記
憶すべき情報に対応したパターンで形成されたコンタク
ト用拡散層３２ｃにより、適宜接続することで、マスク
ＲＯＭを実現している。なお図１３中、符号６２はゲー
ト絶縁層、６４はセントランジスタのゲート電極であ
る。
【００４０】
【発明の効果】以上説明してきたように、本発明によれ
ば、メモリセルのソース・ドレイン領域用拡散層に対し
て接続されるビット線が、ソース・ドレイン領域用拡散
層の下方に半導体基板内に埋め込まれるように形成され
たビット線用拡散層で構成されているので、ビット線と
の接続のために、ソース・ドレイン領域用拡散層に対し
て臨むコンタクトホールを形成する必要がなくなる。そ
の結果、コンタクトホールの大きさおよびコンタクトホ
ールの形成誤差を見込んでメモリセルのワード線間隔を
広げる必要がなくなり、ワード線間隔を、ホトリソグラ
フィによって律速される限界まで狭めることが可能にな
る。したがって、メモリセルサイズの大幅な縮小が可能
になり、高集積化が可能になる。また、ビット線接続用
のコンタクトホールの開口が不用になることから、ビッ
ト線コンタクトホール開口に伴う製造歩留まり低下がな
くなり、歩留まり向上の観点からも有利である。
ば、メモリセルのソース・ドレイン領域用拡散層に対し
て接続されるビット線が、ソース・ドレイン領域用拡散
層の下方に半導体基板内に埋め込まれるように形成され
たビット線用拡散層で構成されているので、ビット線と
の接続のために、ソース・ドレイン領域用拡散層に対し
て臨むコンタクトホールを形成する必要がなくなる。そ
の結果、コンタクトホールの大きさおよびコンタクトホ
ールの形成誤差を見込んでメモリセルのワード線間隔を
広げる必要がなくなり、ワード線間隔を、ホトリソグラ
フィによって律速される限界まで狭めることが可能にな
る。したがって、メモリセルサイズの大幅な縮小が可能
になり、高集積化が可能になる。また、ビット線接続用
のコンタクトホールの開口が不用になることから、ビッ
ト線コンタクトホール開口に伴う製造歩留まり低下がな
くなり、歩留まり向上の観点からも有利である。
【００４１】特に、ストライプ状の選択酸化素子分離領
域をマスクとして、イオン注入法により、自己整合的に
ビット線用拡散層を半導体基板内部に形成する本発明で
は、レジストのパターニングなどの工程が不用となり、
製造工程の削減が可能となる。その結果、マスクズレに
よる隣接埋め込みビット線間の接近に伴うセル間の干渉
および埋め込みビット線の線幅減少による抵抗増を防止
することが可能になる。この点でも、不揮発性半導体装
置の製造歩留まりが向上する。さらに、本発明では、コ
ンタクト用拡散層を、記憶すべき情報に対応したパター
ンで形成することにより、新規な構造のマスクＲＯＭを
実現することができる。
域をマスクとして、イオン注入法により、自己整合的に
ビット線用拡散層を半導体基板内部に形成する本発明で
は、レジストのパターニングなどの工程が不用となり、
製造工程の削減が可能となる。その結果、マスクズレに
よる隣接埋め込みビット線間の接近に伴うセル間の干渉
および埋め込みビット線の線幅減少による抵抗増を防止
することが可能になる。この点でも、不揮発性半導体装
置の製造歩留まりが向上する。さらに、本発明では、コ
ンタクト用拡散層を、記憶すべき情報に対応したパター
ンで形成することにより、新規な構造のマスクＲＯＭを
実現することができる。
【図１】本発明の一実施例に係るＥＰＲＯＭの要部断面
図である。
図である。
【図２】図１に示すII-II 線に沿う要部断面図である。
【図３】同実施例のＥＰＲＯＭの要部平面図である。
【図４】同実施例のＥＰＲＯＭの製造過程を示す要部断
面図である。
面図である。
【図５】同実施例のＥＰＲＯＭの製造過程を示す要部断
面図である。
面図である。
【図６】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。
程を示す要部断面斜視図である。
【図７】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。
程を示す要部断面斜視図である。
【図８】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。
程を示す要部断面斜視図である。
【図９】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。
程を示す要部断面斜視図である。
【図１０】図９に示すＸ−Ｘ線に沿う概略断面図であ
る。
る。
【図１１】同実施例のＥＰＲＯＭの概略平面図である。
【図１２】周辺回路を示す要部概略断面図である。
【図１３】本発明のさらにその他の実施例に係るマスク
ＲＯＭの要部概略断面図である。
ＲＯＭの要部概略断面図である。
【図１４】従来例に係るＥＰＲＯＭの要部断面図であ
る。
る。
【図１５】同従来例に係るＥＰＲＯＭの平面図である。
２… 半導体基板 ４．４ａ… ＬＯＣＯＳ（選択酸化素子分離領域） ６… ゲート絶縁層 ８… フローティングゲート １０… 中間絶縁層 １２… コントロールゲート １４… 層間絶縁層 １６… 金属電極層 ２０… ＥＰＲＯＭ ２４ａ，２４ｂ… 不純物拡散層 ３０，３０ａ，３０ｂ，３０ｃ… ビット線用拡散層 ３２，３２ａ，３２ｂ，３２ｃ… コンタクト用拡散層 ４２ａ… 共通ソース用拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (6)
- 【請求項１】 半導体基板上に、メモリセルがマトリッ
クス状に形成してある不揮発性半導体装置であって、 各メモリセルに対して接続されるビット線が、ソース・
ドレイン領域用拡散層の下方に半導体基板内に埋め込ま
れるように形成され、ソース・ドレイン領域用拡散層と
同一の導電型のビット線用拡散層で構成されることを特
徴とする不揮発性半導体装置。 - 【請求項２】 上記ビット線用拡散層と、ソース・ドレ
イン領域用拡散層とは、ソース・ドレイン領域用拡散層
と同一の導電型で、しかも所定パターンに半導体基板内
に埋め込まれるように形成されたコンタクト用拡散層に
より接続されることを特徴とする請求項１に記載の不揮
発性半導体装置。 - 【請求項３】 ビット線用拡散層とソース・ドレイン領
域用拡散層との間には、ビット線用拡散層に沿って、ビ
ット線用拡散層とは反対の導電型の分離用拡散層が形成
してある請求項１または２に記載の不揮発性半導体装
置。 - 【請求項４】 上記ソース・ドレイン領域用拡散層は、
選択酸化素子分離領域間に形成され、選択酸化素子分離
領域は、半導体基板の表面に沿ってストライプ状に形成
されることを特徴とする請求項１〜３のいずれかに記載
の不揮発性半導体装置。 - 【請求項５】 上記コンタクト用拡散層は、記憶すべき
情報に対応したパターンで形成され、マスクＲＯＭとし
て用いられることを特徴とする請求項２に記載の不揮発
性半導体装置。 - 【請求項６】 半導体基板の表面に、ストライプ状の選
択酸化素子分離領域を形成し、この選択酸化素子分離領
域をマスクとして、イオン注入法により、自己整合的に
ビット線用拡散層を半導体基板内部に形成することを特
徴とする不揮発性半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04166895A JP3128962B2 (ja) | 1992-04-21 | 1992-06-02 | 不揮発性半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12832892 | 1992-04-21 | ||
| JP4-128328 | 1992-04-21 | ||
| JP04166895A JP3128962B2 (ja) | 1992-04-21 | 1992-06-02 | 不揮発性半導体装置およびその製造方法 |
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844662A1 (en) * | 1996-11-20 | 1998-05-27 | Texas Instruments Incorporated | An EPROM cell array |
| EP1437772A1 (en) * | 2003-01-09 | 2004-07-14 | eMemory Technology Inc. | Bi-directional fowler-nordheim tunneling flash memory |
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-
1992
- 1992-06-02 JP JP04166895A patent/JP3128962B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844662A1 (en) * | 1996-11-20 | 1998-05-27 | Texas Instruments Incorporated | An EPROM cell array |
| US6847087B2 (en) | 2002-10-31 | 2005-01-25 | Ememory Technology Inc. | Bi-directional Fowler-Nordheim tunneling flash memory |
| EP1437772A1 (en) * | 2003-01-09 | 2004-07-14 | eMemory Technology Inc. | Bi-directional fowler-nordheim tunneling flash memory |
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| JP3128962B2 (ja) | 2001-01-29 |
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