JPH08139209A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 絶縁膜に欠陥ポイントやリークポイントが存
在しても、電荷蓄積層中の全ての電荷が消滅してしまわ
ないメモリセル構造を実現し、製造歩留り及び信頼性の
向上をはかり得る半導体記憶装置を提供することにあ
る。 【構成】 半導体基板１１上に、トンネル絶縁膜１２，
電荷蓄積層１３，ゲート絶縁膜１４及び制御ゲート１５
を積層してなるＭＯＳトランジスタ構造のメモリセルが
マトリクス配置され、基板１１と電荷蓄積層１３間の電
荷の授受によりデータの書き替えを行う半導体記憶装置
において、電荷蓄積層１３を、各々のメモリセルで複数
個に分割して形成したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に電気的書き替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）やＤＲＡＭ等のように電荷蓄積層を有
する半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置の中で、電気的デ
ータ書き換え可能な不揮発性記憶装置（ＥＥＰＲＯＭ）
が知られている。ここでは、このＥＥＰＲＯＭを例にと
って従来技術の説明を行う。

【０００３】図８は、従来のＥＥＰＲＯＭのメモリセル
構造を示す平面図と断面図である。半導体基板１１上に
トンネル絶縁膜１２を介して電荷蓄積層（浮遊ゲート）
１３が形成され、その上にゲート絶縁膜１４を介して制
御ゲート１５が形成されている。そして、ゲート下のチ
ャネル領域を挟んでソース・ドレイン１６，１７が形成
されてＭＯＳトランジスタ構造となっている。なお、１
８は素子分離絶縁膜である。

【０００４】このようなセル構造のＥＥＰＲＯＭに対し
て、以下に示すように、データの書き換え及びデータの
読み出しを行う。まず、データの書き換えについて説明
する。半導体基板１１に低電圧（０Ｖ）を印加し、制御
ゲート１５に高電圧（２０Ｖ）を印加する。これによ
り、電子が半導体基板１１から電荷蓄積層１３に注入さ
れ、メモリセルのしきい値がエンハンスメント型とな
る。具体的には、メモリセルがｎ型ＭＯＳの場合はしき
い値が正（０Ｖ以上）に、ｐ型ＭＯＳの場合はしきい値
が負（０Ｖ以下）となる。

【０００５】これとは逆に、半導体基板１１に高電圧
（２０Ｖ）を印加し、制御ゲート１５に低電圧（０Ｖ）
を印加する。これにより、電子が電荷蓄積層１３から半
導体基板１１に注入され、メモリセルのしきい値がデプ
レッション型となる。具体的には、メモリセルがｐ型Ｍ
ＯＳの場合はしきい値が正（０Ｖ以上）に、ｎ型ＭＯＳ
の場合はしきい値が負（０Ｖ以下）となる。

【０００６】次に、データの読み出しについて説明す
る。上記のように、しきい値を正と負に変化させておい
て、制御ゲート１５に０Ｖを印加し、ソース１６からド
レイン１７に電流が流れるか否かによって、“０”，
“１”のデータとして読み出す。このように電荷蓄積層
１３に電荷を蓄積することによって、半導体記憶装置と
して機能している。この電荷蓄積層１３は、上下の絶縁
膜１２，１４によって、それぞれ半導体基板１１，制御
ゲート１５から電気的に絶縁されているために、一度書
き込んだデータは電荷蓄積層１３から逃げずに保持され
ている。

【０００７】しかしながら、この種のＥＥＰＲＯＭにあ
っては、次のような問題があった。まず、絶縁膜１２，
１４には欠陥が存在したり、データの書き替えを繰り返
しているうちにリーク電流を流すリークポイントが発生
する。欠陥やリークポイントが１点でも存在すると、こ
れらを介して電荷蓄積層１３に蓄積していた全ての電荷
が逃げてしまい、データが破壊される。このような欠陥
ポイントやリークポイントを存在させないことは、現在
のＵＬＳＩ技術では事実上不可能であり、歩留りや信頼
性上で大きな問題となっている。

【０００８】また、上記で示したような、トンネル電流
を絶縁膜１２中を流すことによって電荷蓄積層１３に電
荷を注入・放出する場合は、以下に示すような別の問題
点もある。即ち、動作電圧低下のために制御ゲート１５
や半導体基板１１に印加する高電界を小さくしようとす
ると、半導体基板１１と電荷蓄積層１３は並行平板のた
め、絶縁膜１２の膜厚を薄くしなければならない。しか
し、トンネル絶縁膜１２を薄くすると、上記で示したよ
うな欠陥ポイントやリークポイントが著しく増加してし
まうため、事実上動作電圧の低下は困難であった。

【０００９】

【発明が解決しようとする課題】このように、ＥＥＰＲ
ＯＭのような半導体記憶装置における従来技術において
は、絶縁膜に欠陥ポイントやリークポイントが存在する
と、電荷蓄積層中の全ての電荷が消滅してしまうため、
歩留りや信頼性上で大きな問題となっている。また、半
導体基板と電荷蓄積層は並行平板のため、動作電圧が大
きいという問題があった。

【００１０】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、絶縁膜に欠陥ポイン
トやリークポイントが存在しても、電荷蓄積層中の全て
の電荷が消滅してしまわない構造を実現し、製造歩留り
及び信頼性の向上をはかり得る半導体記憶装置を提供す
ることにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、半導体基板上に、第１の絶縁膜，電荷蓄積層，第
２の絶縁膜及び制御ゲートを積層してなるＭＯＳトラン
ジスタ構造のメモリセルがマトリクス配置され、電荷蓄
積層と基板又は制御ゲートとの間の電荷の授受によりデ
ータの書き替えを行う半導体記憶装置において、前記電
荷蓄積層を、各々のメモリセルで複数個に分割したこと
を特徴とする。

【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 電荷蓄積層は、第１，第２の絶縁膜及び制御ゲート
の積層方向に対して分割されていること。 (2) 電荷蓄積層は、第１，第２の絶縁膜及び制御ゲート
の積層方向と直交する方向に対して分割されているこ
と。 (3) 電荷蓄積層は、第１，第２の絶縁膜及び制御ゲート
の積層方向に対して分割され、かつ積層方向と直交する
方向に対して分割されていること。 (4) 電荷蓄積層は、第１，第２の絶縁膜及び制御ゲート
の積層方向には１層であり、積層方向と直交する方向に
対して分割されていること。 (5) 電荷蓄積層は、第１，第２の絶縁膜及び制御ゲート
の積層方向には１層であり、積層方向と直交する方向
で、かつ制御ゲートに対して直交する方向に分割されて
いること。 (6) 電荷蓄積層が中性状態の時に、ＭＯＳトランジスタ
のしきい値がデプレッション型であること。 (7) 第１の絶縁膜と第２の絶縁膜のどちらかを相対的に
厚くしておくこと。 (8) 電荷蓄積層は、分割された各々で、その上面及び下
面の少なくとも一方の面が曲面になっていること。 (9) 電荷蓄積層は、ポリシリコンやアモルファスシリコ
ンの粒状体で形成されていること。 (10)第１及び第２の絶縁膜は明確に区別されるものでは
なく、これらを含む基板と制御ゲート間の絶縁膜中に電
荷蓄積層が分割配置されていること。

【００１３】

【作用】本発明によれば、半導体基板上に、第１の絶縁
膜，電荷蓄積層，第２の絶縁膜及び制御ゲートを積層し
たメモリセル構造において、各々のメモリセルで電荷蓄
積層を複数個に分割しているので、仮に絶縁膜に欠陥ポ
イントやリークポイントがあっても、このポイントに接
している電荷蓄積層中の電荷のみが放出され、残りの電
荷蓄積層中の電荷は失われることはない。従って、欠陥
ポイントやリークポイントに起因するデータの破壊を防
止でき、データの保存確率が著しく向上することにな
る。

【００１４】また、本発明において、分割されている全
ての電荷蓄積層中に電子を注入してメモリセルのしきい
値をエンハンスト型にしておいたとする。ここで、電荷
蓄積層の内の一つが絶縁膜の欠陥ポイントに接すること
により、電子を放出してしまったとする。このとき、セ
ルのソースとドレイン間のチャネル領域は、残りの電荷
蓄積層に蓄積されている電子の作る電界によって、アキ
ュムレイトしている領域と電荷を放出した電荷蓄積層下
のデプレッションしている領域に分離される。しかし、
分離された電荷蓄積層が、少なくとも積層方向に対して
垂直方向でありかつ制御ゲートに対して垂直方向に複数
個に分割されていれば、ソースとドレイン間のチャネル
領域において、デプレッシヨン領域がソースからドレイ
ンまでつながっていない。つまり、制御ゲートに０Ｖを
印加しても、セル電流はソースからドレインへ流れるこ
とはなく、データは保持されている。

【００１５】逆に、分割されている全ての電荷蓄積層中
に正孔を注入してメモリセルのしきい値をデプレッショ
ン型にしておいたとする。ここで、電荷蓄積層の内の一
つが絶縁膜の欠陥ポイントに接することにより、正孔を
放出してしまったとする。このとき、セルのソースとド
レイン間のチャネル領域は、残りの電荷蓄積層に蓄積さ
れている電子の作る電界によって、デプレッションして
いる領域と電荷を放出した電荷蓄積層下のアキュムレー
トしている領域に分離される。しかし、分離された電荷
蓄積層が、少なくとも積層方向に対して垂直方向であり
かつ制御ゲートに対して垂直方向に複数個に分割されて
いれば、ソースとドレイン間のチャネル領域において、
アキュムレート領域がソースからドレインまでつながっ
ていない。つまり、制御ゲートに０Ｖを印加してから、
セル電流はソースからドレインへ流れることになり、デ
ータは保持されている。

【００１６】また本発明によれば、以下に示すようにデ
ータ書き替え電圧を下げることができる。トンネル電流
を絶縁膜中を流すことによって、電荷蓄積層に電荷を注
入・放出する場合は、絶縁膜に強い電界を印加すること
が重要であり、また反対側からの絶縁膜からは電荷が逃
げないように電界を小さくすることが重要である。つま
り、第１の絶縁膜と第２の絶縁膜のいずれかを相対的に
厚くしておき、電荷蓄積層の形状において、上面若しく
は下面の少なくとも一方の面を曲面にしておくことによ
って、電荷を注入放出する絶縁膜は薄くして電界集中さ
せ、逆の絶縁膜は厚くして電界を小さくすることができ
る。これにより、データ書き替え電圧を下げることが可
能となる。

【００１７】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。図１は本発明の第１の実施例に係わるＥＥＰ
ＲＯＭのメモリセル構造を示すもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図である。

【００１８】半導体基板１１上に、トンネル絶縁膜（第
１の絶縁膜）１２，浮遊ゲート（電荷蓄積層）１３，ゲ
ート絶縁膜（第２の絶縁膜）１４及び制御ゲート１５が
上記順に積層形成されている。そして、各々のメモリセ
ルで制御ゲート下の電荷蓄積層１３は積層方向及びそれ
に直交する方向に複数個に分割されている。より具体的
には、電荷蓄積層１３は粒状体からなり、積層方向及び
それに直交する方向に分散配置されている。

【００１９】ここで、絶縁膜１２と１４の境界は明確で
はないが、電荷蓄積層１３に対し基板側を絶縁膜１２、
制御ゲート側を絶縁膜１４とし、分割された各電荷蓄積
層１３間では１２，１４が混在しているものと見なすこ
とができる。要は、半導体基板１１と制御ゲート１５間
の絶縁膜中に電荷蓄積層１３が分割配置された状態とな
ればよい。

【００２０】図２は本発明の第２の実施例に係わるＥＥ
ＰＲＯＭのメモリセル構造を示すもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図である。

【００２１】この実施例では電荷蓄積層１３は、半導体
基板１１と制御ゲート１５間の絶縁膜中において、半導
体基板１１から制御ゲート１５の積層方向に対して１層
しか存在せず、積層方向に対して直交する方向には分散
して配置されている。

【００２２】図３は本発明の第３の実施例に係わるＥＥ
ＰＲＯＭのメモリセル構造を示すもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′の断面図である。

【００２３】この実施例では電荷蓄積層１３は、半導体
基板１１と制御ゲート１５間の絶縁膜中において、半導
体基板１１から制御ゲート１５の積層方向に対して１層
しか存在せず、積層方向に対して直交する方向で、かつ
制御ゲート方向に対して平行に分散して配置されてい
る。

【００２４】上述の第１〜３の実施例に示したように電
荷蓄積層１３を分散させて配置することにより、たとえ
絶縁膜１２，１４に欠陥ポイントやリークポイントがあ
ってもこのポイントに接している電荷蓄積層１３中の電
荷のみが放出され、残りの電荷蓄積層１３中の電荷は失
われることはない。従って、このようなメモリセル構造
にすることによって、データの保存確率が著しく向上す
る。

【００２５】上記の理由を以下に述べる。図４（ａ）に
示すように、分割されている全ての電荷蓄積層中に電子
を注入してメモリセルのしきい値をエンハントス型にし
ておいたとする。次いで、図４（ｂ）に示すように、電
荷蓄積層の内の一つが絶縁膜の欠陥ポイントに接するこ
とにより、電子を放出してしまったとする。この時、図
４（ｃ）に示すように、メモリセルのソースとドレイン
間のチャネル領域は、残りの電荷蓄積層に蓄積されてい
る電子の作る電界によって、アキュムレイトしている領
域と電荷を放出した電荷蓄積層下のデプレッションして
いる領域に分離される。

【００２６】しかし、分離された電荷蓄積層が、少なく
とも積層方向に対して垂直方向でありかつ制御ゲートに
対して垂直方向に複数個に分割されていることにより、
ソースとドレイン間のチャネル領域において、デプレッ
ション領域がソースからドレインまでつながっていな
い。つまり、制御ゲートに０Ｖを印加しても、セル電流
は、ソースからドレインへ流れることはなく、データは
保持されている。

【００２７】逆に、図５（ａ）に示すように、分割され
ている全ての電荷蓄積層中に正孔を注入してメモリセル
のしきい値をデプレッション型にしておいたとする。次
いで、図５（ｂ）に示すように、電荷蓄積層の内の一つ
が絶縁膜の欠陥ポイントに接することにより、正孔を放
出してしまったとする。この時、図５（ｃ）に示すよう
に、セルのソースとドレイン間のチャネル領域は、残り
の電荷蓄積層に蓄積されている電子の作る電界によっ
て、デプレッションしている領域と電荷を放出した電荷
蓄積層下のアキュムレートしている領域に分離される。

【００２８】しかし、分離された電荷蓄積層が、少なく
とも積層方向に対して垂直方向でありかつ制御ゲートに
対して垂直方向に複数個に分割されていることにより、
ソースとドレイン間のチャネル領域において、アキュム
レート領域がソースからドレインまでつながっていな
い。つまり、制御ゲートに０Ｖを印加してから、セル電
流は、ソースからドレインへ流れる、つまり、データは
保持されている。

【００２９】次に、本発明の第２の実施例素子の製造方
法について、図６を参照して説明する。まず、図６
（ａ）に示すように、ｐ型半導体基板（例えばｐ型シリ
コン基板）１１に素子分離領域１８を形成し、さらに半
導体基板１１上に約１０ｎｍのダミー酸化膜２１を形成
し、このダミー酸化膜２１を介してメモリセルの半導体
基板面に、チャネルインプラを通常のＭＯＳトランジス
タの工程として行う。このとき、チャネルインプラの不
純物種はｐ型が望ましい。

【００３０】次いで、図６（ｂ）に示すように、ダミー
酸化膜２１をウェットエッチングにより剥離した後に、
第１の絶縁膜１２を熱酸化法若しくはＣＶＤ法によって
形成し、さらにこの第１の絶縁膜１２上にｎ型のアモル
ファスシリコン１３′を積層する。このとき、第１の絶
縁膜１２の膜厚は５ｎｍ以上１０ｎｍ以下、例えば７ｎ
ｍが適当であり、アモルファスシリコン１３′の膜厚は
約２０ｎｍ以下が望ましい。また、上記のようにドープ
ドアモルファスシリコンを堆積してもよいし、イントリ
ンシックなアモルファスシリコンを堆積した後に、ｎ型
の不純物をドープしてもよい。

【００３１】次いで、図６（ｃ）に示すように、アモル
ファスシリコン１３′をアニールすることにより、アモ
ルファスシリコン１３′を粒形のシリコン球に変形させ
て、分割構造の電荷蓄積層１３を形成する。このアニー
ルには、ラピッドサーマルアニール（ＲＴＡ）若しくは
高速昇降アニール（ＦＴＰ）のようなプロセスを用い
て、１０００℃から１１００℃の高温で行うのが望まし
い。また、レーザによるアニールでもよい。

【００３２】次いで、図６（ｄ）に示すように、ＣＶＤ
法等により第２の絶縁膜１４を堆積させ、さらに第１の
ｎ型のポリシリコン１５′を堆積させる。このとき、第
２の絶縁膜１４の膜厚は、約２０ｎｍ以下１０ｎｍ以上
が望ましい。また、第１のｎ型のポリシリコン１５′
は、ｎ型のドープドシリコンでもよいし、シリコン上に
シリサイドやバリアメタルを介してメタルを積層したも
のでもよい。

【００３３】次いで、図６（ｅ）に示すように、通常の
リソグラフィー技術とＲＩＥ等のエッチング技術によ
り、第１のｎ型ポリシリコン１５′を加工し、制御ゲー
ト１５を形成し、さらにこの制御ゲート１５をマスクに
ｎ型不純物をインプラすることにより、ソース及びドレ
インとなる拡散層１６，１７を形成する。

【００３４】これ以降は、通常のＭＯＳ型半導体装置の
製造工程と同様に、層間絶縁膜を形成し、配線層を形成
する。分割された電荷蓄積層の別の形成法を述べる。シ
リコン酸化膜中にシリコンやメタル等の導体を混ぜた状
態で、ＣＶＤ技術によって基板上にシリコン酸化膜を堆
積させる。この後、ＲＴＡやＦＴＰ，レーザのような高
温アニールによって、前記導体をシリコン酸化膜中に析
出させることによって電荷蓄積層を形成してもよい。

【００３５】このようなメモリセル構造とすることによ
って、先に説明したデータ保存確率の向上をはかること
ができると共に、以下に示すようにデータ書き替え電圧
を下げることができる。トンネル電流を絶縁膜中を流す
ことによって電荷蓄積層に電荷を注入・放出する場合
は、絶縁膜に強い電界を印加することが必要であり、ま
た反対側からの絶縁膜からは、電荷が逃げないように電
界を小さくすることが重要である。つまり、第１の絶縁
膜と第２の絶縁膜のどちらかを相対的に厚くしておき、
電荷蓄積層の形状において、上面若しくは下面の少なく
とも一方の面を曲面にしておくことによって、電荷を注
入・放出する絶縁膜には電界集中させて、逆の絶縁膜は
厚くしておくことによって、電界を小さくしておく。こ
れにより、データ書き替え電圧を下げることができる。

【００３６】次に、本発明の第３の実施例素子の製造方
法について、図７を参照して説明する。まず、前記図６
の（ａ）（ｂ）の工程と同様にして、ｐ型半導体基板１
１に素子分離領域１８を形成し、この基板１１上にチャ
ネルインプラを行い、第１の絶縁膜１２を熱酸化法若し
くはＣＶＤ法によって形成し、その上にｎ型のアモルフ
ァスシリコン１３′を積層する。この時、第１の絶縁膜
１２の膜厚は５ｎｍ以上１０ｎｍ以下、例えば７ｎｍが
適当であり、アモルファスシリコン１３′の膜厚は約２
０ｎｍ下が望ましい。また、ドープドアモルファスシリ
コンを堆積する代わりに、イントリンジックなアモルフ
ァスシリコンを堆積した後に、ｎ型の不純物をドープし
てもよい。

【００３７】次いで、図７（ａ）に示すように、アモル
ファスシリコン１３′をチャネル長方向に、即ち制御ゲ
ート方向に対して平行に、通常のエッチング技術により
ライン状に分離して、電荷蓄積層１３を形成する。

【００３８】次いで、図７（ｂ）に示すように、ＣＶＤ
法等により、第２の絶縁膜１４を堆積させ、さらに第１
のｎ型のポリシリコン１５′を堆積させる。このとき、
第２の絶縁膜１４の膜厚は、約２０ｎｍ以下１０ｎｍ以
上が望ましい。また、第１のｎ型のポリシリコン１５′
は、ｎ型のドープドシリコンでもよいし、シリコン上に
シリサイドやバリメタを介してメタルを積層したもので
もよい。

【００３９】次いで、図７（ｃ）に示すように、通常の
リソグラフィー技術とＲＩＥ等のエッチング技術によ
り、第１のｎ型ポリシリコン１５′を加工し、制御ゲー
ト１５を形成し、さらにこの制御ゲート１５をマスクに
ｎ型不純物をインプラすることにより、ソース及びドレ
インとなる拡散層１６，１７を形成する。

【００４０】これ以降は、通常のＭＯＳ型半導体装置の
製造工程と同様に、層間絶縁膜を形成し、配線層を形成
する。なお、本発明は上述した各実施例に限定されるも
のではない。電荷蓄積層としては、ポリシリコンのよう
な半導体に限るものではなく、第１及び第２の絶縁膜と
は異なる材料であればよく、窒化膜を用いることも可能
である。さらに、電荷蓄積層の分割形状や電荷蓄積層を
分割するための方法は、仕様に応じて適宜変更可能であ
る。

【００４１】また、第１の実施例では、電荷蓄積層を積
層方向及びこれに直交する方向にそれぞれ分割したが、
積層方向のみに分割してもよい。この場合も、欠陥ポイ
ントやリークポイントの影響で１つ層の電荷蓄積層の電
荷が失われても他の層の電荷蓄積層の電荷が保持される
ことになり、データの保存確率が向上するという効果が
得られる。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。

【００４２】

【発明の効果】以上詳述したように本発明によれば、各
々のメモリセルで電荷蓄積層を複数個に分割しているの
で、絶縁膜に欠陥ポイントやリークポイントが存在して
も、電荷蓄積層中の全ての電荷が消滅してしまわないメ
モリセル構造を実現し、製造歩留り及び信頼性の向上を
はかり得る半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＥＥＰＲＯＭのメモリセ
ル構造を示す平面図と断面図。

【図２】第２の実施例に係わるＥＥＰＲＯＭのメモリセ
ル構造を示す平面図と断面図。

【図３】第３の実施例に係わるＥＥＰＲＯＭのメモリセ
ル構造を示す平面図と断面図。

【図４】実施例においてデータ保存確率が向上する原理
を示す図。

【図５】実施例においてデータ保存確率が向上する原理
を示す図。

【図６】第２の実施例素子の製造工程を示す断面図。

【図７】第３の実施例素子の製造工程を示す断面図。

【図８】従来のＥＥＰＲＯＭのメモリセル構造を示す平
面図と断面図。

【符号の説明】

１１…半導体基板 １２…トンネル絶縁膜（第１の絶縁膜） １３…浮遊ゲート（電荷蓄積層） １４…ゲート絶縁膜（第２の絶縁膜） １５…制御ゲート １６，１７…ソース・ドレイン １８…素子分離領域 ２１…ダミー酸化膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体基板上に、第１の絶縁膜，電荷蓄積
   層，第２の絶縁膜及び制御ゲートを積層してなるＭＯＳ
   トランジスタ構造のメモリセルがマトリクス配置され、
   電荷蓄積層と基板又は制御ゲートとの間の電荷の授受に
   よりデータの書き替えを行う半導体記憶装置において、 前記電荷蓄積層は、各々のメモリセルで複数個に分割さ
   れていることを特徴とする半導体記憶装置。
2. 【請求項２】前記電荷蓄積層は、第１，第２の絶縁膜及
   び制御ゲートの積層方向に対して分割されていることを
   特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】前記電荷蓄積層は、第１，第２の絶縁膜及
   び制御ゲートの積層方向と直交する方向に対して分割さ
   れていることを特徴とする請求項１記載の半導体記憶装
   置。
4. 【請求項４】前記電荷蓄積層は、第１，第２の絶縁膜及
   び制御ゲートの積層方向には１層であり、積層方向と直
   交する方向に対して分割されていることを特徴とする請
   求項１記載の半導体記憶装置。
5. 【請求項５】前記電荷蓄積層は、第１，第２の絶縁膜及
   び制御ゲートの積層方向には１層であり、積層方向と直
   交する方向で、かつ制御ゲートに対して直交する方向に
   分割されていることを特徴とする請求項１記載の半導体
   記憶装置。
6. 【請求項６】前記電荷蓄積層が中性状態の時に、前記Ｍ
   ＯＳトランジスタのしきい値がデプレッション型である
   ことを特徴とする請求項１〜５のいずれかに記載の半導
   体記憶装置。
7. 【請求項７】第１の絶縁膜と第２の絶縁膜のどちらかを
   相対的に厚くしておくことを特徴とする請求項１〜５の
   いずれかに記載の半導体記憶装置。
8. 【請求項８】前記電荷蓄積層は、前記分割された各々
   で、その上面及び下面の少なくとも一方の面が曲面にな
   っていることを特徴とする請求項１〜５のいずれかに記
   載の半導体記憶装置。