JP6542990B2 - 柱状半導体装置の製造方法 - Google Patents

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    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
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    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • HELECTRICITY
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41741Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
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    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
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Description

本発明は、柱状半導体装置の製造方法に関する。
近年、LSI(Large Scale Integration)に3次元構造トランジスタが使われている。その中で、柱状半導体装置であるSGT(Surrounding Gate Transistor)は、高集積な半導体装置を提供する半導体素子として注目されている。また、SGTを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。
図7に、NチャネルSGTの模式構造図を示す。P型又はi型(真性型)の導電型を有するSi柱100(以下、シリコン半導体柱を「Si柱」と称する。)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN層101a、101b(以下、ドナー不純物を高濃度で含む半導体領域を「N層」と称する。)が形成されている。このソース、ドレインとなるN層101a、101b間のSi柱100の部分がチャネル領域102となる。このチャネル領域102を囲むようにゲート絶縁層103が形成されている。このゲート絶縁層103を囲むようにゲート導体層104が形成されている。SGTでは、ソース、ドレインとなるN層101a、101b、チャネル領域102、ゲート絶縁層103、ゲート導体層104が、全体として柱状に形成される。このため、平面視において、SGTの占有面積は、プレナー型MOSトランジスタの単一のソース又はドレインN層の占有面積に相当する。そのため、SGTを有する回路チップは、プレナー型MOSトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
図7に示したSGTは1つのSi柱内に1つのSGTが形成されている。これに対して、1つのSi柱内に複数のSGTを積上げて、形成することが可能である。この場合、各SGTのソース、ドレイン半導体領域と、ゲート導体層とに接続され、ソース、ドレイン半導体領域と垂直方向において同じ高さに形成された各配線導体層同士が、平面視において互いに重なりあうことになる。そして、SGT回路の最終工程においては、各配線導体層は、各配線導体層上に形成されたコンタクトホールを介して、これらの上方に形成された配線金属層と接続されなければいけない。このため、SGT回路の高集積化には、配線導体層、コンタクトホール、配線金属層の形成方法が、重要となる。
特開平2−188966号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
柱状半導体装置の高密度化の実現が求められている。
本発明の第1の観点に係る、柱状半導体装置の製造方法は、
基板と、
前記基板上に対して垂直方向に延在する半導体柱と、
前記半導体柱の外周を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記垂直方向において前記ゲート導体層の上端以上で前記半導体柱の頂部以下の高さに上面位置を有する層間絶縁層と、
を有する半導体構造体を提供する工程と、
露出している前記半導体柱の上部の側面を囲んで第1の材料層を形成する工程と、
前記第1の材料層を囲んで第2の材料層を形成する工程と、
前記第2の材料層をエッチングマスクにして、前記第1の材料層をエッチングして、前記第2の材料層内に第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールに導電性を有する第1の導電材料層を形成する工程と、を備える、
ことを特徴とする。
前記半導体柱内で前記半導体柱の前記上部より下方にアクセプタまたはドナー不純物を含む第2の不純物領域を形成する工程と、
前記半導体柱の前記上部に前記第1の導電材料層の側面に繋がる前記アクセプタまたはドナー不純物を含む第1の不純物領域を形成する工程と、をさらに備える、
ことがさらに好ましい。
前記基板に対して垂直方向に延在する前記半導体柱とは別の半導体柱と、前記別の半導体柱の外周を囲む前記ゲート絶縁層とは別のゲート絶縁層と、前記別のゲート絶縁層を囲む前記ゲート導体層とは別のゲート導体層と、前記別の半導体柱内に互いに離れて形成された第3の不純物領域及び第4の不純物領域とを有する、前記半導体構造体とは異なる1個または複数個の別の半導体構造体と、
前記ゲート導体層、前記別のゲート導体層、前記第1の不純物領域、前記第2の不純物領域、前記第3の不純物領域、及び前記第4の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ下から上にこの順番で存在する第1の配線導体層、第2の配線導体層、及び第3の配線導体層を含む積層構造体を提供する工程と、
前記第2の材料層の上表面から前記第1の配線導体層の上表面又は内部までつづき、前記第3の配線導体層及び前記第2の配線導体層を貫通する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールに露出した前記第2の配線導体層の側面に第1の管状絶縁層を形成する工程と、
前記第2のコンタクトホールを充満して導電性を有する第2の導電材料層を形成する工程と、
前記第2の導電材料層の上部の側面を露出させる工程と、をさらに備え、
前記第1の材料層を形成する工程は、前記第2の導電材料層の前記上部の前記側面を囲んで第3の材料層を形成する工程を含み、
前記第2の材料層を形成する工程は、前記第3の材料層を囲んで第4の材料層を形成する工程を含み、そして、
前記第4の材料層をエッチングマスクにして、前記第3の材料層をエッチングして、前記第4の材料層内に第3のコンタクトホールを形成する工程と、
前記第3のコンタクトホールに導電性を有する第3の導電材料層を形成する工程と、をさらに備える、
ことがさらに好ましい。
前記第1の導電材料層が少なくとも金属原子と半導体原子とを含み、
熱処理により、前記第1の導電材料層の前記金属原子を、前記半導体柱の前記上部内に拡散させて、前記半導体柱の前記上部内に合金層を形成する工程をさらに備える、
ことがさらに好ましい。
前記第1の導電材料層が前記アクセプタまたはドナー不純物を含み、
前記第1の不純物領域を形成する工程では、熱処理により前記アクセプタまたはドナー不純物を、前記半導体柱の前記上部内に拡散させて、前記第1の不純物領域を形成する、
ことがさらに好ましい。
平面視において、前記第1のコンタクトホールの場所以外にあり、前記ゲート導体層、前記第1の不純物領域、又は前記第2の不純物領域に接続され水平方向に延在する配線導体層に繋がり、且つ前記第2の材料層の表面より下方に延びる第4のコンタクトホールを形成する工程と、
第4の導電材料層を前記第4のコンタクトホールに充満する工程と、
前記第1の導電材料層と前記第4の導電材料層との頂部表面を面一にする工程と、をさらに備える、
ことがさらに好ましい。
前記第1の導電材料層と、前記第2の導電材料層と、前記第3の導電材料層との頂部表面を面一にする工程を備える、
ことがさらに好ましい。
前記第1の導電材料層を形成する工程及び前記第3の導電材料層を形成する工程は、導体材料を、前記第1のコンタクトホール及び前記第3のコンタクトホールに充満させ、且つ前記第2の材料層上に堆積し、その後、リソグラフィ法とエッチングにより、前記導体材料から、前記第1の導電材料層に繋がった第1の配線導体層と、前記第3の導電材料層に繋がった第2の配線導体層との、一方または両者を、前記第2の材料層上に形成することで行われる、
ことがさらに好ましい。
前記第1の導電材料層と、前記第2の導電材料層と、前記第3の導電材料層との頂部表面を面一にする工程の後、前記第2の材料層上に配線材料層を堆積する工程と、
リソグラフィ法とエッチングにより、前記配線材料層から、前記第1の導電材料層に繋がった第4の配線導体層と、前記第3の導電材料層に繋がった第5の配線導体層との、一方または両者を、前記第2の材料層上に形成する工程を含み、
前記エッチングにおける、前記第4の配線導体層及び前記第5の配線導体層のエッチング速度が、前記第1の導電材料層、前記第2の導電材料層、及び前記第3の導電材料層のエッチング速度より早い、
ことがさらに好ましい。
前記第1の材料層が、平面視において、等幅で前記半導体柱の上部を囲んで形成される、
ことがさらに好ましい。
本発明によれば、高密度の柱状半導体装置が実現する。
本発明の第1実施形態に係るSGTを有する柱状半導体装置を説明するためのSRAMセル回路図である。 第1実施形態に係るSGTを有する柱状半導体装置を説明するためのSRAMセル模式構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第2実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第2実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第3実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第3実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第4実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第5実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のSGTを示す模式構造図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
(第1実施形態)
以下、図1A、図1B、図2A〜図2Wを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。
図1Aに、本実施形態の柱状半導体装置である、SGTを用いたSRAMセル回路図を示す。本SRAMセル回路は2個のインバータ回路を含んでいる。1つのインバータ回路は負荷トランジスタとしてのPチャネル型SGT_Pc1と、駆動トランジスタとしてのNチャネル型SGT_Nc1と、から構成されている。もう1つのインバータ回路は負荷トランジスタとしてのPチャネル型SGT_Pc2と、駆動トランジスタとしてのNチャネル型SGT_Nc2と、から構成されている。Pチャネル型SGT_Pc1のゲートと、Nチャネル型SGT_Nc1のゲートと、Pチャネル型SGT_Pc2のドレインと、Nチャネル型SGT_Nc2のドレインとが接続されている。Pチャネル型SGT_Pc2のゲートと、Nチャネル型SGT_Nc2のゲートと、Pチャネル型SGT_Pc1のドレインと、Nチャネル型SGT_Nc1のドレインとが接続されている。
図1Aに示すように、Pチャネル型SGT_Pc1、Pc2のソースは電源端子Vddに接続されている。そして、Nチャネル型SGT_Nc1、Nc2のソースはグランド端子Vssに接続されている。選択Nチャネル型SGT_SN1、SN2が2つのインバータ回路の両側に配置されている。選択Nチャネル型SGT_SN1、SN2のゲートはワード線端子WLtに接続されている。選択Nチャネル型SGT_SN1のソース、ドレインはビット線端子BLtとNチャネル型SGT_Nc1、Pチャネル型SGT_Pc1のドレインとに接続されている。選択Nチャネル型SGT_SN2のソース、ドレインは反転ビット線端子BLRtと、Nチャネル型SGT_Nc2、Pチャネル型SGT_Pc2のドレインとに接続されている。このように、本実施形態のSRAMセルを有する回路(以下、「SRAMセル回路」という。)は、2個のPチャネル型SGT_Pc1、Pc2と、4個のNチャネル型SGT_Nc1、Nc2、SN1、SN2とからなる合計6個のSGTから構成されている。そして、このSRAMセル回路は、Pチャネル型SGT_Pc1、Nチャネル型SGT_Nc1、SN1よりなる回路領域C1と、Pチャネル型SGT_Pc2、Nチャネル型SGT_Nc2、SN2よりなる回路領域C2とから構成されている。
図1Bに第1実施形態に係るSRAMセル回路の模式構造図を示す。このSRAMセル回路は3個のSi柱SP1、SP2、SP3より構成されている。
Si柱SP1には、図1AにおけるPチャネル型SGT_Pc1が上部に形成され、Pチャネル型SGT_Pc2が下部に形成されている。Pチャネル型SGT_Pc1、Pc2はSi柱SP1の中間にあるSiO層Ox1で分離されている。Pチャネル型SGT_Pc1は、チャネルであるSi柱SP1の一部と、このSi柱SP1の一部を囲むゲートGp1と、ゲートGp1の上下のSi柱SP1内にあるドレインP層Pd1とソースP層Ps1とより形成されている。Pチャネル型SGT_Pc2は、チャネルであるSi柱SP1の一部と、このSi柱SP1の一部を囲むゲートGp2と、ゲートGp2の上下のSi柱SP1内にあるドレインP層Pd2とソースP層Ps2とより形成されている。
Si柱SP2には、図1AにおけるNチャネル型SGT_Nc1が上部に形成され、Nチャネル型SGT_Nc2が下部に形成されている。Nチャネル型SGT_Nc1、Nc2はSi柱SP2の中間にあるSiO層Ox2で分離されている。Nチャネル型SGT_Nc1は、チャネルであるSi柱SP2の一部と、このSi柱SP2の一部を囲むゲートGn1と、ゲートGn1の上下のSi柱SP2内にあるドレインN層Nd1とソースN層Ns1とより形成されている。Nチャネル型SGT_Nc2は、チャネルであるSi柱SP2の一部と、このSi柱SP2の一部を囲むゲートGn2と、ゲートGn2の上下のSi柱SP2内にあるドレインN層Nd2とソースN層Ns2とより形成されている。
Si柱SP3には、図1AにおけるNチャネル型SGT_SN1が上部に形成され、Nチャネル型SGT_SN2が下部に形成されている。Nチャネル型SGT_SN1、SN2はSi柱SP3の中間にあるSiO層Ox3で分離されている。Nチャネル型SGT_SN1は、チャネルであるSi柱SP3の一部と、このSi柱SP3の一部を囲むゲートGs1と、ゲートGs1の上下のSi柱SP3内にあるドレインN層Sd1とソースN層Ss1とより形成されている。Nチャネル型SGT_SN2は、チャネルであるSi柱SP3の一部と、このSi柱SP3の一部を囲むゲートGs2と、ゲートGs2の上下のSi柱SP3内にあるドレインN層Sd2とソースN層Ss2とより形成されている。
図1Bに示すように、Si柱SP1、SP2、SP3の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートGp1、Gn1が接続され、ドレインP層Pd1と、ドレインN層Nd1と、ドレインN層Sd1とが接続され、ドレインP層Pd2と、ドレインN層Nd2と、ドレインN層Sd2とが接続され、ゲートGp2、Gn2が接続されている。さらに、ゲートGp1、Gn1と、ドレインP層Pd2と、ドレインN層Nd2と、ドレインN層Sd2とが接続され、ゲートGp2、Gn2が、ドレインP層Pd1と、ドレインN層Nd1と、ドレインN層Sd1とが接続されている。
図1Bに示すように、Si柱SP1のソースP層Ps1、Ps2は電源端子Vddに接続され、Si柱SP2のソースN層Ns1、Ns2はグランド端子Vssに接続され、Si柱SP3のソースN層Ss1はビット線端子BLtに接続され、Si柱SP3のソースN層Ss2は反転ビット線端子BLRtに接続され、Si柱SP3のゲートGs1、Gs2はワード線端子WLtに接続されている。
図1Bに示すように、Si柱SP1、SP2、SP3の上部に、図1Aに示した回路図の回路領域C1が形成され、下部に回路領域C2が形成されている。そして、Si柱SP1、SP2、SP3の同じ高さにある構成要素同士が、Si柱の上下間の接続経路を介さないで接続されている。即ち、ゲートGp1、Gn1が、Si柱SP1、SP2の上下間の接続経路を介さないで接続され、ドレインP層Pd1、N層Nd1、Sd1が、Si柱SP1、SP2、SP3の上下間の接続経路を介さないで接続され、ドレインP層Pd2、N層Nd2、Sd2が、Si柱SP1、SP2、SP3の上下間の接続経路を介さないで接続され、同様にゲートGp2、Gn2が、Si柱SP1、SP2の上下間の接続経路を介さないで接続されている。これに対し、ゲートGp1、Gn1と、ドレインP層Pd2、N層Nd2との接続は、上下間の接続経路を介して接続する必要がある。同様に、ゲートGp2、Gn2と、ドレインP層Pd1、N層Nd1との接続は、上下間の接続経路を介して接続されている。
図2Aに、SGTを有する柱状半導体装置であるSRAMセル回路の製造工程を説明するための、平面図及び断面図を示す。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY1−Y1’線に沿う断面構造図、(d)は(a)のY2−Y2’線に沿う断面構造図を示す。
図2Aに示すように、SiO層基板1上に、積層されたi層2、SiO層3、i層4、SiO層5を形成する。
次に、図2Bに示すように、レジスト層(図示せず)をマスクに、リソグラフィ法とRIE(Reactive Ion Etching)法を用いて、平面視において円形状のSiO層5a、5b、5cを形成する。次に、レジスト層、SiO層5a、5b、5cをマスクに、RIE法を用いて、i層4、SiO層3、i層2をエッチングして、SiO層基板1上にi層2の下層を残して、Si柱6a、6b、6cを形成する。そして、レジスト層を除去する。この結果、Si柱6aは、i層2b1、SiO層3a、i層4a、SiO層5aを含み、Si柱6bは、i層2b2、SiO層3b、i層4b、SiO層5bを含み、Si柱6cは、i層2b3、SiO層3c、i層4c、SiO層5cを含む。
次に、リソグラフィ法とRIE法を用いて、下層に残存するi層2をエッチングして、Si柱6aの外周部にi層2a1を、Si柱6bの外周部にi層2a2を、Si柱6cの外周部にi層2a3を形成する。
次に、図2Cに示すように、例えば熱酸化により、Si柱6a、6b、6cとi層2a1、2a2、2a3の外周にSiO層7a、7b、7cを形成する。そして、リソグラフィ法とイオン注入法を用いて、Si柱6aの外周部のi層2a1にP層8aを形成し、Si柱6bの外周部のi層2a2にN層8bを形成し、Si柱6cの外周部のi層2a3にN層8cを形成する。そして、Si柱6a、6b、6cの下部と、i層2a1、2a2、2a3とを囲んで、SiO層10を形成する。
次に、図2Dに示すように、SiO層10より上のSiO層7a、7b、7cを除去した後に、Si柱6a、6b、6cと、SiO層10を覆って、例えばALD(Atomic Layer Deposition)法により、酸化ハフニウム(HfO)層11と、窒化チタン(TiN)層12を順次形成する。最終的に、HfO層11はSGTのゲート絶縁層となり、TiN層12はSGTのゲート導体層となる。
次に、図2Eに示すように、リソグラフィ法とRIE法を用いて、Si柱6a、6bを囲んだTiN層12aと、Si柱6cを囲んだTiN層12bを形成する。
次に、図2Fに示すように、全体を覆って、SiO層14を形成する。その後、熱処理を行い、P層8a、N層8b、8cのドナー、またはアクセプタ不純物原子をi層2a1、2a2、2a3の全体に熱拡散して、P層8aa、N層8bb、8ccを形成する。その後、Si柱6a、6b、6cの外周に窒化シリコン(SiN)層15を形成する。続いて、SiN層15上にレジスト層16を形成する。SiO層3a、3b、3cの垂直方向での位置が、レジスト層16の中央部になるように、レジスト層16を形成する。レジスト層16は、レジスト材料をSiN層15との上表面に塗布した後、例えば200℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がSi柱6a、6b、6cの外側のSiN層15上で均質に溜まるようにして形成する。続いて、フッ化水素ガス(以下、「HFガス」と称する。)を全体に供給する。続いて、例えば180℃の加熱環境とすることで、HFガスがレジスト層16内に含まれた水分によって電離され、フッ化水素イオン(HF )(以下、「HFイオン」と称する。)が形成される。このHFイオンがレジスト層16内を拡散して、レジスト層16に接触するSiO層14をエッチングする(ここでのエッチングのメカニズムは非特許文献2を参照のこと。)。一方、レジスト層16に接触していないSiO層14は、殆どエッチングされずに残存する。その後、レジスト層16を除去する。
以上の結果、図2Gに示すように、SiO層14は、SiN層15に覆われたSiO層14aと、Si柱6a、6b、6cの上部領域のSiO層14b、14c、14dとに分離される。続いて、SiO層14a、14b、14c、14d、SiN層15をマスクとして用い、TiN層12a、12bをエッチングすることで、TiN層12aが、Si柱6a、6bの下方領域のSiN層15で覆われたTiN層18aと、SiO層14bで覆われたTiN層18cと、SiO層14cで覆われたTiN層18dに分離され、TiN層12bが、Si柱6cの下方領域のSiN層15で覆われたTiN層18bと、SiO層14dで覆われたTiN層18eに分離される。次に、SiO層14a、14b、14cと、TiN層18a、18b、18c、18d、18eと、をマスクとして用い、HfO層11をエッチングすることで、HfO層11が、Si柱6a、6b、6cの下方領域においてTiN層18a、18bで覆われたHfO層11aと、Si柱6a、6b、6cの上部領域でTiN層18c、18d、18eにそれぞれ覆われたHfO層11b、11c、11dとに分離される。その後、TiN層18aのSi柱6a側の露出部、TiN層18aのSi柱6b側の露出部、TiN層18b、18c、18d、18eの露出部をそれぞれ酸化することで、TiO(酸化チタン)層20a、20b、20c、20d、20e、20fを形成する。その後、TiO層20a、20b、20c、20d、20e、20f形成時にSi柱6a、6b、6c側面に形成されたSiO層(図示せず)を除去する。
次に、図2Hに示すように、例えば、SiO層基板1を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら2枚の平行金属板にRF高周波電圧を印加することで対向金属板の材料原子をスパッタしてSiO層基板1上に堆積させるバイアス・スパッタ法を用いて、Ni原子をSiO層基板1の上表面に垂直な方向から入射させ、SiN層15上にNi層21aを形成する。同様に、バイアス・スパッタ法により、ボロン(B)不純物を含んだP型ポリSi層22a、SiO層23a、Ni層21b、P型ポリSi層22b、SiO層23bを順次積層する。ここで、SiO層23bの上面は、Si柱6a、6b、6cの上部を覆ったSiO層14b、14c、14dと接するように形成する。Ni原子、ポリSi原子、SiO原子は、SiO層基板1の上表面に対して垂直な方向から入射するので、Si柱6a、6b、6cの外周部側面とNi層21a、21b、P型ポリSi層22a、22b、SiO層23a、23bとの間に、密閉された空間25a、25b、25cが形成される。その後、SiN層15上に堆積されたNi層21a、21b、P型ポリSi層22a、22b、SiO層23a、23bよりなる積層膜と同時にSi柱6a、6b、6c頂部上に形成された積層膜(図示せず)を除去する。
次に、図2Iに示すように、Si柱6aを覆ったレジスト層27を形成する。その後、SiO層基板1上面より砒素(As)原子のイオン注入により、Si柱6b、6cの外周部のP型ポリSi層22a、22bをN層化してN型ポリSi層26a、26bを形成する。その後、レジスト層27を除去する。
次に、図2Jに示すように、例えば550℃の熱処理を行うことで、Ni層21a、21bのNi原子をP型ポリSi層22a、22b、N型ポリSi層26a、26b内に拡散させてニッケルシリサイド(NiSi)層28a、28bをそれぞれ形成する。NiSi層28a、28bは、P型ポリSi層22a、22b、N型ポリSi層26a、26bの体積より膨張する(この体積膨張については非特許文献3を参照のこと)。P型ポリSi層22a、22b、N型ポリSi層26a、26bはSiN層15、SiO層23a、23bにより挟まれているので、NiSi層28a、28bは、主に空間25a、25b、25c内に突出する。N型ポリSi層26a、26bに含まれているAs原子と、P型ポリSi層22a、22bとに含まれているB原子は、NiSi層28a、28bより外側に押し出される(この押し出し現象については非特許文献3を参照のこと)。この不純物原子押し出し効果により、空間25a、25b、25c内に突き出したNiSi層28a、28bの側面表層に不純物原子を多く含んだ突起部(図示せず)が形成される。そして、突起部側面がSi柱6a、6b、6c表面に接触する。
次に、図2Kに示すように、熱処理を行って、NiSi層28a、28bのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からAs原子、B原子をSi柱6a、6b、6c内に拡散させる。こうして、NiSi層28aに接したSi柱6a、6b、6cの側面表層にそれぞれNiSi層30a、30b、30cが形成されると共に、B原子及びAs原子が不純物押し出し効果によりSi柱6a、6b、6c内部に拡散されてSi柱6a、6b、6c内部にそれぞれP層31a、N層31b、31cが形成される。同様に、NiSi層28bに接したSi柱6a、6b、6cの側面表層にそれぞれNiSi層32a、32b、32cが形成されると共に、B原子及びAs原子が不純物押し出し効果によりSi柱6a、6b、6c内部に拡散されてSi柱6a、6b、6c内部にそれぞれP層33a、N層33b、33cが形成される。SiO層3a、3b、3cでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、P層31a、N層31b、31cと、P層33a、N層33b、33cとは、SiO層3a、3b、3cで分離される。次に、リソグラフィ法とRIE法とを用いて、NiSi層28a、28b、SiO層23a、23bを、Si柱6a、6b、6cの外周部に残存するように、パターン加工することで、NiSi層28aa、28bb、SiO層23aa、23bbをそれぞれ形成する。
次に、図2Lに示すように、SiN層15を形成した方法と同じ方法を用いることで、その上表面が、TiN層18c、18d、18eの高さ方向の中間に位置するように、SiN層35を形成する。続いて、空間25a、25b、25cを形成した方法と同じ方法を用いることで、TiN層18c、18d、18eの外周に開口部を形成する。続いて、TiN層18c、18dに接触したNiSi層36aと、TiN層18eに接触したNiSi層36bを形成する。
次に、図2Mに示すように、SiO層37を、その上表面の位置がNiSi層36a、36bの表面よりも高く、かつSi柱6a、6b、6cの頂部よりも低くなるように形成する。その後、SiO層37をマスクとして用い、Si柱6a、6b、6cの頂部のSiO層14b、14c、14d、TiN層18c、18d、18e、HfO層11b、11c、11dをエッチングする。次に、SiO層37、14b、14c、14d、TiN層18c、18d、18e、HfO層11b、11c、11dをマスクにして、リソグラフィ法とイオン注入法を用いて、Si柱6aの頂部にボロン(B)をイオン注入してP層38aを、Si柱6b、6cの頂部に砒素(As)をイオン注入してN層38b、38cをそれぞれ形成する。
図2Nに次の工程を示す。(e)は(a)におけるY3−Y3’線に沿った断面構造図である。図2Nに示すように、P層38a、N層38b、38cの外周部のSiO層37の上にSiN層39aを形成する。そして、全体にSiO膜(図示せず)を被覆して、その後にCMP法により、上表面の位置がP層38a、N層38b、38cの頂部と一致する、表面が平坦なSiO層39bを形成する。続いて、リソグラフィ法とRIE法とを用いて、NiSi層28aa上に、SiO層39b、SiN層39a、SiO層37、NiSi層36a、SiN層35、SiO層23bb、NiSi層28bb、SiO層23aaを貫通させて、コンタクトホール40aを形成する。同じく、リソグラフィ法とRIE法とを用いて、TiN層18a上に、SiO層39b、SiN層39a、SiO層37、SiN層35、SiO層23bb、NiSi層28bb、SiO層23aa、NiSi層28aa、SiN層15、SiO層14aを貫通させて、コンタクトホール40bを形成する。
次に、全体にALD法によりSiO層(図示せず)を堆積する。そして、図2Oに示すように、RIE法を用いて、コンタクトホール40aの側面にSiO層41aを残存させ、NiSi層28aa上のSiO層を除去する。同様に、コンタクトホール40bの側面にSiO層41bを残存させ、TiN層18a上のSiO層を除去する。
次に、全体にALD法によりタングステン(W)層(図示せず)を、コンタクトホール40a、40bの内部とSiO層39b上部に堆積する。そして、図2Pに示すように、MCP法により、W層と、SiO層39bとの表面層を研磨して、上表面の位置がP層38a、N層38b、38cの頂部と、SiO層39bとの上表面と一致するW層43a、43bを形成する。
次に、SiO層39bを除去して、SiN層39aの上表面より上のP層38a、N層38b、38c、W層43a、43bを露出させる。そして、全体にCVD法によりSiO層(図示せず)を堆積する。そして、図2Qに示すように、RIE法を用いてSiO層をSiN層39a上表面まで均一にエッチングする。これにより、W層43a、43bの側面にSiO層46a、46bを残存させる。同時にP層38a、N層38b、38cの側面にSiO層46c、46d、46eを残存させる。
次に全体にCVD法により例えば酸化アルミニウム(AlO)絶縁層(図示せず)を堆積する。そして、図2Rに示すように、CMP法によりAlO層の上表面の位置が、P層38a、N層38b、38cの頂部と、W層43a、43bとの上表面になるように、平坦に研磨して、AlO層51を形成する。そして、P層38a、N層38b、38cの頂部と、W層43a、43bとの側面のSiO層46a、46b、46c、46d、46eを除去する。これにより、P層38a、N層38b、38cの頂部と、W層43a、43bのそれぞれを円帯状に囲んだコンタクトホール50a、50b、50c、50d、50eが形成される。
次に、コンタクトホール50c、50d、50eを覆ってレジスト層(図示せず)を形成する。そして、図2Sに示すように、RIE法により、レジスト層、AlO層51をマスクにして、W層43aの外周のSiN層39a、SiO層37をエッチングしてNiSi層36a上にコンタクトホール50aaを形成する。同様に、レジスト層とAlO層51をマスクにして、W層43bの外周のSiN層39a、SiO層37、SiN層35、SiO層23bb、及びこれらに接するSiO層41bをエッチングしてNiSi層28bb上にコンタクトホール50bbを形成する。
次にALD法により、コンタクトホール50c、50d、50e、50aa、50bbの内部、及びAlO層51上に、W層(図示せず)を堆積する。そして、図2Tに示すように、CMP法により、上表面の位置がP層38a、N層38b、38cの頂部と、W層43a、43bとなるようにW層を研磨する。これにより、W層43a、43bの側面と、P層38aの側面と、N層38b、38cの側面とを囲み、且つコンタクトホール50aa、50bb、50c、50d、50e内部に、W層52a、52b、52c、52d、52eを形成する。
次に、図2Uに示すように、全体にSiO層54を形成する。そして、P層38a、N層38b上のSiO層54を貫通するコンタクトホール55a、55bを形成し、P層8aa上に、SiO層54、AlO層51、SiN層39a、SiO層37、SiN層35、15、SiO2層14a、HfO2層11b、SiO層10を貫通するコンタクトホール55cを形成し、N層8bb上に、SiO層54、AlO層51、SiN層39a、SiO層37、SiN層35、15、SiO2層14a、HfO2層11a、SiO層10を貫通するコンタクトホール55dを形成する。そして、シリサイド層として、Si柱6a、6bの頂部にNiSi層66a、66bを形成し、コンタクトホールホール55cの底部のP層8aa上にNiSi層66cを形成し、コンタクトホールホール55cの底部のN層8bb上にNiSi層66dを形成する。NiSi層66a、66bは、平面視において、Si柱6a、6bの外周まで形成されることが望ましい。そして、コンタクトホール55a、55cを介してP層38a、8aaに接続した電源配線金属層VDDと、コンタクトホール55b、55dを介してN層38b、8bbに接続したグランド配線金属層VSSと、を形成する。
次に、図2Vに示すように、CVD法とCMP法により、全体にSiO層56を形成する。その後、SiO層56、54、AlO層51、SiN層39a、SiO層37、SiN層35、SiN層15、SiO層11aを貫通させて、TiN層18b上にコンタクトホール57を形成する。そして、コンタクトホール57を介してTiN層18bに接続したワード線配線金属層WLを形成する。
次に、図2Wに示すように、CVD法とCMP法により、全体にSiO層58を形成する。その後、Si柱6cの頂部のN層38c上に、SiO層58、56、54を貫通させて、コンタクトホール60aを形成し、N層8cc上に、SiO層58、56、54、AlO層51、SiN層39a、SiO層37、SiN層35、15、SiO層14a、HfO2層11a、SiO層10、7cを貫通させて、コンタクトホール60bを形成する。そして、シリサイド層として、Si柱6cの頂部にNiSi層66eを形成し、コンタクトホール60bの底部のN層8cc上にNiSi層66fを形成する。その後、コンタクトホール60aを介して、N層38cと接続する、平面視上においてY2−Y2’線に沿った方向に繋がったビット線配線金属層BLを形成し、コンタクトホール60bを介してN層8ccと接続する、平面視上においてビット線配線金属層BLに並行して繋がった反転ビット線配線金属層BLRを形成する。
図2Wに示すように、Si柱6aの上部に、P層33a、38aをドレイン、ソースとし、TiN層18cをゲートとし、P層33a、38a間のSi柱6aをチャネルにしたSGT(図1BのPチャネル型SGT_Pc1に対応する)が形成され、Si柱6aの下部に、P層8aa、31aをソース、ドレインとし、TiN層18aをゲートとし、P層8aa、31a間のSi柱6aをチャネルにしたSGT(図1BのPチャネル型SGT_Pc2に対応する)が、形成される。
また、Si柱6bの上部に、N層33b、38bをソース、ドレインとし、TiN層18dをゲートとし、N層33b、38b間のSi柱6bをチャネルにしたSGT(図1BのNチャネル型SGT_Nc1に対応する)が形成され、Si柱6bの下部に、N層8bb、31bをソース、ドレインとし、TiN層18aをゲートとし、N層8bb、31b間のSi柱6aをチャネルにしたSGT(図1BのNチャネル型SGT_Nc2に対応する)が、形成される。
また、Si柱6cの上部に、N層33c、38cをソース、ドレインとし、TiN層18eをゲートとし、N層33c、38c間のSi柱6cをチャネルにしたSGT(図1BのNチャネル型SGT_SN1に対応する)が形成され、Si柱6cの下部に、N層8cc、31cをソース、ドレインとし、TiN層18bをゲートとし、N層8cc、31c間のSi柱6cをチャネルにしたSGT(図1BのNチャネル型SGT_Nc2に対応する)が、形成される。
これらSGT(図1BのSGT_Pc1、Pc2、Nc1、Nc2、SN1、SN2に対応する)が接続配線されて、図1Bに示した模式構造図と同じく、Si柱6a、6b、6cの上部に形成されたPチャネル型SGT(図1BのPチャネル型SGT_Pc1に対応する)及びNチャネル型SGT(図1BのNチャネル型SGT_Nc1、SN1に対応する)による回路領域(図1Bの回路領域C1に対応する)と、Si柱6a、6b、6cの下部に形成されたPチャネル型SGT(図1BのPチャネル型SGT_Pc2に対応する)及びNチャネル型SGT(図1BのNチャネル型SGT_Nc2、SN2に対応する)による回路領域(図1Bの回路領域C2に対応する)と、により構成されたSRAMセル回路が形成される。
第1実施形態の製造方法によれば、次のような特徴が得られる。
1.図2Wに示されるように、P層38a、N層38b、38cは、側面と上表面との全体を低抵抗金属層であるW層52c、52d、52eと、低抵抗シリサイド層であるNiSi層66a、66b、66eと、で囲まれている。W層52c、52d、52eの底部位置は、P層38a、N層38b、38cの下端に近い位置に形成されている。これにより、P層38a、N層38b、38cによるダイオード接合抵抗を低くでき、且つP層38a、N層38b、38cによるダイオード接合に均一な電界を形成することができる。これは、SGT回路の低電圧駆動化と高速化に寄与できる。
2.W層43a、43bとSi柱6a、6b、6cの頂部のP層38a、N層38b、38cとを平面視において円帯状に囲むSiO層46a、46b、46c、46d、46eをエッチングして得られる構造を用いて、W層43a、43bとSi柱6a、6b、6cの頂部のP層38a、N層38b、38cとを平面視において円帯状に囲むW層52a、52b、52c、52d、52eが形成される。SiO層46a、46b、46c、46d、46eは、W層43a、43bとSi柱6a、6b、6cとの位置関係について、リソグラフィ法におけるマスク合せ工程を必要としない自己整合(self-arraignment)で形成される。これにより、W層52a、52b、52c、52d、52eは、W層43a、43bとSi柱6a、6b、6cとに対して、自己整合で形成される。これはSGT回路を高密度に形成できることを示している。
3.図2Rに示したように、最初に、垂直方向において、同じ深さのコンタクトホール50a、50b、50c、50d、50eを形成し、その後に、図2Sに示すように、コンタクトホール50b、50c、50d、50eを覆ったレジスト層(図示せず)とAlO層51をマスクにして、RIE法により、コンタクトホール50aaとコンタクトホール50bbをそれぞれ形成する。こうして、コンタクトホール50c、50d、50eの深さと、コンタクトホール50aaの深さと、コンタクトホール50bbの深さとを異なるものにできる。これは、深さの異なるW層52c、52d、52eと、W層52aと、W層52bとを容易に形成できることを示している。これにより、SGT回路の製作が容易になる。
4.W層43aに面したNiSi層28bbの側面にSiO層41aが形成されている。これにより、平面視において、NiSi層28aa、28bb、36aが、お互いに重なっているのにも関わらず、これらを貫通するW層43aとNiSi層28bbとを絶縁しつつ、NiSi層28aaとNiSi層36aとを接続することが可能となる。これは、SRAMセル面積の縮小を可能にする。
同様に、W層43bに面したNiSi層28aaの側面にSiO層41bが形成されている。これにより、平面視において、TiN層18a、NiSi層28aa、28bbが、お互いに重なっているのにも関わらず、これらを貫通するW層43bによって、W層43bとNiSi層28aaを絶縁しつつ、TiN層18aとNiSi層28bbとを接続することが可能となる。これは、SRAMセル面積の縮小を可能にする。
5.平面視において互いに重なった、下部配線導体層であるNiSi層28aa、中間配線導体層であるNiSi層28bb、上部配線導体層であるNiSi層36aを有する構造において、NiSi層28aa上に、NiSi層28bb、36aを貫通して、且つ頂部がNiSi層36aより上部に位置するW層43aを形成し、そして、このW層43aの外周を囲み、特別なリソグラフィ法を用いないで、自己整合で形成されたW層52aが、NiSi層36aとその上表面に接続されることにより、NiSi層36aと28aaとの接続が実現されている。
同様に、平面視において互いに重なった、下部配線導体層であるTiN層18a、中間配線導体層であるNiSi層28aa、上部配線導体層であるNiSi層28bbを有する構造において、TiN層18a上に、NiSi層28aa、28bbを貫通して、且つ頂部がNiSi層28bbより上部に位置するW層43bを形成し、そして、このW層43bの外周を囲み、特別なリソグラフィ法を用いないで、自己整合で形成されたW層52bが、NiSi層28bbと、その上表面に接続されることにより、NiSi層28bbとTiN層18aとの接続が実現されている。
このように、W層43aとW層52aとが自己整合で形成され、W層43bとW層52bとが自己整合で形成されている。これにより、SRAMセルの高密度配線が実現する。
6.SGT回路の低電圧駆動化と高速化に寄与する、P層38a、N層38b、38cの側面全体を円帯状に囲んだW層52c、52d、52eと、SGT回路の高密度化に寄与するW層43a、43bの頂部側面全体を円帯状に囲んだW層52a、52bと、をそれぞれが自己整合プロセスで、かつ同じ工程で行うことができる。これにより、高密度SGT回路を容易に形成することができる。
7.図2P、図2Qに示したように、W層43a、43bの頂部と、Si柱6a、6b、6cの頂部のP層38a、N層38b、38cと、を覆ってSiO層(図示せず)を堆積し、その後に、RIE法により、このSiO層をエッチングして、W層43a、43bの頂部と、Si柱6a、6b、6cの頂部のP層38a、N層38b、38cと、を囲んでSiO層46a、46b、46c、46d、46eを形成した。平面視における、SiO層46a、46b、46c、46d、46eの幅長は、リソグラフィ法を用いて形成した場合より、リソグラフィ法におけるマスク合わせ寸法余裕を確保する必要がないので、短く形成することが可能である。また、平面視において、W層43a、43bと、P層38a、N層38b、38cと、SiO層46a、46b、46c、46d、46eと、の位置関係が自己整合により形成されている。これにより、W層43a、43bと、P層38a、N層38b、38cと、W層52a、52b、52c、52d、52eとの接続を、高密度に形成することができる。
(第2実施形態)
以下、図3A、図3Bを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY1−Y1’線に沿う断面構造図、(d)は(a)のY2−Y2’線に沿う断面構造図、(e)は(a)のY3−Y3’線に沿った断面構造図である。第2実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図2A〜図2Wに示す工程と同様である。
図3Aに示す工程の前までは、図2Aから図2Sまでと同じ工程を行う。ALD法により、コンタクトホール50c、50d、50e、50aa、50bbの内部に、例えばシリサイドであるNiSi層(図示せず)を堆積する。そして、CMP法によりNiSi層を、W層43a、43bと、Si柱6a、6b、6cと、の上表面まで研磨して、NiSi層62a、62b、62c、62d、62eを形成する。そして、全体にSiO層63(図2UにおけるSiO層54に対応する)を形成する。
次に、図3Bに示すように、熱処理を行うことにより、NiSi層62c、62d、62eに接したSi柱6a、6b、6cの頂部にNiSi層64a、64b、64cが形成される。そして、P層38a、N層38b、38cのアクセプタおよびドナー不純物が、NiSi層64a、64b、64cの押し出し効果により、Si柱6a、6b、6cの下方に押し出されて、高い不純物濃度を持つP層65a、N層65b、65cが形成される(不純物押し出し効果については非特許文献3を参照)。以降、図2U〜図2Wと同じ工程を行うことによって、第1実施形態と同様のSRAMセルが形成される。
本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
本実施形態では、第1実施形態におけるP層38a、N層38b、38cの多くの部分がシリサイド層であるNiSi層64a、64b、64cに置き換えられた構造となっている。更に、NiSi層64a、64b、64cからのドナー、またはアクセプタ不純物の押し出し効果により高濃度の不純物密度を持つP層65a、N層65b、65cが形成される。これにより、第1実施形態と比べて、ダイオード接合抵抗がさらに低抵抗化される。これは、SGT回路の低電圧駆動化、高速駆動化に繋がる。
(第3実施形態)
以下、図4A、図4Bを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY1−Y1’線に沿う断面構造図、(d)は(a)のY2−Y2’線に沿う断面構造図、(e)は(a)のY3−Y3’線に沿った断面構造図である。第3実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図2A〜図2Wに示す工程と同様である。
図4Aに示す工程の前までは、図2Mに示す工程でP層38a、N層38b、38cを形成しない点を除いては、図2Aから図2Qまでと同じ工程を行う。そして、レジスト層(図示せず)をマスクにして、SiO層46a、46b、46cをエッチングして、コンタクトホール50a、50b、50cを形成する。そして、アクセプタ不純物を含んだSi層(図示せず)を全体に被覆する。そして、CMP法によりSi層をSi柱6a、6b、6c、W層43a、43bの上表面まで研磨して、図4Aに示すように、Si柱6a、W層43a、43bの頂部を囲んでSi層67a、67b、67cを形成する。そして、Si層67a、67b、67cを形成したのと同様に、Si柱6b、6cの頂部を囲んでドナー不純物を含んだSi層67d、67eを形成する。具体的には、まず、レジスト層をマスクにして、SiO層46d、46eをエッチングして、コンタクトホール50d、50eを形成する。そして、ドナー不純物を含んだSi層(図示せず)を全体に被覆する。そして、CMP法によりSi層をSi柱6a、6b、6c、W層43a、43bの上表面まで研磨して、図4Aに示すように、Si柱6b、6cの頂部を囲んでSi層67d、67eを形成する。これにより、コンタクトホール50a、50b、50c内にアクセプタ不純物を含んだSi層67a、67b、67cを形成する、コンタクトホール内50d、50e内にドナー不純物を含んだSi層67d、67eを形成し、最後に、全体にSiO層63(図2UにおけるSiO層54に対応する)を形成する。なお、上述のようにSi層67a、67bをSi層67cと共に形成する代わりに、Si層67d、67eの形成と共に行ってもよい。この場合、Si層67a、67bはドナー不純物を含むことになる。Si層67a、67bにドナー不純物またはアクセプタ不純物を含ませることにより、Si層67a、67bと、W層43a、43bと、NiSi層36aと、が低抵抗で接続される。また、Si層67a、67bをSi層67c、67d、67eとは独立して形成してもよい。この場合、Si層67a、67bに、ドナー不純物またはアクセプタ不純物を含ませなくてもよい。含ませない場合、後の熱処理によりSi層67a、67b内にタングステン・シリサイド(WSi)層が形成されることにより、Si層67a、67bと、W層43a、43bと、NiSi層36aと、が低抵抗で接続される。
次に、図4Bに示すように、熱処理を行い、Si層67cからSi柱6aの頂部にアクセプタ不純物を拡散させて、P層68aを形成し、Si層67d、67eからドナー不純物を拡散させて、N層68b、68cを形成する。そして、第2実施形態と同様に、図2U〜図2Wと同じ工程を行うことによって、第1実施形態と同様のSRAMセルが形成される。
なお、アクセプタまたはドナーを含んだSi層67c、67d、67eに替えて、アクセプタまたはドナーを含んだシリサイド層を用いてもよい。この場合、Si柱6a、6b、6cの頂部に、第3実施形態と同様なシリサイドが形成される。
本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
1.本実施形態では、Si層の形成に例えばドナー又はアクセプタ不純物を高濃度に含んだSiエピタキシャル法を用いてSi層67c、67d、67eを形成することができる。これにより、Si柱6a、6b、6c頂部に低抵抗のP層38a、N層38b、38cを形成することができる。これにより、高速なSGT回路を製作することが可能となる。
2.アクセプタまたはドナーを含んだSi層67c、67d、67eに替えて、アクセプタまたはドナーを含んだシリサイド層を用いた場合は、Si柱6a、6b、6cの頂部に、第3実施形態と同様なシリサイド層が形成される。これは、SGT回路の低電圧駆動化、高速駆動化に繋がる。
(第4実施形態)
以下、図5を参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY1−Y1’線に沿う断面構造図、(d)は(a)のY2−Y2’線に沿う断面構造図、(e)は(a)のY3−Y3’線に沿った断面構造図である。
第1実施形態における図2A〜図2Sまでの工程を行った後に、平面視において、第1実施形態におけるコンタクトホール57、55c、55d、55eと同じ位置にレジスト層(図示せず)をAlO層51に形成し、リソグラフィ法によりこのレジスト層をマスクにして、P層8aa、N層8bb、8cc、TiN層18b上にコンタクトホール(図示せず)を形成する。
次にALD法により、コンタクトホール50c、50d、50e、50aa、50bbの内部、及びAlO層51上に、W層(図示せず)を堆積する。そして、CMP法により、上表面の位置がP層38a、N層38b、38cの頂部と、W層43a、43bとなるようにW層を研磨する。これにより、W層43a、43bの側面と、P層38aの側面と、N層38b、38cの側面とを囲み、且つコンタクトホール50aa、50bb、50c、50d、50eの内部に、W層52a、52b、52c、52d、52eを形成し、N層8cc、P層8aa、N層8bb、TiN層18b上のコンタクトホール内部にW層70a、70b、70c、70dを形成する。これにより、W層43a、43b、52a、52b、52c、52d、52e、70a、70b、70c、70dの上表面位置は同じになる。
次に、全体にSiO層54を形成する。そして、P層38a、N層38b上のSiO層54を貫通するコンタクトホール55a、55bを形成し、W層70b上にSiO層54を貫通するコンタクトホール71bを形成し、W層70c上にSiO層54を貫通するコンタクトホール71cを形成する。そして、コンタクトホール70a、70b、70cの底部のP層8aa、N層8bb、8cc表層にNiSi層66c、66d、66fを形成する。NiSi層66a、66bは、平面視において、Si柱6a、6bの外周まで形成されることが望ましい。そして、コンタクトホール55a、71bを介してP層38a、8aaに接続した電源配線金属層VDDと、コンタクトホール55b、71cを介してN層38b、8bbに接続したグランド配線金属層VSSと、を形成する。
次に、CVD法とCMP法により、全体にSiO層56を形成する。その後、SiO層56、54を貫通させて、W層70d上にコンタクトホール71dを形成する。そして、コンタクトホール71dを介してTiN層18bに接続したワード線配線金属層WLを形成する。
次に、CVD法とCMP法により、全体にSiO層58を形成する。その後、Si柱6cの頂部のN層38c上に、SiO層58、56、54を貫通させて、コンタクトホール60aを形成し、W層70a上に、SiO層58、56、54を貫通させて、コンタクトホール71aを形成する。その後、コンタクトホール60aを介して、N層38cと接続する、平面視上においてY2−Y2’線に沿った方向に繋がったビット線配線金属層BLを形成し、コンタクトホール71aを介してN層8ccと接続する、平面視上においてビット線配線金属層BLに並行して繋がった反転ビット線配線金属層BLRを形成する。こうして、SRAMセル回路が形成される。
本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
第1実施形態では、コンタクトホール55a、55b、55c、55d、57、60a、60bの底部位置が、それぞれ異なっていた。これに対して、本実施形態では、コンタクトホール55a、55b、60a、71a、71b、71c、71dの底部位置が、W層43a、43b、52a、52b、52c、52d、52e、70a、70bの頂部表面位置になっている。これにより、コンタクトホール55a、55b、60a、71a、71b、71c、71dを介した配線金属層VDD、VSS、BL、BLR、WLの形成が容易になる。例えば、CPUチップのようにSRAMセル領域と同じチップ上に論理回路を形成する場合、配線金属層の層数が数10層に及ぶので、論理回路部の形成を含めて、配線金属層に繋がるコンタクトホールの底部位置を高さ方向で同じにするのは、配線金属層の高密度形成に繋がる。
(第5実施形態)
以下、図6を参照しながら、本発明の第5実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY1−Y1’線に沿う断面構造図、(d)は(a)のY2−Y2’線に沿う断面構造図、(e)は(a)のY3−Y3’線に沿った断面構造図である。
第1実施形態における図2A〜図2Sまでの工程を行った後に、W層(図示せず)を全体に堆積する。そして、全体をCMP法によりW層の上表面位置がAlO層51より上方になるように研磨する。そして、図6に示すように、リソグラフィ法とエッチングによりW層43a、52aに繋がるW層72aと、N層38c及びW層52eに繋がるW層72bとを形成する。これ以後、図2U〜図2Wの工程を行う。
本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
1.本実施形態では、W層43a、52aに繋がるW層72aと、N層38c及びW層52eに繋がるW層72bとを形成した。これは、設計上の必要性により、W層52a、52b、52c、52d、52eのいずれか、または全てに繋がったW配線層をAlO層51上に形成できることを示している。これにより、SRAM回路だけでなく、他の回路設計に本実施形態を適用することにより、回路の高性能化を図ることができる。
2.また、第1実施形態における図2A〜図2Tまでの工程を行った後に、W層43a、43b、52a、52b、及びAlO層51の上に、タングステン以外の配線材料層を形成しても、同様に、W層52a、52b、52c、52d、52eのいずれか、または全てに繋がった金属配線層をAlO層51上に形成できる。これにより、SRAM回路だけでなく、他の回路設計に本実施形態を適用することにより、回路の高性能化を図ることができる。この場合、リソグラフィ工程の後の配線材料層のエッチングが、W層より早くエッチングされるようになされることが望ましい。これにより、W層52a、52b、52c、52d、52eの中で、レジストで覆われてないW層がエッチングされることなく、配線材料層がパターンニングされる利点が得られる。
なお、第1実施形態では、SGTを用いたSRAMセル回路を例として説明したが、SGTを用いた他の回路形成においても本発明を適用することができる。そして、本発明に係るその他の実施形態においても同様である。
また、本発明の実施形態では、Si柱6a、6b、6cのそれぞれに、2個のSGTを形成したが、1個、または3個以上を形成する回路形成においても、本発明を適用できる。
また、第1実施形態では、AlO層51をエッチングマスクとして用い、Si柱6a、6b、6cの頂部、及びW層43a、43bの頂部を残存させつつ、コンタクトホール50a、50b、50c、50d、50eを形成したが、エッチングマスクの材料(第1実施形態ではAlO層51を使用)、半導体柱の材料(第1実施形態ではSi柱6a、6b、6cを使用)、及びコンタクトホールの形状を作るための被除去層の材料(第1実施形態ではSiO層46a、46b、46c、46d、46e、37、SiN層39a、35を使用)、並びに、エッチング法は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
第1実施形態では、図2Nに示すように、P層38a、N層38b、38cの外周部のSiO層37の上にSiN層39aを形成した。SiN層39aに代えて、AlO層51とSi柱6a、6b、6c、W層43a、43bをマスクにして、SiO層46a、46b、46c、46d、46eをエッチングする場合の、エッチングストッパ層となる材料層であれば、他の材料層を用いてもよい。また、SiN層39aに代えて、TiN層18c、18d、18eの上端を酸化して、そこに絶縁層を形成してもよいし、また、TiN層18c、18d、18eの上端の一部をエッチングして、そこに絶縁層を埋め込んでもよい。少なくとも、SiO層46c、46d、46eの下に、SiO層46c、46d、46eのエッチングに対してエッチングストッパとなる材料層があれば、SiN層39aを省略できる。また、SiN層39a、SiO層46a、46b、46c、46d、46e、AlO層51の材料選択は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、Si柱6a、6b、6c上にSiO層5a、5b、5cを形成したが、他の単層または複数層の材料層を用いてもよい。また、例えばSiN層などの他の単層または複数層と、を組み合わせた材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、Si柱6a、6b、6c上にSiO層5a、5b、5cを、図2Mの工程において、除去したが、SiO層5a、5b、5cは、この後のいずれかの工程まで残しても、本発明の目的を得るのに不都合がない限りは、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、下部SGTのソースP層8aa、N層8bb、8ccを構成するSi柱6a、6b、6cの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部をシリサイドまたは金属などの単層または複数層から構成されるほかの材料層で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、平面視において下部配線導体層であるNiSi層28aaと、中間配線導体層であるNiSi層28bbと、上部配線導体層であるNiSi層36aとが重なって形成された領域にコンタクトホール40a、40bを形成した。この場合、NiSi層28aaは下部SGTのドレインN層31bに繋がっており、NiSi層28bbは上部SGTのドレインN層33bに接続され、NiSi層36aは上部SGTのゲートTiN層18dに接続されている。このように、SGTを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層とに繋がる、SGTのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、SiO層41aにより側面が絶縁されたNiSi層28bbの側面形状が、平面視においてコンタクトホール40aの外周位置に一致していたが、NiSi層28bbの側面がコンタクトホール40aの外側に広がっていてもよい。これにより、NiSi層28aa、28bb間の容量を小さくすることが出来る。同様に、SiO層41bにより側面が絶縁されたNiSi層28aaの側面形状が、平面視においてコンタクトホール40bの外周位置に一致していたが、NiSi層28aaの側面がコンタクトホール40bの外側に広がっていてもよい。これにより、NiSi層28aaとTiN層18aとの間の容量を小さくすることが出来る。そして、これはSRAMセル回路以外の回路形成においても有効となる。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、コンタクトホール40a、40bは、最上層のSiO層39bからNiSi層28aa、TiN層18aの上表面まで形成されているが、コンタクトホール40a、40bのオーバエッチングにより、コンタクトホール40a、40bの底部は、NiSi層28aa、TiN層18aの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、Ni層21a、21bのNi原子によるP型ポリSi層22a、22b、N型ポリSi層26a、26bのシリサイド化に伴ってNiSi層28a、28bを空間25a、25b、25c内へ突起させた。このNi層21a、21bの代わりに、チタン(Ti)、コバルト(Co)などの他の金属層を用いてシリサイド層を形成し、このシリサイド層を空間25a、25b、25c内へ突起させることとしてもよい。また、金属原子を多く含んだシリサイド層を、スパッタ蒸着などにより形成して、その後に、シリサイド層の空間25a、25b、25c内への突起を行ってもよい。また、他の方法を用いて、N層31b、31c、33b、33c、P層31a、33a、そして各Si柱6a、6b、6cの外周を囲んだゲートTiN層18c、18d、18eに繋がって水平方向に配置された配線導体層であるNiSi層28aa、28bb、36a、36bとの接続を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第1実施形態では、コンタクトホール40a、40bの側面に面した、上部配線導体層であるNiSi層36a、28bbの側面にSiO層41a、41bが形成されるが、RIEエッチングのオーバエッチングにより、NiSi層36a、28bbの側面からSiO層41a、41bを除去してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第1実施形態では、SiO層基板1上にSi柱6a、6b、6cを形成してSRAMセル回路を形成したが、SiO層基板1の代わりにSOI(Silicon on Insulator)基板、Si基板などの他の基板を用いてもよい。Si基板の場合、Si基板表層にSi柱6a、6b、6c底部のソースまたはドレインのN層またはP層に対応したウエル構造を儲けてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第1実施形態では、W層43a、43bを用いたが、代わりに他の導体層を用いてもよい。また、このW層43a、43b及び他の導体層は、バリア層などを含む複数の導体層より構成されていてもよい。複数の導体層を構成する材料は、それぞれ同じでもよいし、異なってもよく、本実施形態が求める特性を満足するものであればよい。
また、第2実施形態では、P層38a、N層38b、38c、W層43a、43bを囲んでNiSi層62a、62b、62c、62d、62eを形成したが、これらの層の一つ以上を、NiSiの代わりに、他のシリサイド材料、または他の半導体原子と金属原子との合金から形成してもよい。こうしたシリサイド材料及び合金は、平面視において、半導体柱の頂部にある不純物領域の外周部または中心まで合金化できる材料であればよい。
また、第3実施形態では、Si柱6a、6b、6c、W層43a、43bの頂部を囲んで、アクセプタまたはドナー不純物を含んだSi層67a、67b、67c、67d、67eを形成したが、代わりに、アクセプタまたはドナー不純物を含んだシリサイド層及び/又は他の材料層を形成してもよい。また、Si層67a、67bを形成する代わりに、アクセプタまたはドナー不純物を含まないシリサイド層及び/又は他の材料層を形成してもよい。
また、第1実施形態では、図2Qに示すように、RIE法を用いてCVD法により全体に堆積したSiO層(図示せず)をSiN層39a上表面まで均一にエッチングしてW層43a、43bの側面に円帯状のSiO層46a、46bを残存させ、P層38a、N層38b、38cの側面に円帯状のSiO層46c、46d、46eを残存させた。SiO層46a、46b、46c、46d、46eは、P層38a、N層38b、38c、W層43a、43bの側面に自己整合により、残存するものであれば、ほかの材料層であってもよい。また、RIE法によらなくても、他の方法でもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第1、4実施形態のSiO層46a、46b、46c、46d、46e、W層52a、52b、52c、52d、52e、第2実施形態のNiSi層62a、62b、62c、62d、62e、第3実施形態のSi層67a、67b、67c、67d、67eの各層は、Si柱6a、6b、6c、W層43a、43bのいずれかを平面視において円帯状に囲むように形成されているが、これらの形状は円帯状に限られるものではない。平面視における以上の構造の断面形状の外形は、それらに対応するSi柱6a、6b、6c、W層43a、43bの断面形状に依存した形状、例えば、相似形であってもよく、例えば、Si柱6a、6b、6c、W層43a、43bの断面形状が正方形であれば、正方形や長方形であってもよいし、Si柱6a、6b、6c、W層43a、43bの断面形状が楕円形であれば、楕円形、円形、長円形であってもよい。また、以上の構造の断面形状は平面視においてSi柱6a、6b、6c、W層43a、43bを囲む任意の形状であってもよい。特に、余分なマスクを形成する必要が無いので、以上の構造の断面形状を、等幅の帯状に形成することが好ましい。
また、第1実施形態では、Si柱6a、6b、6c側面表面とNiSi層28aa、28bbとの接続、Si柱6a、6b、6c内でのNiSi層30a、30b、30c、32a、32b、32cの形成、P層31a、33a、N層31b、31c、33b、33cの形成は、図2Kにおける熱処理によって行った。熱処理によるこれらの構造の形成は、第1実施形態で示したタイミングより遅らせることができ、SGTを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第1実施形態では、SiN層15、35の単体材料層を用いて説明したが、複合材料層、例えば、下部にSiO層、上部にSiN層を有する複合材料層を用いてもよい。また、SiN層15、35に換えて、HFイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
第5実施形態では、W層43a、52aに繋がるW層72aと、N層38c及びW層52eに繋がるW層72bとを形成した。低抵抗材料層であるW層43aとW層52aとはW層72aを介さずともすでに互いに接続されているので、W層72aは少なくともW層52aと接続していればよい。同様に、低抵抗材料層であるN層38cとW層52eとはW層72bを介さずともすでに互いに接続されているので、W層72bは少なくともW層52eと接続していればよい。本発明を他の実施形態に適用する場合も同様である。
また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてSi(シリコン)を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、SiGeのようにSiを含んだ半導体材料、またはSi以外の半導体材料を用いた、SGTを有する半導体装置にも適用可能である。
また、第1実施形態では、ゲート導体層がTiN層18a、18b、18c、18dからなる形態とした。しかしこれに限られず、ゲート導体層は、他の金属材料から形成されていてもよい。また、ゲート導体層は、金属層と例えばポリSi層などから構成される多層構造を有していてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、縦型NAND型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、1つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型NAND型フラッシュメモリ回路はSGT回路の1つである。従って、本発明はNAND型フラッシュメモリ回路に対しても適用することができる。
また、第1実施形態において、例えば、ソース、ドレインとなるN層8bb、31bからなるSGTでは、同じドナー不純物を含んだ不純物領域により形成されているが、互いに異なる導電性を有する不純物領域を有するトンネル効果SGTであってもよい。これは、残りのSGTにおいても同じである。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本出願は、2016年6月1日に出願された国際出願第PCT/JP2016/66151号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
本発明に係る、柱状半導体装置の製造方法によれば、高性能で、且つ高集積度な半導体装置が得られる。
Pc1、Pc2 Pチャネル型SGT
Nc1、Nc2、Nc3、Nc4、SN1、SN2 Nチャネル型SGT
BLt ビット線端子
BLRt 反転ビット線端子
WLt ワード線端子
Vss グランド端子
Vdd 電源端子
C1、C2 回路領域
Gp1、Gp2、Gn1、Gn2、Gs1、Gs2 ゲート
1 SiO層基板
2、2a1、2a2、2a3、2b1、2b2、2b3、4、4a、4b、4c i層
Ns1、Ns2、Nd1、Nd2、Sd1、Sd2、NS1、ND、Ss1、SD1、SD2、Ss2、8b、8c、8bb、8cc、31b、31c、33b、33c、38b、38c、65b、65c、68b、68c N
Ps1、Ps2、Pd1、Pd2、8a、8aa、31a、33a、38a、65a、68a P
Ox1、Ox2、Ox3、3、3a、3b、3c、5、5a、5b、5c、7a、7b、7c、10、14、14a、14b、14c、14d、23a、23b、23aa、23bb、37、39b、41a、41b、46a、46b、46c、46d、46e、54、56、58、63 SiO
SP1、SP2、SP3、6a、6b、6c Si柱
11、11a、11b、11c、11d HfO
12、12a、12b、18a、18b、18c、18d、18e TiN層
15、35、39a SiN層
51 AlO層
16、27 レジスト層
20a、20b、20c、20d、20e、20f TiO層
21a、21b Ni層
22a、22b P型ポリSi層
26a、26b N型ポリSi層
25a、25b、25c 空間
28a、28b、28aa、28bb、30a、30b、30c、32a、32b、32c、36a、36b、62a、62b、62c、62d、62e、64a、64b、64c、66a、66b、66c、66d、66e、66f NiSi層
67a、67b、67c、67d、67e Si層
40a、40b、50a、50b、50c、50d、50e、50aa、50bb、55a、55b、55c、55d、55e、57、60a、60b、71a、71b、71c、71d コンタクトホール
43a、43b、52a、52b、52c、52d、52e、70a、70b、70c、70d、72a、72b W層
VDD 電源配線金属層
VSS グランド配線金属層
WL ワード線配線金属層
BL ビット線配線金属層
BLR 反転ビット線配線金属層

Claims (10)

  1. 基板と、
    前記基板上に対して垂直方向に延在する半導体柱と、
    前記半導体柱の外周を囲むゲート絶縁層と、
    前記ゲート絶縁層を囲むゲート導体層と、
    前記垂直方向において前記ゲート導体層の上端以上で前記半導体柱の頂部以下の高さに上面位置を有する層間絶縁層と、
    を有する半導体構造体を提供する工程と、
    露出している前記半導体柱の上部の側面を囲んで第1の材料層を形成する工程と、
    前記第1の材料層を囲んで第2の材料層を形成する工程と、
    前記第2の材料層をエッチングマスクにして、前記第1の材料層をエッチングして、前記第2の材料層内に第1のコンタクトホールを形成する工程と、
    前記第1のコンタクトホールに導電性を有する第1の導電材料層を形成する工程と、を備える、
    ことを特徴とする柱状半導体装置の製造方法。
  2. 前記半導体柱内で前記半導体柱の前記上部より下方にアクセプタまたはドナー不純物を含む第2の不純物領域を形成する工程と、
    前記半導体柱の前記上部に前記第1の導電材料層の側面に繋がる前記アクセプタまたはドナー不純物を含む第1の不純物領域を形成する工程と、をさらに備える、
    ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
  3. 前記基板に対して垂直方向に延在する前記半導体柱とは別の半導体柱と、前記別の半導体柱の外周を囲む前記ゲート絶縁層とは別のゲート絶縁層と、前記別のゲート絶縁層を囲む前記ゲート導体層とは別のゲート導体層と、前記別の半導体柱内に互いに離れて形成された第3の不純物領域及び第4の不純物領域とを有する、前記半導体構造体とは異なる1個または複数個の別の半導体構造体と、
    前記ゲート導体層、前記別のゲート導体層、前記第1の不純物領域、前記第2の不純物領域、前記第3の不純物領域、及び前記第4の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ下から上にこの順番で存在する第1の配線導体層、第2の配線導体層、及び第3の配線導体層を含む積層構造体を提供する工程と、
    前記第2の材料層の上表面から前記第1の配線導体層の上表面又は内部までつづき、前記第3の配線導体層及び前記第2の配線導体層を貫通する第2のコンタクトホールを形成する工程と、
    前記第2のコンタクトホールに露出した前記第2の配線導体層の側面に第1の管状絶縁層を形成する工程と、
    前記第2のコンタクトホールを充満して導電性を有する第2の導電材料層を形成する工程と、
    前記第2の導電材料層の上部の側面を露出させる工程と、をさらに備え、
    前記第1の材料層を形成する工程は、前記第2の導電材料層の前記上部の前記側面を囲んで第3の材料層を形成する工程を含み、
    前記第2の材料層を形成する工程は、前記第3の材料層を囲んで第4の材料層を形成する工程を含み、そして、
    前記第4の材料層をエッチングマスクにして、前記第3の材料層をエッチングして、前記第4の材料層内に第3のコンタクトホールを形成する工程と、
    前記第3のコンタクトホールに導電性を有する第3の導電材料層を形成する工程と、をさらに備える、
    ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。
  4. 前記第1の導電材料層が少なくとも金属原子と半導体原子とを含み、
    熱処理により、前記第1の導電材料層の前記金属原子を、前記半導体柱の前記上部内に拡散させて、前記半導体柱の前記上部内に合金層を形成する工程をさらに備える、
    ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
  5. 前記第1の導電材料層が前記アクセプタまたはドナー不純物を含み、
    前記第1の不純物領域を形成する工程では、熱処理により前記アクセプタまたはドナー不純物を、前記半導体柱の前記上部内に拡散させて、前記第1の不純物領域を形成する、
    ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。
  6. 平面視において、前記第1のコンタクトホールの場所以外にあり、前記ゲート導体層、前記第1の不純物領域、又は前記第2の不純物領域に接続され水平方向に延在する配線導体層に繋がり、且つ前記第2の材料層の表面より下方に延びる第4のコンタクトホールを形成する工程と、
    第4の導電材料層を前記第4のコンタクトホールに充満する工程と、
    前記第1の導電材料層と前記第4の導電材料層との頂部表面を面一にする工程と、をさらに備える、
    ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。
  7. 前記第1の導電材料層と、前記第2の導電材料層と、前記第3の導電材料層との頂部表面を面一にする工程を備える、
    ことを特徴とする請求項3に記載の柱状半導体装置の製造方法。
  8. 前記第1の導電材料層を形成する工程及び前記第3の導電材料層を形成する工程は、導体材料を、前記第1のコンタクトホール及び前記第3のコンタクトホールに充満させ、且つ前記第2の材料層上に堆積し、その後、リソグラフィ法とエッチングにより、前記導体材料から、前記第1の導電材料層に繋がった第1の配線導体層と、前記第3の導電材料層に繋がった第2の配線導体層との、一方または両者を、前記第2の材料層上に形成することで行われる、
    ことを特徴とする請求項3に記載の柱状半導体装置の製造方法。
  9. 前記第1の導電材料層と、前記第2の導電材料層と、前記第3の導電材料層との頂部表面を面一にする工程の後、前記第2の材料層上に配線材料層を堆積する工程と、
    リソグラフィ法とエッチングにより、前記配線材料層から、前記第1の導電材料層に繋がった第4の配線導体層と、前記第3の導電材料層に繋がった第5の配線導体層との、一方または両者を、前記第2の材料層上に形成する工程を含み、
    前記エッチングにおける、前記第4の配線導体層及び前記第5の配線導体層のエッチング速度が、前記第1の導電材料層、前記第2の導電材料層、及び前記第3の導電材料層のエッチング速度より早い、
    ことを特徴とする請求項7に記載の柱状半導体装置の製造方法。
  10. 前記第1の材料層が、平面視において、等幅で前記半導体柱の上部を囲んで形成される、
    ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
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