WO2017208486A1 - 柱状半導体装置の製造方法 - Google Patents

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舛岡　富士雄
原田　望
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
原田　望
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present invention relates to a method for manufacturing a columnar semiconductor device.
  • the channel In a normal planar MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate.
  • the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • FIG. 7 shows a schematic structural diagram of an N-channel SGT.
  • Si pillars When one of the Si pillars 100 (hereinafter referred to as “Si pillars”) having a P-type or i-type (intrinsic) conductivity type (hereinafter referred to as “Si pillar”) is a source, the other is a drain.
  • N + layers 101a and 101b hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer” are formed.
  • the portion of the Si pillar 100 between the N + layers 101 a and 101 b serving as the source and drain becomes the channel region 102.
  • a gate insulating layer 103 is formed so as to surround the channel region 102.
  • a gate conductor layer 104 is formed so as to surround the gate insulating layer 103.
  • N + layers 101a and 101b serving as sources and drains, a channel region 102, a gate insulating layer 103, and a gate conductor layer 104 are formed in a column shape as a whole.
  • the occupied area of the SGT corresponds to the occupied area of the single source or drain N + layer of the planar MOS transistor. Therefore, the circuit chip having SGT can realize further reduction of the chip size as compared with the circuit chip having a planar type MOS transistor.
  • one SGT is formed in one Si pillar.
  • a plurality of SGTs can be stacked and formed in one Si pillar.
  • the wiring conductor layers connected to the source and drain semiconductor regions of each SGT and the gate conductor layer and formed at the same height in the direction perpendicular to the source and drain semiconductor regions overlap each other in plan view. It will be.
  • each wiring conductor layer must be connected to a wiring metal layer formed above these via a contact hole formed on each wiring conductor layer. For this reason, a method for forming a wiring conductor layer, a contact hole, and a wiring metal layer is important for high integration of the SGT circuit.
  • a method for manufacturing a columnar semiconductor device includes: A substrate, A semiconductor pillar extending perpendicularly to the substrate; A gate insulating layer surrounding an outer periphery of the semiconductor pillar; A gate conductor layer surrounding the gate insulating layer; An interlayer insulating layer having an upper surface position at a height equal to or higher than the upper end of the gate conductor layer and not higher than the top of the semiconductor pillar in the vertical direction; Providing a semiconductor structure having: Forming a first material layer surrounding an exposed side surface of the upper portion of the semiconductor pillar; Forming a second material layer surrounding the first material layer; Etching the first material layer using the second material layer as an etching mask to form a first contact hole in the second material layer; Forming a first conductive material layer having conductivity in the first contact hole, and It is characterized by that.
  • One or more other semiconductor structures Connected to different parts selected from the gate conductor layer, the another gate conductor layer, the first impurity region, the second impurity region, the third impurity region, and the fourth impurity region, A first wiring conductor layer, a second wiring conductor layer, and a third wiring conductor layer that extend horizontally on the substrate, overlap at least partially in plan view, and exist in this order from bottom to top
  • Providing a laminated structure comprising: A second contact hole penetrating from the upper surface of the second material layer to the upper surface or inside of the first wiring conductor layer and penetrating the third wiring conductor layer and the second wiring conductor layer is formed.
  • Forming a first tubular insulating layer on a side surface of the second wiring conductor layer exposed in the second contact hole Filling the second contact hole to form a conductive second conductive material layer; Further exposing the upper side surface of the second conductive material layer, Forming the first material layer includes forming a third material layer surrounding the side surface of the upper portion of the second conductive material layer; Forming the second material layer includes forming a fourth material layer surrounding the third material layer; and Using the fourth material layer as an etching mask, etching the third material layer to form a third contact hole in the fourth material layer; Forming a third conductive material layer having conductivity in the third contact hole, and More preferably.
  • the first conductive material layer includes at least a metal atom and a semiconductor atom; Further comprising the step of diffusing the metal atoms of the first conductive material layer into the upper portion of the semiconductor pillar by heat treatment to form an alloy layer in the upper portion of the semiconductor pillar; More preferably.
  • the first conductive material layer includes the acceptor or donor impurity; In the step of forming the first impurity region, the acceptor or donor impurity is diffused into the upper portion of the semiconductor pillar by heat treatment to form the first impurity region. More preferably.
  • the first contact hole and the third contact hole are filled with a conductive material, and the second conductive material layer is formed.
  • One or both of the two wiring conductor layers is formed on the second material layer. More preferably.
  • a wiring material layer is formed on the second material layer.
  • the first material layer is formed to surround the upper portion of the semiconductor pillar with a uniform width in a plan view; More preferably.
  • a high-density columnar semiconductor device is realized.
  • 1 is an SRAM cell circuit diagram for explaining a columnar semiconductor device having an SGT according to a first embodiment of the present invention. It is a SRAM cell schematic structure diagram for demonstrating the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment.
  • FIG. 1A shows an SRAM cell circuit diagram using SGT, which is a columnar semiconductor device of this embodiment.
  • This SRAM cell circuit includes two inverter circuits.
  • One inverter circuit is composed of a P-channel type SGT_Pc1 as a load transistor and an N-channel type SGT_Nc1 as a drive transistor.
  • Another inverter circuit is composed of a P-channel type SGT_Pc2 as a load transistor and an N-channel type SGT_Nc2 as a drive transistor.
  • the gate of the P-channel type SGT_Pc1, the gate of the N-channel type SGT_Nc1, the drain of the P-channel type SGT_Pc2, and the drain of the N-channel type SGT_Nc2 are connected.
  • the gate of the P channel type SGT_Pc2, the gate of the N channel type SGT_Nc2, the drain of the P channel type SGT_Pc1, and the drain of the N channel type SGT_Nc1 are connected.
  • the sources of P-channel type SGT_Pc1 and Pc2 are connected to the power supply terminal Vdd.
  • the sources of the N channel type SGT_Nc1 and Nc2 are connected to the ground terminal Vss.
  • Selected N-channel type SGT_SN1 and SN2 are arranged on both sides of the two inverter circuits.
  • the gates of the selected N-channel type SGT_SN1 and SN2 are connected to the word line terminal WLt.
  • the source and drain of the selected N channel type SGT_SN1 are connected to the bit line terminal BLt and the drains of the N channel type SGT_Nc1 and P channel type SGT_Pc1.
  • the source and drain of the selected N channel type SGT_SN2 are connected to the inverted bit line terminal BLRt and the drains of the N channel type SGT_Nc2 and P channel type SGT_Pc2.
  • the circuit having the SRAM cell of this embodiment (hereinafter referred to as “SRAM cell circuit”) includes two P-channel type SGT_Pc1 and Pc2 and four N-channel type SGT_Nc1, Nc2, Nc2, SN1, and SN2. Are composed of a total of six SGTs.
  • the SRAM cell circuit includes a circuit region C1 composed of P channel type SGT_Pc1, N channel type SGT_Nc1, and SN1, and a circuit region C2 composed of P channel type SGT_Pc2, N channel type SGT_Nc2, and SN2.
  • FIG. 1B is a schematic structural diagram of the SRAM cell circuit according to the first embodiment.
  • This SRAM cell circuit is composed of three Si pillars SP1, SP2, and SP3.
  • the P channel type SGT_Pc1 in FIG. 1A is formed in the upper part
  • the P channel type SGT_Pc2 is formed in the lower part.
  • the P channel type SGT_Pc1 and Pc2 are separated by the SiO 2 layer Ox1 in the middle of the Si pillar SP1.
  • the P-channel type SGT_Pc1 includes a part of the Si pillar SP1 as a channel, a gate Gp1 surrounding the part of the Si pillar SP1, and a drain P + layer Pd1 and a source P + in the Si pillar SP1 above and below the gate Gp1.
  • the layer Ps1 is formed.
  • the P-channel type SGT_Pc2 includes a part of the Si pillar SP1 that is a channel, a gate Gp2 that surrounds part of the Si pillar SP1, a drain P + layer Pd2 and a source P + in the Si pillar SP1 above and below the gate Gp2.
  • the layer Ps2 is formed.
  • the N-channel type SGT_Nc1 includes a part of the Si pillar SP2 that is a channel, a gate Gn1 surrounding the part of the Si pillar SP2, and a drain N + layer Nd1 and a source N + in the Si pillar SP2 above and below the gate Gn1.
  • the layer Ns1 is formed.
  • the N-channel type SGT_Nc2 includes a part of the Si pillar SP2 that is a channel, a gate Gn2 that surrounds part of the Si pillar SP2, a drain N + layer Nd2 and a source N + in the Si pillar SP2 above and below the gate Gn2.
  • the layer Ns2 is formed.
  • the N channel type SGT_SN1 in FIG. 1A is formed in the upper part, and the N channel type SGT_SN2 is formed in the lower part.
  • N-channel type SGT_SN1 and SN2 are separated by a SiO 2 layer Ox3 in the middle of Si pillar SP3.
  • the N-channel type SGT_SN1 includes a part of a Si pillar SP3 that is a channel, a gate Gs1 that surrounds a part of the Si pillar SP3, a drain N + layer Sd1 and a source N + in the Si pillar SP3 above and below the gate Gs1.
  • the layer Ss1 is formed.
  • the N-channel type SGT_SN2 includes a part of the Si pillar SP3 that is a channel, a gate Gs2 that surrounds part of the Si pillar SP3, a drain N + layer Sd2 and a source N + in the Si pillar SP3 above and below the gate Gs2.
  • the layer Ss2 is formed.
  • the components located at the same height of the Si pillars SP1, SP2, and SP3 are connected to each other. That, is connected to the gate Gp1, Gn1, and drain the P + layer Pd1, and drain N + layer Nd1, drain N + layer Sd1 and is connected to the drain P + layers Pd2, and drain N + layer Nd2, drain N + Layer Sd2 is connected, and gates Gp2 and Gn2 are connected. Further, the gate Gp1, Gn1, and drain the P + layer Pd2, and drain N + layer Nd2, and drain N + layer Sd2 is connected, the gate Gp2, Gn2 is a drain P + layer Pd1, drain N + layer Nd1 Are connected to the drain N + layer Sd1.
  • the source P + layers Ps1, Ps2 of the Si pillar SP1 are connected to the power supply terminal Vdd
  • the source N + layers Ns1, Ns2 of the Si pillar SP2 are connected to the ground terminal Vss
  • the N + layer Ss1 is connected to the bit line terminal BLt
  • the source N + layer Ss2 of the Si pillar SP3 is connected to the inverted bit line terminal BLRt
  • the gates Gs1 and Gs2 of the Si pillar SP3 are connected to the word line terminal WLt.
  • the circuit region C1 of the circuit diagram shown in FIG. 1A is formed above the Si pillars SP1, SP2, and SP3, and the circuit region C2 is formed below.
  • the component in the same height of Si pillar SP1, SP2, SP3 is connected without passing through the connection path between the upper and lower sides of Si pillar. That is, the gates Gp1 and Gn1 are connected without connecting the upper and lower sides of the Si pillars SP1 and SP2, and the drain P + layer Pd1 and the N + layer Nd1 and Sd1 are between the upper and lower sides of the Si pillars SP1, SP2 and SP3.
  • the drain P + layer Pd2, the N + layer Nd2, and Sd2 are connected without passing through the upper and lower connection paths of the Si pillars SP1, SP2, and SP3.
  • the gates Gp2 and Gn2 are connected. However, they are connected without passing through the connection path between the upper and lower sides of the Si pillars SP1 and SP2.
  • the gates Gp2 and Gn2 are connected to the drain P + layer Pd1 and the N + layer Nd1 through upper and lower connection paths.
  • FIG. 2A shows a plan view and a cross-sectional view for explaining a manufacturing process of an SRAM cell circuit which is a columnar semiconductor device having an SGT.
  • A is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 3A is a sectional structural view taken along line Y2-Y2 ′ of a).
  • the laminated i layer 2, SiO 2 layer 3, i layer 4, and SiO 2 layer 5 are formed on the SiO 2 layer substrate 1.
  • the SiO 2 layers 5a, 5b, and 5c having a circular shape in plan view are formed using a lithography method and an RIE (Reactive Ion Etching) method. Form.
  • the i layer 4, the SiO 2 layer 3, and the i layer 2 are etched using the RIE method to form an i layer on the SiO 2 layer substrate 1.
  • the Si pillars 6a, 6b and 6c are formed leaving the lower layer of 2. Then, the resist layer is removed.
  • the Si pillar 6a includes the i layer 2b1, the SiO 2 layer 3a, the i layer 4a, and the SiO 2 layer 5a.
  • the Si pillar 6b includes the i layer 2b2, the SiO 2 layer 3b, the i layer 4b, and the SiO 2 layer 5b.
  • Si pillar 6c includes i layer 2b3, SiO 2 layer 3c, i layer 4c, and SiO 2 layer 5c.
  • the i layer 2 remaining in the lower layer is etched to form the i layer 2a1 on the outer periphery of the Si column 6a, the i layer 2a2 on the outer periphery of the Si column 6b, and the Si column.
  • the i layer 2a3 is formed on the outer periphery of 6c.
  • SiO 2 layers 7a, 7b, 7c are formed on the outer circumferences of the Si pillars 6a, 6b, 6c and the i layers 2a1, 2a2, 2a3, for example, by thermal oxidation.
  • a P + layer 8a is formed on the i layer 2a1 on the outer peripheral portion of the Si pillar 6a
  • an N + layer 8b is formed on the i layer 2a2 on the outer peripheral portion of the Si pillar 6b.
  • An N + layer 8c is formed on the i layer 2a3 on the outer periphery of the Si pillar 6c.
  • the SiO 2 layer 10 is formed so as to surround the lower portions of the Si pillars 6a, 6b, and 6c and the i layers 2a1, 2a2, and 2a3.
  • the Si pillars 6a, 6b, 6c and the SiO 2 layer 10 are covered, for example, ALD ( A hafnium oxide (HfO 2 ) layer 11 and a titanium nitride (TiN) layer 12 are sequentially formed by an atomic layer deposition method.
  • ALD A hafnium oxide (HfO 2 ) layer 11 and a titanium nitride (TiN) layer 12 are sequentially formed by an atomic layer deposition method.
  • the HfO 2 layer 11 becomes an SGT gate insulating layer
  • the TiN layer 12 becomes an SGT gate conductor layer.
  • a TiN layer 12a surrounding the Si pillars 6a and 6b and a TiN layer 12b surrounding the Si pillar 6c are formed by lithography and RIE.
  • the SiO 2 layer 14 is formed so as to cover the whole. Thereafter, heat treatment is performed, and the donor or acceptor impurity atoms of the P + layer 8a, the N + layer 8b, and 8c are thermally diffused throughout the i layer 2a1, 2a2, and 2a3, and the P + layer 8aa, the N + layer 8bb, 8 cc is formed. Thereafter, a silicon nitride (SiN) layer 15 is formed on the outer periphery of the Si pillars 6a, 6b, 6c. Subsequently, a resist layer 16 is formed on the SiN layer 15.
  • SiN silicon nitride
  • the resist layer 16 is formed so that the position of the SiO 2 layers 3a, 3b, and 3c in the vertical direction is at the center of the resist layer 16.
  • the resist layer 16 is formed by applying a resist material to the upper surface of the SiN layer 15 and then performing a heat treatment at, for example, 200 ° C. to increase the fluidity of the resist material.
  • the resist material is outside the Si pillars 6a, 6b, 6c. It is formed so as to accumulate uniformly on the SiN layer 15. Subsequently, hydrogen fluoride gas (hereinafter referred to as “HF gas”) is supplied to the whole.
  • HF gas hydrogen fluoride gas
  • the HF gas is ionized by moisture contained in the resist layer 16, and hydrogen fluoride ions (HF 2 + ) (hereinafter referred to as “HF ions”). Is formed.
  • the HF ions diffuse in the resist layer 16 and etch the SiO 2 layer 14 that contacts the resist layer 16 (see Non-Patent Document 2 for the etching mechanism here).
  • the SiO 2 layer 14 not in contact with the resist layer 16 remains almost unetched. Thereafter, the resist layer 16 is removed.
  • the SiO 2 layer 14 includes the SiO 2 layer 14a covered with the SiN layer 15, and the SiO 2 layers 14b, 14c, and 14d in the upper regions of the Si pillars 6a, 6b, and 6c. Separated. Subsequently, by using the SiO 2 layers 14a, 14b, 14c, 14d and the SiN layer 15 as a mask, the TiN layers 12a, 12b are etched, so that the TiN layer 12a becomes the SiN layer 15 in the region below the Si pillars 6a, 6b.
  • the TiN layer 18a covered with the SiO 2 layer 14b, the TiN layer 18c covered with the SiO 2 layer 14b, and the TiN layer 18d covered with the SiO 2 layer 14c are separated.
  • the TiN layer 18b covered with the layer 15 and the TiN layer 18e covered with the SiO 2 layer 14d are separated.
  • the HfO 2 layer 11 is etched, so that the HfO 2 layer 11 becomes the Si pillar 6a.
  • the exposed portion of the TiN layer 18a on the Si pillar 6a side, the exposed portion of the TiN layer 18a on the Si pillar 6b side, and the exposed portions of the TiN layers 18b, 18c, 18d, and 18e are oxidized to form TiO (titanium oxide).
  • Layers 20a, 20b, 20c, 20d, 20e, and 20f are formed.
  • the SiO 2 layer (not shown) formed on the side surfaces of the Si pillars 6a, 6b, 6c when the TiO layers 20a, 20b, 20c, 20d, 20e, 20f are formed is removed.
  • a substrate metal plate on which the SiO 2 layer substrate 1 is disposed and a counter metal plate spaced from the substrate metal plate are prepared, and a DC voltage is applied to the substrate metal plate, By applying an RF high frequency voltage to these two parallel metal plates, the material atoms of the opposing metal plate are sputtered and deposited on the SiO 2 layer substrate 1 to bias Ni atoms into the SiO 2 layer substrate.
  • the Ni layer 21 a is formed on the SiN layer 15 by being incident from a direction perpendicular to the upper surface of 1.
  • a P-type poly Si layer 22a, a SiO 2 layer 23a, a Ni layer 21b, a P-type poly Si layer 22b, and a SiO 2 layer 23b containing boron (B) impurities are sequentially laminated by bias sputtering.
  • the upper surface of the SiO 2 layer 23b is formed so as to be in contact with the SiO 2 layers 14b, 14c and 14d covering the upper portions of the Si pillars 6a, 6b and 6c.
  • Ni atoms, poly-Si atoms, and SiO 2 atoms are incident from a direction perpendicular to the upper surface of the SiO 2 layer substrate 1, the side surfaces of the Si pillars 6a, 6b, and 6c and the Ni layers 21a, 21b, and P Sealed spaces 25a, 25b, and 25c are formed between the mold poly Si layers 22a and 22b and the SiO 2 layers 23a and 23b. Thereafter, Ni layers 21a and 21b, P-type poly-Si layers 22a and 22b, and SiO 2 layers 23a and 23b deposited on the SiN layer 15 were formed on top of the Si pillars 6a, 6b, and 6c at the same time. The laminated film (not shown) is removed.
  • a resist layer 27 covering the Si pillar 6a is formed.
  • arsenic (As) atoms are ion-implanted from the upper surface of the SiO 2 layer substrate 1 so that the P-type poly Si layers 22a and 22b on the outer peripheral portions of the Si pillars 6b and 6c are formed into N + layers to form N + type poly Si layers 26a 26b is formed.
  • the resist layer 27 is removed.
  • Ni atoms in the Ni layers 21a and 21b are diffused into the P-type poly Si layers 22a and 22b and the N + -type poly Si layers 26a and 26b.
  • nickel silicide (NiSi) layers 28a and 28b are formed, respectively.
  • the NiSi layers 28a and 28b expand from the volumes of the P-type poly Si layers 22a and 22b and the N + -type poly Si layers 26a and 26b (refer to Non-Patent Document 3 for the volume expansion).
  • the NiSi layers 28a and 28b mainly include the spaces 25a and 25b, It protrudes into 25c.
  • protrusions (not shown) containing a large amount of impurity atoms are formed on the side surface layers of the NiSi layers 28a, 28b protruding into the spaces 25a, 25b, 25c. Then, the side surfaces of the protrusions are in contact with the surfaces of the Si pillars 6a, 6b, 6c.
  • NiSi layers 30a, 30b, and 30c are formed on the side surface layers of the Si pillars 6a, 6b, and 6c in contact with the NiSi layer 28a, respectively, and B and As atoms are pushed out by the impurity extrusion effect to form the Si pillars 6a, 6b, and 6c.
  • P + layers 31a and N + layers 31b and 31c are formed inside the Si pillars 6a, 6b and 6c, respectively, by being diffused inside.
  • NiSi layers 32a, 32b, and 32c are formed on the side surface layers of the Si pillars 6a, 6b, and 6c in contact with the NiSi layer 28b, respectively, and B and As atoms are pushed out by impurities, and the Si pillars 6a, 6b, and The P + layer 33a and the N + layers 33b and 33c are formed inside the Si pillars 6a, 6b, and 6c by diffusing inside the 6c.
  • the SiO 2 layers 3a, 3b, and 3c thermal diffusion of donor and acceptor impurity atoms is suppressed, and silicidation is also suppressed at the same time. Therefore, the P + layers 31a, N + layers 31b and 31c, and the P + layers 33a and N + are suppressed.
  • Layers 33b and 33c are separated by SiO 2 layers 3a, 3b and 3c.
  • the NiSi layers 28a and 28b and the SiO 2 layers 23a and 23b are patterned using the lithography method and the RIE method so as to remain on the outer peripheral portions of the Si pillars 6a, 6b, and 6c. layer 28aa, 28bb, forming SiO 2 layer 23aa, a 23bb respectively.
  • the SiN layer 15c, 18d, 18e is positioned in the middle in the height direction of the SiN layer.
  • Layer 35 is formed.
  • openings are formed on the outer periphery of the TiN layers 18c, 18d, and 18e.
  • the NiSi layer 36a in contact with the TiN layers 18c and 18d and the NiSi layer 36b in contact with the TiN layer 18e are formed.
  • the SiO 2 layer 37 is formed such that the position of the upper surface is higher than the surfaces of the NiSi layers 36a and 36b and lower than the tops of the Si pillars 6a, 6b and 6c. To do. Thereafter, using the SiO 2 layer 37 as a mask, the SiO 2 layers 14b, 14c, 14d, the TiN layers 18c, 18d, 18e, and the HfO 2 layers 11b, 11c, 11d at the tops of the Si pillars 6a, 6b, 6c are etched.
  • the top of the Si pillar 6a is formed using a lithography method and an ion implantation method. Then, boron (B) is ion-implanted into the P + layer 38a, and arsenic (As) is ion-implanted into the tops of the Si pillars 6b and 6c to form N + layers 38b and 38c, respectively.
  • FIG. 2N shows the next step.
  • (E) is a sectional structural view taken along line Y3-Y3 ′ in (a).
  • an SiN layer 39a is formed on the SiO 2 layer 37 on the outer periphery of the P + layer 38a and the N + layers 38b and 38c.
  • a SiO 2 film (not shown) is entirely covered, and then the surface of the SiO 2 film is flat by the CMP method so that the position of the upper surface coincides with the top of the P + layer 38a, N + layers 38b and 38c.
  • Two layers 39b are formed.
  • a contact hole 40a is formed through the SiO 2 layer 23aa.
  • a contact hole 40b is formed through the NiSi layer 28aa, the SiN layer 15, and the SiO 2 layer 14a.
  • a SiO 2 layer (not shown) is deposited on the entire surface by ALD. Then, as shown in FIG. 2O, by RIE, the side surfaces of the contact holes 40a are left the SiO 2 layer 41a, to remove the SiO 2 layer on the NiSi layer 28 aa. Similarly, the side surface of the contact hole 40b is left a SiO 2 layer 41b, the removal of the SiO 2 layer on the TiN layer 18a.
  • a tungsten (W) layer (not shown) is deposited on the whole inside the contact holes 40a and 40b and on the SiO 2 layer 39b by ALD. Then, as shown in FIG. 2P, the surface layer of the W layer and the SiO 2 layer 39b is polished by the MCP method, and the top surface positions are the top portions of the P + layer 38a, the N + layers 38b and 38c, W layers 43a and 43b coinciding with the upper surface of the SiO 2 layer 39b are formed.
  • the SiO 2 layer 39b is removed to expose the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b above the upper surface of the SiN layer 39a.
  • a SiO 2 layer (not shown) is deposited on the entire surface by CVD.
  • the SiO 2 layer is uniformly etched to the upper surface of the SiN layer 39a by using the RIE method.
  • the SiO 2 layers 46a and 46b are left on the side surfaces of the W layers 43a and 43b.
  • the SiO 2 layers 46c, 46d, and 46e are left on the side surfaces of the P + layer 38a and the N + layers 38b and 38c.
  • an aluminum oxide (AlO) insulating layer (not shown) is deposited on the entire surface by CVD.
  • AlO aluminum oxide
  • FIG. 2R the position of the upper surface of the AlO layer by the CMP method is adjusted to be the top surfaces of the P + layer 38a, the N + layers 38b and 38c, and the upper surfaces of the W layers 43a and 43b.
  • the AlO layer 51 is formed by polishing flat.
  • the SiO 2 layers 46a, 46b, 46c, 46d, and 46e on the side surfaces of the P + layer 38a, the N + layers 38b and 38c, and the side surfaces of the W layers 43a and 43b are removed.
  • contact holes 50a, 50b, 50c, 50d, and 50e are formed that surround the top portions of the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b, respectively.
  • a resist layer (not shown) is formed to cover the contact holes 50c, 50d, and 50e.
  • the SiN layer 39a and the SiO 2 layer 37 on the outer periphery of the W layer 43a are etched by the RIE method using the resist layer and the AlO layer 51 as a mask to contact holes 50aa on the NiSi layer 36a.
  • the SiN layer 39a, the SiO 2 layer 37, the SiN layer 35, the SiO 2 layer 23bb on the outer periphery of the W layer 43b, and the SiO 2 layer 41b in contact therewith are etched.
  • Contact hole 50bb is formed on NiSi layer 28bb.
  • a W layer (not shown) is deposited inside the contact holes 50c, 50d, 50e, 50aa, 50bb and on the AlO layer 51 by ALD. Then, as shown in FIG. 2T, the W layer is polished by CMP so that the positions of the upper surfaces become the top portions of the P + layer 38a and the N + layers 38b and 38c and the W layers 43a and 43b. As a result, the side surfaces of the W layers 43a and 43b, the side surfaces of the P + layer 38a, and the side surfaces of the N + layers 38b and 38c are surrounded, and inside the contact holes 50aa, 50bb, 50c, 50d, and 50e, the W layer 52a , 52b, 52c, 52d, and 52e.
  • a SiO 2 layer 54 is formed on the entire surface. Then, contact holes 55a and 55b penetrating the SiO 2 layer 54 on the P + layer 38a and the N + layer 38b are formed, and the SiO 2 layer 54, the AlO layer 51, the SiN layer 39a and the SiO 2 layer are formed on the P + layer 8aa.
  • NiSi layers 66a and 66b are formed on the tops of the Si pillars 6a and 6b, a NiSi layer 66c is formed on the P + layer 8aa at the bottom of the contact hole hole 55c, and a bottom of the contact hole hole 55c is formed.
  • a NiSi layer 66d is formed on N + layer 8bb.
  • the NiSi layers 66a and 66b are desirably formed up to the outer periphery of the Si pillars 6a and 6b in plan view.
  • a power wiring metal layer VDD connected to the P + layers 38a and 8aa via the contact holes 55a and 55c; a ground wiring metal layer VSS connected to the N + layers 38b and 8bb via the contact holes 55b and 55d; Form.
  • a SiO 2 layer 56 is formed on the entire surface by CVD and CMP. Thereafter, a contact hole 57 is formed on the TiN layer 18b through the SiO 2 layers 56 and 54, the AlO layer 51, the SiN layer 39a, the SiO 2 layer 37, the SiN layer 35, the SiN layer 15, and the SiO 2 layer 11a. . Then, a word line wiring metal layer WL connected to the TiN layer 18b through the contact hole 57 is formed.
  • a SiO 2 layer 58 is formed on the entire surface by CVD and CMP. Thereafter, the SiO 2 layers 58, 56, 54 are penetrated through the top of the N + layer 38c of the Si pillar 6c to form a contact hole 60a, and the SiO 2 layers 58, 56, 54 are formed over the N + layer 8cc.
  • the contact hole 60b is formed through the AlO layer 51, the SiN layer 39a, the SiO 2 layer 37, the SiN layers 35 and 15, the SiO 2 layer 14a, the HfO 2 layer 11a, and the SiO 2 layers 10 and 7c.
  • a NiSi layer 66e is formed on the top of the Si pillar 6c, and a NiSi layer 66f is formed on the N + layer 8cc at the bottom of the contact hole 60b.
  • a bit line wiring metal layer BL connected to the N + layer 38c through the contact hole 60a and connected in the direction along the Y2-Y2 ′ line in plan view is formed, and the N-layer through the contact hole 60b is formed.
  • An inversion bit line wiring metal layer BLR connected in parallel to the bit line wiring metal layer BL in plan view and connected to the + layer 8cc is formed.
  • an SGT (with P + layers 33a and 38a as a drain and source, a TiN layer 18c as a gate, and a Si pillar 6a between the P + layers 33a and 38a as a channel) (Corresponding to the P channel type SGT_Pc1 in FIG. 1B) is formed, and under the Si pillar 6a, the P + layers 8aa and 31a are used as the source and drain, the TiN layer 18a is used as the gate, and the Si between the P + layers 8aa and 31a is formed.
  • An SGT (corresponding to the P-channel type SGT_Pc2 in FIG. 1B) having the column 6a as a channel is formed.
  • an SGT (N channel in FIG. 1B) having an N + layer 33b, 38b as a source and a drain, a TiN layer 18d as a gate, and a Si column 6b between the N + layers 33b, 38b as a channel is formed on the Si pillar 6b.
  • N + layers 8bb and 31b are used as sources and drains
  • TiN layer 18a is used as a gate
  • Si columns 6a between N + layers 8bb and 31b are used as channels.
  • SGT (corresponding to the N channel type SGT_Nc2 in FIG. 1B) is formed. Further, an SGT (N channel in FIG.
  • N + layer 33c, 38c as a source and a drain
  • TiN layer 18e as a gate
  • Si column 6c between the N + layers 33c, 38c as a channel is formed on the Si pillar 6c.
  • N + layers 8cc and 31c are used as sources and drains
  • a TiN layer 18b is used as a gate
  • a Si column 6c between N + layers 8cc and 31c is used as a channel.
  • SGT (corresponding to the N channel type SGT_Nc2 in FIG. 1B) is formed. These SGTs (corresponding to SGT_Pc1, Pc2, Nc1, Nc2, SN1, and SN2 in FIG.
  • the P + layer 38a and the N + layers 38b and 38c are W layers 52c, 52d and 52e, which are low resistance metal layers, and low resistance silicide layers. Surrounded by NiSi layers 66a, 66b, 66e. The bottom positions of the W layers 52c, 52d, and 52e are formed at positions close to the lower ends of the P + layer 38a and the N + layers 38b and 38c.
  • the diode junction resistance by the P + layer 38a and the N + layers 38b and 38c can be lowered, and a uniform electric field can be formed at the diode junction by the P + layer 38a and the N + layers 38b and 38c. This can contribute to lower voltage driving and higher speed of the SGT circuit. 2. Etching SiO 2 layers 46a, 46b, 46c, 46d, and 46e surrounding the W layers 43a and 43b and the P + layers 38a and N + layers 38b and 38c at the tops of the Si pillars 6a, 6b, and 6c in a plan view.
  • W layers 52a and 52b which surround the W layers 43a and 43b and the P + layers 38a and N + layers 38b and 38c at the tops of the Si pillars 6a, 6b and 6c in a planar shape using the structure obtained as described above.
  • 52c, 52d, 52e are formed.
  • the SiO 2 layers 46a, 46b, 46c, 46d, and 46e are self-arraignment that does not require a mask alignment step in the lithography method with respect to the positional relationship between the W layers 43a and 43b and the Si pillars 6a, 6b, and 6c. Formed with.
  • the W layers 52a, 52b, 52c, 52d, and 52e are formed in a self-aligned manner with respect to the W layers 43a and 43b and the Si pillars 6a, 6b, and 6c.
  • contact holes 50a, 50b, 50c, 50d, 50e having the same depth are formed in the vertical direction, and thereafter, as shown in FIG. 2S, contact holes 50b, 50c, A contact hole 50aa and a contact hole 50bb are formed by RIE using a resist layer (not shown) covering 50d and 50e and the AlO layer 51 as a mask.
  • the depth of the contact holes 50c, 50d, and 50e, the depth of the contact hole 50aa, and the depth of the contact hole 50bb can be made different.
  • the W layers 52c, 52d, and 52e, the W layer 52a, and the W layer 52b having different depths can be easily formed. This facilitates the production of the SGT circuit. 4).
  • An SiO 2 layer 41a is formed on the side surface of the NiSi layer 28bb facing the W layer 43a.
  • the NiSi layers 28aa, 28bb, 36a are overlapped with each other, but the W layer 43a and the NiSi layer 28bb penetrating them are insulated, while the NiSi layer 28aa and the NiSi layer 36a can be connected.
  • a SiO 2 layer 41b is formed on the side surface of the NiSi layer 28aa facing the W layer 43b.
  • the TiN layer 18a and the NiSi layers 28aa and 28bb are overlapped with each other, while the W layer 43b penetrating them is used to insulate the W layer 43b and the NiSi layer 28aa, It becomes possible to connect the TiN layer 18a and the NiSi layer 28bb. This allows the SRAM cell area to be reduced. 5.
  • the NiSi layer 28bb is formed on the NiSi layer 28aa.
  • the W layer 52a is connected to the NiSi layer 36a and the upper surface thereof, so that the connection between the NiSi layers 36a and 28aa is realized.
  • a W layer 43b penetrating through the NiSi layers 28aa and 28bb and having a top portion located above the NiSi layer 28bb is formed, and the outer periphery of the W layer 43b is surrounded and is not self-aligned without using a special lithography method.
  • the W layer 52b formed in (1) is connected to the NiSi layer 28bb and the upper surface thereof, so that the connection between the NiSi layer 28bb and the TiN layer 18a is realized.
  • the W layer 43a and the W layer 52a are formed in a self-alignment
  • the W layer 43b and the W layer 52b are formed in a self-alignment.
  • high-density wiring of the SRAM cell is realized. 6).
  • Each of the W layers 52a and 52b in which the entire top side surfaces of the contributing W layers 43a and 43b are enclosed in a circle shape can be performed in a self-alignment process and in the same process. Thereby, a high density SGT circuit can be formed easily. 7). As shown in FIGS.
  • the top of the W layers 43a and 43b and the P + layer 38a and the N + layers 38b and 38c at the top of the Si pillars 6a, 6b and 6c are covered with an SiO 2 layer ( Then, this SiO 2 layer is etched by the RIE method, and the top portions of the W layers 43a and 43b and the P + layers 38a and N + on the top portions of the Si pillars 6a, 6b, and 6c.
  • the SiO 2 layers 46a, 46b, 46c, 46d, and 46e were formed surrounding the layers 38b and 38c.
  • the width of the SiO 2 layers 46a, 46b, 46c, 46d, and 46e in plan view is shorter than the case of using the lithography method because it is not necessary to ensure a mask alignment dimension margin in the lithography method. Is possible.
  • the positional relationship among the W layers 43a and 43b, the P + layers 38a, the N + layers 38b and 38c, and the SiO 2 layers 46a, 46b, 46c, 46d, and 46e is formed by self-alignment. Yes. Thereby, the connection of W layer 43a, 43b, P + layer 38a, N + layer 38b, 38c, and W layer 52a, 52b, 52c, 52d, 52e can be formed in high density.
  • FIGS. 3A and 3B a method for manufacturing a columnar semiconductor device having SGT according to the second embodiment of the present invention will be described with reference to FIGS. 3A and 3B.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is
  • FIG. 6A is a cross-sectional structure diagram taken along line Y2-Y2 ′ in FIG. 5A
  • FIG. 5E is a cross-sectional structure diagram taken along line Y3-Y3 ′ in FIG.
  • the manufacturing method of the second embodiment is the same as the process shown in FIGS. 2A to 2W of the first embodiment except for the differences described below.
  • a NiSi layer (not shown) made of silicide, for example, is deposited inside the contact holes 50c, 50d, 50e, 50aa, 50bb by the ALD method. Then, the NiSi layer is polished by CMP to the upper surfaces of the W layers 43a and 43b and the Si pillars 6a, 6b and 6c to form NiSi layers 62a, 62b, 62c, 62d and 62e. Then, a SiO 2 layer 63 (corresponding to the SiO 2 layer 54 in FIG. 2U) is formed over the entirety.
  • NiSi layers 64a, 64b, and 64c are formed on the tops of the Si pillars 6a, 6b, and 6c in contact with the NiSi layers 62c, 62d, and 62e. Then, the acceptor and donor impurities of the P + layer 38a, the N + layers 38b, and 38c are pushed out below the Si pillars 6a, 6b, and 6c by the pushing effect of the NiSi layers 64a, 64b, and 64c. The P + layer 65a and the N + layers 65b and 65c are formed (see Non-Patent Document 3 for the impurity push-out effect). Thereafter, the same process as that in FIGS. 2U to 2W is performed to form the SRAM cell similar to that of the first embodiment.
  • the P + layer 38a, the N + layers 38b, and 38c in the first embodiment are replaced with NiSi layers 64a, 64b, and 64c that are silicide layers.
  • NiSi layer 64a, 64b, the donor from 64c or P + layer 65a having a high concentration impurity density of the extrusion effect of the acceptor impurity,, N + layer 65b, 65c are formed.
  • the diode junction resistance is further reduced as compared with the first embodiment. This leads to low voltage driving and high speed driving of the SGT circuit.
  • FIGS. 4A and 4B a method for manufacturing a columnar semiconductor device having SGTs according to a third embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is
  • FIG. 6A is a cross-sectional structure diagram taken along line Y2-Y2 ′ in FIG. 5A
  • FIG. 5E is a cross-sectional structure diagram taken along line Y3-Y3 ′ in FIG.
  • the manufacturing method of the third embodiment is the same as the process shown in FIGS. 2A to 2W of the first embodiment except for the differences described below.
  • the same steps as in FIGS. 2A to 2Q are performed except that the P + layer 38a and the N + layers 38b and 38c are not formed in the step shown in FIG. 2M.
  • the resist layer (not shown) as a mask, the SiO 2 layers 46a, 46b, and 46c are etched to form contact holes 50a, 50b, and 50c.
  • the entire Si layer (not shown) containing acceptor impurities is covered.
  • the Si layer is polished to the upper surface of the Si pillars 6a, 6b, 6c and the W layers 43a, 43b by CMP to surround the tops of the Si pillars 6a, W layers 43a, 43b as shown in FIG. 4A.
  • Si layers 67a, 67b and 67c are formed. Then, similarly to the formation of the Si layers 67a, 67b, 67c, Si layers 67d, 67e containing donor impurities are formed surrounding the tops of the Si pillars 6b, 6c. Specifically, first, using the resist layer as a mask, the SiO 2 layers 46d and 46e are etched to form contact holes 50d and 50e. Then, a Si layer (not shown) containing donor impurities is entirely covered. Then, the Si layer is polished by CMP to the upper surface of the Si pillars 6a, 6b, 6c and the W layers 43a, 43b, and as shown in FIG. 4A, the Si layers 67d, 67e is formed.
  • Si layers 67a, 67b, 67c containing acceptor impurities are formed in the contact holes 50a, 50b, 50c.
  • Si layers 67d, 67e containing donor impurities are formed in the contact holes 50d, 50e.
  • a SiO 2 layer 63 (corresponding to the SiO 2 layer 54 in FIG. 2U) is formed over the entirety. Note that, instead of forming the Si layers 67a and 67b together with the Si layer 67c as described above, the Si layers 67d and 67e may be formed. In this case, the Si layers 67a and 67b contain donor impurities.
  • the Si layers 67a and 67b By including donor impurities or acceptor impurities in the Si layers 67a and 67b, the Si layers 67a and 67b, the W layers 43a and 43b, and the NiSi layer 36a are connected with low resistance. Further, the Si layers 67a and 67b may be formed independently of the Si layers 67c, 67d and 67e. In this case, the Si layers 67a and 67b may not include donor impurities or acceptor impurities.
  • a tungsten silicide (WSi 2 ) layer is formed in the Si layers 67a and 67b by a subsequent heat treatment, whereby the Si layers 67a and 67b, the W layers 43a and 43b, the NiSi layer 36a, Are connected with low resistance.
  • silicide layer including an acceptor or a donor may be used instead of the Si layers 67c, 67d, and 67e including the acceptor or the donor.
  • silicide similar to that of the third embodiment is formed on the tops of the Si pillars 6a, 6b, 6c.
  • the Si layers 67c, 67d, and 67e can be formed by using, for example, a Si epitaxial method containing donor or acceptor impurities at a high concentration for forming the Si layer.
  • the low resistance P + layer 38 a and N + layers 38 b and 38 c can be formed on top of the Si pillars 6 a, 6 b and 6 c.
  • a high-speed SGT circuit can be manufactured.
  • a silicide layer containing an acceptor or a donor is used instead of the Si layer 67c, 67d, 67e containing an acceptor or a donor
  • a silicide similar to that of the third embodiment is formed on top of the Si pillars 6a, 6b, 6c. A layer is formed. This leads to low voltage driving and high speed driving of the SGT circuit.
  • FIG. (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 6A is a cross-sectional structure diagram taken along line Y2-Y2 ′ in FIG. 5A
  • FIG. 5E is a cross-sectional structure diagram taken along line Y3-Y3 ′ in FIG.
  • a resist layer (not shown) is placed at the same position as the contact holes 57, 55c, 55d, and 55e in the first embodiment in plan view. Then, contact holes (not shown) are formed on the P + layer 8aa, the N + layers 8bb and 8cc, and the TiN layer 18b by lithography using the resist layer as a mask.
  • a W layer (not shown) is deposited inside the contact holes 50c, 50d, 50e, 50aa, 50bb and on the AlO layer 51 by ALD. Then, the W layer is polished by CMP so that the positions of the upper surfaces become the top portions of the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b. As a result, the side surfaces of the W layers 43a and 43b, the side surfaces of the P + layer 38a, and the side surfaces of the N + layers 38b and 38c are surrounded, and the W layer is formed inside the contact holes 50aa, 50bb, 50c, 50d, and 50e.
  • W layers 70a, 70b, 70c, and 70d are formed in the contact holes on the N + layer 8cc, the P + layer 8aa, the N + layer 8bb, and the TiN layer 18b.
  • the upper surface positions of the W layers 43a, 43b, 52a, 52b, 52c, 52d, 52e, 70a, 70b, 70c, and 70d are the same.
  • the SiO 2 layer 54 is formed on the entire surface. Then, contact holes 55a and 55b that penetrate the SiO 2 layer 54 on the P + layer 38a and the N + layer 38b are formed, and a contact hole 71b that penetrates the SiO 2 layer 54 is formed on the W layer 70b. A contact hole 71c penetrating the SiO 2 layer 54 is formed on 70c. Then, NiSi layers 66c, 66d, and 66f are formed on the P + layer 8aa, the N + layer 8bb, and the 8cc surface layer at the bottom of the contact holes 70a, 70b, and 70c.
  • NiSi layers 66a and 66b are desirably formed up to the outer periphery of the Si pillars 6a and 6b in plan view.
  • a power wiring metal layer VDD connected to the P + layers 38a and 8aa via the contact holes 55a and 71b; a ground wiring metal layer VSS connected to the N + layers 38b and 8bb via the contact holes 55b and 71c; Form.
  • the SiO 2 layer 56 is formed on the entire surface by CVD and CMP. Thereafter, the contact hole 71d is formed on the W layer 70d through the SiO 2 layers 56 and 54. Then, a word line wiring metal layer WL connected to the TiN layer 18b through the contact hole 71d is formed.
  • a SiO 2 layer 58 is formed on the entire surface by CVD and CMP. Thereafter, the SiO 2 layers 58, 56, and 54 are penetrated on the N + layer 38 c on the top of the Si pillar 6 c to form a contact hole 60 a, and the SiO 2 layers 58, 56, and 54 are formed on the W layer 70 a. A contact hole 71a is formed through the hole. Thereafter, a bit line wiring metal layer BL connected to the N + layer 38c through the contact hole 60a and connected in the direction along the Y2-Y2 ′ line in a plan view is formed, and the N via the contact hole 71a is formed. An inversion bit line wiring metal layer BLR connected in parallel to the bit line wiring metal layer BL in plan view and connected to the + layer 8cc is formed. Thus, an SRAM cell circuit is formed.
  • the bottom positions of the contact holes 55a, 55b, 55c, 55d, 57, 60a, and 60b are different.
  • the bottom positions of the contact holes 55a, 55b, 60a, 71a, 71b, 71c, 71d are the W layers 43a, 43b, 52a, 52b, 52c, 52d, 52e, 70a, 70b.
  • Top surface position This facilitates the formation of the wiring metal layers VDD, VSS, BL, BLR, WL via the contact holes 55a, 55b, 60a, 71a, 71b, 71c, 71d.
  • the number of wiring metal layers reaches several tens of layers, which leads to the wiring metal layer including the formation of the logic circuit portion. Making the bottom position of the contact hole the same in the height direction leads to high density formation of the wiring metal layer.
  • FIG. (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 6A is a cross-sectional structure diagram taken along line Y2-Y2 ′ in FIG. 5A
  • FIG. 5E is a cross-sectional structure diagram taken along line Y3-Y3 ′ in FIG.
  • a W layer (not shown) is deposited on the entire surface. Then, the whole is polished by CMP so that the upper surface position of the W layer is above the AlO layer 51. Then, as shown in FIG. 6, a W layer 72a connected to the W layers 43a and 52a and a W layer 72b connected to the N + layer 38c and the W layer 52e are formed by lithography and etching. Thereafter, the processes of FIGS. 2U to 2W are performed.
  • the W layer 72a connected to the W layers 43a and 52a and the W layer 72b connected to the N + layer 38c and the W layer 52e are formed.
  • a W wiring layer connected to any or all of the W layers 52 a, 52 b, 52 c, 52 d, and 52 e can be formed on the AlO layer 51 depending on the necessity in design.
  • the performance of the circuit can be improved by applying the present embodiment not only to the SRAM circuit but also to other circuit designs.
  • a wiring material layer other than tungsten may be formed on the W layers 43a, 43b, 52a, 52b, and the AlO layer 51.
  • a metal wiring layer connected to any or all of the W layers 52a, 52b, 52c, 52d, and 52e can be formed on the AlO layer 51.
  • the performance of the circuit can be improved by applying the present embodiment not only to the SRAM circuit but also to other circuit designs.
  • it is desirable that the wiring material layer after the lithography process is etched earlier than the W layer.
  • the wiring material layer is patterned without etching the W layer not covered with the resist in the W layers 52a, 52b, 52c, 52d, and 52e.
  • the SRAM cell circuit using SGT has been described as an example, but the present invention can be applied to other circuit formation using SGT. The same applies to other embodiments according to the present invention.
  • the AlO layer 51 is used as an etching mask, and the tops of the Si pillars 6a, 6b, 6c and the tops of the W layers 43a, 43b are left, and the contact holes 50a, 50b, 50c, 50d, 50e is formed, but the etching mask material (AlO layer 51 is used in the first embodiment), the semiconductor pillar material (Si pillars 6a, 6b, and 6c are used in the first embodiment), and the shape of the contact hole
  • the material of the layer to be removed in the first embodiment, SiO 2 layers 46a, 46b, 46c, 46d, 46e, 37, and SiN layers 39a, 35 are used), and the etching method has its respective purposes. If so, it is optional. The same applies to other embodiments according to the present invention.
  • the SiN layer 39a is formed on the SiO 2 layer 37 on the outer periphery of the P + layer 38a and the N + layers 38b and 38c.
  • Other material layers may be used as long as the material layer becomes.
  • the upper ends of the TiN layers 18c, 18d, and 18e may be oxidized to form an insulating layer there, or a part of the upper ends of the TiN layers 18c, 18d, and 18e may be formed.
  • An insulating layer may be embedded therein by etching.
  • the SiN layer 39a can be omitted if there is at least a material layer that serves as an etching stopper for etching the SiO 2 layers 46c, 46d, 46e below the SiO 2 layers 46c, 46d, 46e.
  • the material selection of the SiN layer 39a, the SiO 2 layers 46a, 46b, 46c, 46d, 46e, and the AlO layer 51 is arbitrary as long as the respective purposes are obtained. The same applies to other embodiments according to the present invention.
  • the SiO 2 layers 5a, 5b, and 5c are formed on the Si pillars 6a, 6b, and 6c.
  • other single layer or a plurality of material layers may be used.
  • mono layer or multiple layers, such as a SiN layer, for example may be sufficient. The same applies to other embodiments according to the present invention.
  • the SiO 2 layers 5a, 5b, and 5c are removed on the Si pillars 6a, 6b, and 6c in the process of FIG. 2M.
  • the SiO 2 layers 5a, 5b, and 5c are Even if any step is left, there is no problem as long as there is no inconvenience for obtaining the object of the present invention.
  • the wiring conductor layer portion may be formed of another material layer composed of a single layer or a plurality of layers such as silicide or metal. The same applies to other embodiments according to the present invention.
  • the NiSi layer 28aa which is the lower wiring conductor layer
  • the NiSi layer 28bb which is the intermediate wiring conductor layer
  • the NiSi layer 36a which is the upper wiring conductor layer
  • Contact holes 40a and 40b were formed in the substrate.
  • the NiSi layer 28aa is connected to the drain N + layer 31b of the lower SGT
  • the NiSi layer 28bb is connected to the drain N + layer 33b of the upper SGT
  • the NiSi layer 36a is connected to the gate TiN layer 18d of the upper SGT. ing.
  • the combination of the source impurity region, the drain impurity region, and the gate conductor layer of the SGT connected to the upper wiring conductor layer, the intermediate wiring conductor layer, and the lower wiring conductor layer is It can be changed as appropriate. The same applies to other embodiments according to the present invention.
  • the side surface shape of the NiSi layer 28bb whose side surface is insulated by the SiO 2 layer 41a coincides with the outer peripheral position of the contact hole 40a in plan view, but the side surface of the NiSi layer 28bb is the contact hole. You may spread on the outer side of 40a. Thereby, the capacity
  • the side surface shape of the NiSi layer 28aa whose side surface is insulated by the SiO 2 layer 41b coincided with the outer peripheral position of the contact hole 40b in plan view, but the side surface of the NiSi layer 28aa spreads outside the contact hole 40b. It may be. As a result, the capacitance between the NiSi layer 28aa and the TiN layer 18a can be reduced. This is also effective in forming circuits other than the SRAM cell circuit. The same applies to other embodiments according to the present invention.
  • the contact holes 40a and 40b are formed from the uppermost SiO 2 layer 39b to the upper surface of the NiSi layer 28aa and the TiN layer 18a.
  • the bottoms of the contact holes 40a and 40b may be formed up to the inside of the NiSi layer 28aa and the TiN layer 18a. The same applies to other embodiments according to the present invention.
  • the NiSi layers 28a and 28b are formed in the spaces 25a and 28b as the P-type poly-Si layers 22a and 22b and the N + -type poly-Si layers 26a and 26b are silicided by Ni atoms of the Ni layers 21a and 21b. Projected into 25b and 25c.
  • a silicide layer is formed using another metal layer such as titanium (Ti) or cobalt (Co), and this silicide layer is projected into the spaces 25a, 25b and 25c. Also good.
  • a silicide layer containing a large amount of metal atoms may be formed by sputtering deposition or the like, and thereafter, protrusions into the silicide layer spaces 25a, 25b, and 25c may be performed.
  • the N + layers 31b, 31c, 33b, 33c, the P + layers 31a, 33a, and the gate TiN layers 18c, 18d, 18e surrounding the outer periphery of each of the Si pillars 6a, 6b, 6c are formed by using other methods. You may connect with NiSi layer 28aa, 28bb, 36a, 36b which is the wiring conductor layer connected and arrange
  • the SiO 2 layers 41a and 41b are formed on the side surfaces of the NiSi layers 36a and 28bb, which are the upper wiring conductor layers, facing the side surfaces of the contact holes 40a and 40b.
  • the SiO 2 layers 41a and 41b may be removed from the side surfaces of the NiSi layers 36a and 28bb. This is similarly applicable to other embodiments according to the present invention.
  • the Si pillars 6a, 6b, 6c are formed on the SiO 2 layer substrate 1 to form the SRAM cell circuit.
  • an SOI (Silicon on Insulator) substrate other substrates such as a Si substrate may be used.
  • a well structure corresponding to the source or drain N + layer or P + layer at the bottom of the Si pillars 6a, 6b, 6c may be provided on the surface of the Si substrate. This is similarly applicable to other embodiments according to the present invention.
  • the W layers 43a and 43b are used, but other conductor layers may be used instead.
  • the W layers 43a and 43b and other conductor layers may be composed of a plurality of conductor layers including a barrier layer.
  • the materials constituting the plurality of conductor layers may be the same or different as long as they satisfy the characteristics required by the present embodiment.
  • NiSi layers 62a, 62b, 62c, 62d, and 62e are formed so as to surround the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b.
  • the above may be formed from another silicide material or an alloy of other semiconductor atoms and metal atoms instead of NiSi.
  • Such a silicide material and alloy may be any material that can be alloyed to the outer peripheral portion or the center of the impurity region at the top of the semiconductor pillar in plan view.
  • Si layers 67a, 67b, 67c, 67d, and 67e containing acceptor or donor impurities are formed surrounding the tops of the Si pillars 6a, 6b, and 6c and the W layers 43a and 43b.
  • a silicide layer and / or other material layer containing acceptor or donor impurities may be formed.
  • a silicide layer and / or another material layer not containing an acceptor or donor impurity may be formed.
  • the W 2 layer 43a is formed by uniformly etching the SiO 2 layer (not shown) deposited on the entire surface by the CVD method using the RIE method up to the upper surface of the SiN layer 39a.
  • 43b were left on the side surfaces of the circular band-like SiO 2 layers 46a, 46b, and the circular band-like SiO 2 layers 46c, 46d, 46e were left on the side surfaces of the P + layer 38a and the N + layers 38b, 38c.
  • the SiO 2 layers 46a, 46b, 46c, 46d, and 46e are formed of other material layers as long as they remain by self-alignment with the side surfaces of the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b. There may be. Further, other methods may be used instead of the RIE method. The same applies to other embodiments according to the present invention.
  • Each of the Si layers 67a, 67b, 67c, 67d, and 67e of the third embodiment is formed so as to surround one of the Si pillars 6a, 6b, 6c, and the W layers 43a and 43b in a circular band shape in plan view.
  • these shapes are not limited to the circular belt shape.
  • the outer shape of the cross-sectional shape of the above structure in plan view may be a shape depending on the cross-sectional shape of the Si pillars 6a, 6b, 6c and the W layers 43a, 43b corresponding to them, for example, a similar shape, As long as the cross-sectional shape of the Si pillars 6a, 6b, 6c and the W layers 43a, 43b is a square, the cross-sectional shape of the Si pillars 6a, 6b, 6c, and the W layers 43a, 43b may be oval. The shape may be oval, circular, or oval.
  • the cross-sectional shape of the above structure may be any shape surrounding the Si pillars 6a, 6b, 6c and the W layers 43a, 43b in plan view. In particular, since it is not necessary to form an extra mask, it is preferable to form the cross-sectional shape of the above structure in a uniform band shape.
  • the side surfaces of the Si pillars 6a, 6b, 6c are connected to the NiSi layers 28aa, 28bb, and the NiSi layers 30a, 30b, 30c, 32a, 32b, 32c in the Si pillars 6a, 6b, 6c.
  • the P + layers 31a and 33a and the N + layers 31b, 31c, 33b, and 33c were formed by heat treatment in FIG. 2K.
  • the formation of these structures by heat treatment can be delayed from the timing shown in the first embodiment, and may be performed by the final step of manufacturing the SGT. The same applies to other embodiments according to the present invention.
  • the single material layer of the SiN layers 15 and 35 has been described.
  • a composite material layer for example, a composite material layer having a SiO 2 layer at the bottom and a SiN layer at the top may be used.
  • an insulating material layer having a small diffusion coefficient of HF ions may be used. This is also applicable to other embodiments according to the present invention.
  • the W layer 72a connected to the W layers 43a and 52a and the W layer 72b connected to the N + layer 38c and the W layer 52e are formed. Since the W layer 43a and the W layer 52a, which are low resistance material layers, are already connected to each other without passing through the W layer 72a, the W layer 72a only needs to be connected to at least the W layer 52a. Similarly, since the N + layer 38c and the W layer 52e, which are low resistance material layers, are already connected to each other without going through the W layer 72b, the W layer 72b only needs to be connected to at least the W layer 52e. The same applies when the present invention is applied to other embodiments.
  • the gate conductor layer is composed of the TiN layers 18a, 18b, 18c, and 18d.
  • the present invention is not limited to this, and the gate conductor layer may be formed of another metal material.
  • the gate conductor layer may have a multilayer structure including a metal layer and, for example, a poly-Si layer. This is similarly applicable to other embodiments according to the present invention.
  • a semiconductor column is used as a channel, and a plurality of memory cells each including a tunnel oxide layer, a charge storage layer, an interlayer insulating layer, and a control conductor layer surrounding the semiconductor column are vertically arranged. Formed in the direction.
  • the semiconductor pillars at both ends of these memory cells include a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to a NAND flash memory circuit.
  • the impurity regions including the same donor impurity are formed. It may be a tunnel effect SGT. This is the same for the remaining SGTs. This is similarly applicable to other embodiments according to the present invention.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Furthermore, even if a part of the structural requirements of the above-described embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.

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Abstract

柱状半導体装置の製造方法は、Ｓｉ柱（６ｂ）の頂部のＮ＋層（３８ｂ）と、Ｗ層（４３ａ）の頂部と、の側面を、円帯状のＳｉＯ２層と、これを囲んだ外周部にＡｌＯ層（５１）と、を形成し、このＡｌＯ層をマスクに円帯状ＳｉＯ２層をエッチングして、円帯状のコンタクトホールを形成し、このコンタクトホールにＷ層（５２ａ、５２ｂ）を埋め込むことにより、Ｎ＋層（３８ｂ）と、Ｗ層（４３ａ）の頂部と、の側面に接して、平面視において、等幅で、円帯状のＷ層（５２ａ、５２ｄ）を形成する工程を有する。

Description

柱状半導体装置の製造方法
　本発明は、柱状半導体装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図７に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ＋層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋層」と称する。）が形成されている。このソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　図７に示したＳＧＴは１つのＳｉ柱内に１つのＳＧＴが形成されている。これに対して、１つのＳｉ柱内に複数のＳＧＴを積上げて、形成することが可能である。この場合、各ＳＧＴのソース、ドレイン半導体領域と、ゲート導体層とに接続され、ソース、ドレイン半導体領域と垂直方向において同じ高さに形成された各配線導体層同士が、平面視において互いに重なりあうことになる。そして、ＳＧＴ回路の最終工程においては、各配線導体層は、各配線導体層上に形成されたコンタクトホールを介して、これらの上方に形成された配線金属層と接続されなければいけない。このため、ＳＧＴ回路の高集積化には、配線導体層、コンタクトホール、配線金属層の形成方法が、重要となる。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
　柱状半導体装置の高密度化の実現が求められている。
　本発明の第１の観点に係る、柱状半導体装置の製造方法は、
　基板と、
　前記基板上に対して垂直方向に延在する半導体柱と、
　前記半導体柱の外周を囲むゲート絶縁層と、
　前記ゲート絶縁層を囲むゲート導体層と、
　前記垂直方向において前記ゲート導体層の上端以上で前記半導体柱の頂部以下の高さに上面位置を有する層間絶縁層と、
　を有する半導体構造体を提供する工程と、
　露出している前記半導体柱の上部の側面を囲んで第１の材料層を形成する工程と、
　前記第１の材料層を囲んで第２の材料層を形成する工程と、
　前記第２の材料層をエッチングマスクにして、前記第１の材料層をエッチングして、前記第２の材料層内に第１のコンタクトホールを形成する工程と、
　前記第１のコンタクトホールに導電性を有する第１の導電材料層を形成する工程と、を備える、
　ことを特徴とする。
　前記半導体柱内で前記半導体柱の前記上部より下方にアクセプタまたはドナー不純物を含む第２の不純物領域を形成する工程と、
　前記半導体柱の前記上部に前記第１の導電材料層の側面に繋がる前記アクセプタまたはドナー不純物を含む第１の不純物領域を形成する工程と、をさらに備える、
　ことがさらに好ましい。
　前記基板に対して垂直方向に延在する前記半導体柱とは別の半導体柱と、前記別の半導体柱の外周を囲む前記ゲート絶縁層とは別のゲート絶縁層と、前記別のゲート絶縁層を囲む前記ゲート導体層とは別のゲート導体層と、前記別の半導体柱内に互いに離れて形成された第３の不純物領域及び第４の不純物領域とを有する、前記半導体構造体とは異なる１個または複数個の別の半導体構造体と、
　前記ゲート導体層、前記別のゲート導体層、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ下から上にこの順番で存在する第１の配線導体層、第２の配線導体層、及び第３の配線導体層を含む積層構造体を提供する工程と、
　前記第２の材料層の上表面から前記第１の配線導体層の上表面又は内部までつづき、前記第３の配線導体層及び前記第２の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
　前記第２のコンタクトホールに露出した前記第２の配線導体層の側面に第１の管状絶縁層を形成する工程と、
　前記第２のコンタクトホールを充満して導電性を有する第２の導電材料層を形成する工程と、
　前記第２の導電材料層の上部の側面を露出させる工程と、をさらに備え、
　前記第１の材料層を形成する工程は、前記第２の導電材料層の前記上部の前記側面を囲んで第３の材料層を形成する工程を含み、
　前記第２の材料層を形成する工程は、前記第３の材料層を囲んで第４の材料層を形成する工程を含み、そして、
　前記第４の材料層をエッチングマスクにして、前記第３の材料層をエッチングして、前記第４の材料層内に第３のコンタクトホールを形成する工程と、
　前記第３のコンタクトホールに導電性を有する第３の導電材料層を形成する工程と、をさらに備える、
　ことがさらに好ましい。
　前記第１の導電材料層が少なくとも金属原子と半導体原子とを含み、
　熱処理により、前記第１の導電材料層の前記金属原子を、前記半導体柱の前記上部内に拡散させて、前記半導体柱の前記上部内に合金層を形成する工程をさらに備える、
　ことがさらに好ましい。
　前記第１の導電材料層が前記アクセプタまたはドナー不純物を含み、
　前記第１の不純物領域を形成する工程では、熱処理により前記アクセプタまたはドナー不純物を、前記半導体柱の前記上部内に拡散させて、前記第１の不純物領域を形成する、
　ことがさらに好ましい。
　平面視において、前記第１のコンタクトホールの場所以外にあり、前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され水平方向に延在する配線導体層に繋がり、且つ前記第２の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
　第４の導電材料層を前記第４のコンタクトホールに充満する工程と、
　前記第１の導電材料層と前記第４の導電材料層との頂部表面を面一にする工程と、をさらに備える、
　ことがさらに好ましい。
　前記第１の導電材料層と、前記第２の導電材料層と、前記第３の導電材料層との頂部表面を面一にする工程を備える、
　ことがさらに好ましい。
　前記第１の導電材料層を形成する工程及び前記第３の導電材料層を形成する工程は、導体材料を、前記第１のコンタクトホール及び前記第３のコンタクトホールに充満させ、且つ前記第２の材料層上に堆積し、その後、リソグラフィ法とエッチングにより、前記導体材料から、前記第１の導電材料層に繋がった第１の配線導体層と、前記第３の導電材料層に繋がった第２の配線導体層との、一方または両者を、前記第２の材料層上に形成することで行われる、
　ことがさらに好ましい。
　前記第１の導電材料層と、前記第２の導電材料層と、前記第３の導電材料層との頂部表面を面一にする工程の後、前記第２の材料層上に配線材料層を堆積する工程と、
　リソグラフィ法とエッチングにより、前記配線材料層から、前記第１の導電材料層に繋がった第４の配線導体層と、前記第３の導電材料層に繋がった第５の配線導体層との、一方または両者を、前記第２の材料層上に形成する工程を含み、
　前記エッチングにおける、前記第４の配線導体層及び前記第５の配線導体層のエッチング速度が、前記第１の導電材料層、前記第２の導電材料層、及び前記第３の導電材料層のエッチング速度より早い、
　ことがさらに好ましい。
　前記第１の材料層が、平面視において、等幅で前記半導体柱の上部を囲んで形成される、
　ことがさらに好ましい。
　本発明によれば、高密度の柱状半導体装置が実現する。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置を説明するためのＳＲＡＭセル模式構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
　以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ、図１Ｂ、図２Ａ～図２Ｗを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
　図１Ａに、本実施形態の柱状半導体装置である、ＳＧＴを用いたＳＲＡＭセル回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ２と、から構成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ１のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ２のドレインとが接続されている。Ｐチャネル型ＳＧＴ_Ｐｃ２のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ２のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ１のドレインとが接続されている。
　図１Ａに示すように、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１のソース、ドレインはビット線端子ＢＬｔとＮチャネル型ＳＧＴ_Ｎｃ１、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインとに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ２のソース、ドレインは反転ビット線端子ＢＬＲｔと、Ｎチャネル型ＳＧＴ_Ｎｃ２、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインとに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｎチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１よりなる回路領域Ｃ１と、Ｐチャネル型ＳＧＴ_Ｐｃ２、Ｎチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。
　図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は３個のＳｉ柱ＳＰ１、ＳＰ２、ＳＰ３より構成されている。
　Ｓｉ柱ＳＰ１には、図１ＡにおけるＰチャネル型ＳＧＴ_Ｐｃ１が上部に形成され、Ｐチャネル型ＳＧＴ_Ｐｃ２が下部に形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２はＳｉ柱ＳＰ１の中間にあるＳｉＯ２層Ｏｘ１で分離されている。Ｐチャネル型ＳＧＴ_Ｐｃ１は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ１と、ゲートＧｐ１の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ１とソースＰ＋層Ｐｓ１とより形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ２は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ２と、ゲートＧｐ２の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ２とソースＰ＋層Ｐｓ２とより形成されている。
　Ｓｉ柱ＳＰ２には、図１ＡにおけるＮチャネル型ＳＧＴ_Ｎｃ１が上部に形成され、Ｎチャネル型ＳＧＴ_Ｎｃ２が下部に形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２はＳｉ柱ＳＰ２の中間にあるＳｉＯ２層Ｏｘ２で分離されている。Ｎチャネル型ＳＧＴ_Ｎｃ１は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ１と、ゲートＧｎ１の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ１とソースＮ＋層Ｎｓ１とより形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ２は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ２と、ゲートＧｎ２の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ２とソースＮ＋層Ｎｓ２とより形成されている。
　Ｓｉ柱ＳＰ３には、図１ＡにおけるＮチャネル型ＳＧＴ_ＳＮ１が上部に形成され、Ｎチャネル型ＳＧＴ_ＳＮ２が下部に形成されている。Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２はＳｉ柱ＳＰ３の中間にあるＳｉＯ２層Ｏｘ３で分離されている。Ｎチャネル型ＳＧＴ_ＳＮ１は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ１と、ゲートＧｓ１の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ１とソースＮ＋層Ｓｓ１とより形成されている。Ｎチャネル型ＳＧＴ_ＳＮ２は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ２と、ゲートＧｓ２の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ２とソースＮ＋層Ｓｓ２とより形成されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートＧｐ１、Ｇｎ１が接続され、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続され、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が接続されている。さらに、ゲートＧｐ１、Ｇｎ１と、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１のソースＰ＋層Ｐｓ１、Ｐｓ２は電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２のソースＮ＋層Ｎｓ１、Ｎｓ２はグランド端子Ｖｓｓに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ１はビット線端子ＢＬｔに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ２は反転ビット線端子ＢＬＲｔに接続され、Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に、図１Ａに示した回路図の回路領域Ｃ１が形成され、下部に回路領域Ｃ２が形成されている。そして、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さにある構成要素同士が、Ｓｉ柱の上下間の接続経路を介さないで接続されている。即ち、ゲートＧｐ１、Ｇｎ１が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続され、ドレインＰ＋層Ｐｄ１、Ｎ＋層Ｎｄ１、Ｓｄ１が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、ドレインＰ＋層Ｐｄ２、Ｎ＋層Ｎｄ２、Ｓｄ２が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、同様にゲートＧｐ２、Ｇｎ２が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続されている。これに対し、ゲートＧｐ１、Ｇｎ１と、ドレインＰ＋層Ｐｄ２、Ｎ＋層Ｎｄ２との接続は、上下間の接続経路を介して接続する必要がある。同様に、ゲートＧｐ２、Ｇｎ２と、ドレインＰ＋層Ｐｄ１、Ｎ＋層Ｎｄ１との接続は、上下間の接続経路を介して接続されている。
　図２Ａに、ＳＧＴを有する柱状半導体装置であるＳＲＡＭセル回路の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図を示す。
　図２Ａに示すように、ＳｉＯ２層基板１上に、積層されたｉ層２、ＳｉＯ２層３、ｉ層４、ＳｉＯ２層５を形成する。
　次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ２層５ａ、５ｂ、５ｃを形成する。次に、レジスト層、ＳｉＯ２層５ａ、５ｂ、５ｃをマスクに、ＲＩＥ法を用いて、ｉ層４、ＳｉＯ２層３、ｉ層２をエッチングして、ＳｉＯ２層基板１上にｉ層２の下層を残して、Ｓｉ柱６ａ、６ｂ、６ｃを形成する。そして、レジスト層を除去する。この結果、Ｓｉ柱６ａは、ｉ層２ｂ１、ＳｉＯ２層３ａ、ｉ層４ａ、ＳｉＯ２層５ａを含み、Ｓｉ柱６ｂは、ｉ層２ｂ２、ＳｉＯ２層３ｂ、ｉ層４ｂ、ＳｉＯ２層５ｂを含み、Ｓｉ柱６ｃは、ｉ層２ｂ３、ＳｉＯ２層３ｃ、ｉ層４ｃ、ＳｉＯ２層５ｃを含む。
　次に、リソグラフィ法とＲＩＥ法を用いて、下層に残存するｉ層２をエッチングして、Ｓｉ柱６ａの外周部にｉ層２ａ１を、Ｓｉ柱６ｂの外周部にｉ層２ａ２を、Ｓｉ柱６ｃの外周部にｉ層２ａ３を形成する。
　次に、図２Ｃに示すように、例えば熱酸化により、Ｓｉ柱６ａ、６ｂ、６ｃとｉ層２ａ１、２ａ２、２ａ３の外周にＳｉＯ２層７ａ、７ｂ、７ｃを形成する。そして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの外周部のｉ層２ａ１にＰ＋層８ａを形成し、Ｓｉ柱６ｂの外周部のｉ層２ａ２にＮ＋層８ｂを形成し、Ｓｉ柱６ｃの外周部のｉ層２ａ３にＮ＋層８ｃを形成する。そして、Ｓｉ柱６ａ、６ｂ、６ｃの下部と、ｉ層２ａ１、２ａ２、２ａ３とを囲んで、ＳｉＯ２層１０を形成する。
　次に、図２Ｄに示すように、ＳｉＯ２層１０より上のＳｉＯ２層７ａ、７ｂ、７ｃを除去した後に、Ｓｉ柱６ａ、６ｂ、６ｃと、ＳｉＯ２層１０を覆って、例えばＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ２）層１１と、窒化チタン（ＴｉＮ）層１２を順次形成する。最終的に、ＨｆＯ２層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。
　次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、Ｓｉ柱６ａ、６ｂを囲んだＴｉＮ層１２ａと、Ｓｉ柱６ｃを囲んだＴｉＮ層１２ｂを形成する。
　次に、図２Ｆに示すように、全体を覆って、ＳｉＯ２層１４を形成する。その後、熱処理を行い、Ｐ＋層８ａ、Ｎ＋層８ｂ、８ｃのドナー、またはアクセプタ不純物原子をｉ層２ａ１、２ａ２、２ａ３の全体に熱拡散して、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを形成する。その後、Ｓｉ柱６ａ、６ｂ、６ｃの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。ＳｉＯ２層３ａ、３ｂ、３ｃの垂直方向での位置が、レジスト層１６の中央部になるように、レジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉＮ層１５との上表面に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６ａ、６ｂ、６ｃの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ２層１４をエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ２層１４は、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。
　以上の結果、図２Ｇに示すように、ＳｉＯ２層１４は、ＳｉＮ層１５に覆われたＳｉＯ２層１４ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域のＳｉＯ２層１４ｂ、１４ｃ、１４ｄとに分離される。続いて、ＳｉＯ２層１４ａ、１４ｂ、１４ｃ、１４ｄ、ＳｉＮ層１５をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、ＴｉＮ層１２ａが、Ｓｉ柱６ａ、６ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ａと、ＳｉＯ２層１４ｂで覆われたＴｉＮ層１８ｃと、ＳｉＯ２層１４ｃで覆われたＴｉＮ層１８ｄに分離され、ＴｉＮ層１２ｂが、Ｓｉ柱６ｃの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ｂと、ＳｉＯ２層１４ｄで覆われたＴｉＮ層１８ｅに分離される。次に、ＳｉＯ２層１４ａ、１４ｂ、１４ｃと、ＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅと、をマスクとして用い、ＨｆＯ２層１１をエッチングすることで、ＨｆＯ２層１１が、Ｓｉ柱６ａ、６ｂ、６ｃの下方領域においてＴｉＮ層１８ａ、１８ｂで覆われたＨｆＯ２層１１ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域でＴｉＮ層１８ｃ、１８ｄ、１８ｅにそれぞれ覆われたＨｆＯ２層１１ｂ、１１ｃ、１１ｄとに分離される。その後、ＴｉＮ層１８ａのＳｉ柱６ａ側の露出部、ＴｉＮ層１８ａのＳｉ柱６ｂ側の露出部、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、１８ｅの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆを形成する。その後、ＴｉＯ層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ形成時にＳｉ柱６ａ、６ｂ、６ｃ側面に形成されたＳｉＯ２層（図示せず）を除去する。
　次に、図２Ｈに示すように、例えば、ＳｉＯ２層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてＳｉＯ２層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をＳｉＯ２層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２１ａを形成する。同様に、バイアス・スパッタ法により、ボロン（Ｂ）不純物を含んだＰ型ポリＳｉ層２２ａ、ＳｉＯ２層２３ａ、Ｎｉ層２１ｂ、Ｐ型ポリＳｉ層２２ｂ、ＳｉＯ２層２３ｂを順次積層する。ここで、ＳｉＯ２層２３ｂの上面は、Ｓｉ柱６ａ、６ｂ、６ｃの上部を覆ったＳｉＯ２層１４ｂ、１４ｃ、１４ｄと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ＳｉＯ２層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６ａ、６ｂ、６ｃの外周部側面とＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂとの間に、密閉された空間２５ａ、２５ｂ、２５ｃが形成される。その後、ＳｉＮ層１５上に堆積されたＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂよりなる積層膜と同時にＳｉ柱６ａ、６ｂ、６ｃ頂部上に形成された積層膜（図示せず）を除去する。
　次に、図２Ｉに示すように、Ｓｉ柱６ａを覆ったレジスト層２７を形成する。その後、ＳｉＯ２層基板１上面より砒素（Ａｓ）原子のイオン注入により、Ｓｉ柱６ｂ、６ｃの外周部のＰ型ポリＳｉ層２２ａ、２２ｂをＮ＋層化してＮ＋型ポリＳｉ層２６ａ、２６ｂを形成する。その後、レジスト層２７を除去する。
　次に、図２Ｊに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２１ａ、２１ｂのＮｉ原子をＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２８ａ、２８ｂをそれぞれ形成する。ＮｉＳｉ層２８ａ、２８ｂは、Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂはＳｉＮ層１５、ＳｉＯ２層２３ａ、２３ｂにより挟まれているので、ＮｉＳｉ層２８ａ、２８ｂは、主に空間２５ａ、２５ｂ、２５ｃ内に突出する。Ｎ＋型ポリＳｉ層２６ａ、２６ｂに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２２ａ、２２ｂとに含まれているＢ原子は、ＮｉＳｉ層２８ａ、２８ｂより外側に押し出される（この押し出し現象については非特許文献３を参照のこと）。この不純物原子押し出し効果により、空間２５ａ、２５ｂ、２５ｃ内に突き出したＮｉＳｉ層２８ａ、２８ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱６ａ、６ｂ、６ｃ表面に接触する。
　次に、図２Ｋに示すように、熱処理を行って、ＮｉＳｉ層２８ａ、２８ｂのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱６ａ、６ｂ、６ｃ内に拡散させる。こうして、ＮｉＳｉ層２８ａに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３０ａ、３０ｂ、３０ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃが形成される。同様に、ＮｉＳｉ層２８ｂに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３２ａ、３２ｂ、３２ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃが形成される。ＳｉＯ２層３ａ、３ｂ、３ｃでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｐ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃと、Ｐ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃとは、ＳｉＯ２層３ａ、３ｂ、３ｃで分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａ、２８ｂ、ＳｉＯ２層２３ａ、２３ｂを、Ｓｉ柱６ａ、６ｂ、６ｃの外周部に残存するように、パターン加工することで、ＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ２層２３ａａ、２３ｂｂをそれぞれ形成する。
　次に、図２Ｌに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの高さ方向の中間に位置するように、ＳｉＮ層３５を形成する。続いて、空間２５ａ、２５ｂ、２５ｃを形成した方法と同じ方法を用いることで、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの外周に開口部を形成する。続いて、ＴｉＮ層１８ｃ、１８ｄに接触したＮｉＳｉ層３６ａと、ＴｉＮ層１８ｅに接触したＮｉＳｉ層３６ｂを形成する。
　次に、図２Ｍに示すように、ＳｉＯ２層３７を、その上表面の位置がＮｉＳｉ層３６ａ、３６ｂの表面よりも高く、かつＳｉ柱６ａ、６ｂ、６ｃの頂部よりも低くなるように形成する。その後、ＳｉＯ２層３７をマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＳｉＯ２層１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをエッチングする。次に、ＳｉＯ２層３７、１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをマスクにして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの頂部にボロン（Ｂ）をイオン注入してＰ＋層３８ａを、Ｓｉ柱６ｂ、６ｃの頂部に砒素（Ａｓ）をイオン注入してＮ＋層３８ｂ、３８ｃをそれぞれ形成する。
　図２Ｎに次の工程を示す。（ｅ）は（ａ）におけるＹ３－Ｙ３’線に沿った断面構造図である。図２Ｎに示すように、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの外周部のＳｉＯ２層３７の上にＳｉＮ層３９ａを形成する。そして、全体にＳｉＯ２膜（図示せず）を被覆して、その後にＣＭＰ法により、上表面の位置がＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と一致する、表面が平坦なＳｉＯ２層３９ｂを形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａａ上に、ＳｉＯ２層３９ｂ、ＳｉＮ層３９ａ、ＳｉＯ２層３７、ＮｉＳｉ層３６ａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａを貫通させて、コンタクトホール４０ａを形成する。同じく、リソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層１８ａ上に、ＳｉＯ２層３９ｂ、ＳｉＮ層３９ａ、ＳｉＯ２層３７、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａ、ＮｉＳｉ層２８ａａ、ＳｉＮ層１５、ＳｉＯ２層１４ａを貫通させて、コンタクトホール４０ｂを形成する。
　次に、全体にＡＬＤ法によりＳｉＯ２層（図示せず）を堆積する。そして、図２Ｏに示すように、ＲＩＥ法を用いて、コンタクトホール４０ａの側面にＳｉＯ２層４１ａを残存させ、ＮｉＳｉ層２８ａａ上のＳｉＯ２層を除去する。同様に、コンタクトホール４０ｂの側面にＳｉＯ２層４１ｂを残存させ、ＴｉＮ層１８ａ上のＳｉＯ２層を除去する。
　次に、全体にＡＬＤ法によりタングステン（Ｗ）層（図示せず）を、コンタクトホール４０ａ、４０ｂの内部とＳｉＯ２層３９ｂ上部に堆積する。そして、図２Ｐに示すように、ＭＣＰ法により、Ｗ層と、ＳｉＯ２層３９ｂとの表面層を研磨して、上表面の位置がＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と、ＳｉＯ２層３９ｂとの上表面と一致するＷ層４３ａ、４３ｂを形成する。
　次に、ＳｉＯ２層３９ｂを除去して、ＳｉＮ層３９ａの上表面より上のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂを露出させる。そして、全体にＣＶＤ法によりＳｉＯ２層（図示せず）を堆積する。そして、図２Ｑに示すように、ＲＩＥ法を用いてＳｉＯ２層をＳｉＮ層３９ａ上表面まで均一にエッチングする。これにより、Ｗ層４３ａ、４３ｂの側面にＳｉＯ２層４６ａ、４６ｂを残存させる。同時にＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの側面にＳｉＯ２層４６ｃ、４６ｄ、４６ｅを残存させる。
　次に全体にＣＶＤ法により例えば酸化アルミニウム（ＡｌＯ）絶縁層（図示せず）を堆積する。そして、図２Ｒに示すように、ＣＭＰ法によりＡｌＯ層の上表面の位置が、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとの上表面になるように、平坦に研磨して、ＡｌＯ層５１を形成する。そして、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとの側面のＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅを除去する。これにより、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂのそれぞれを円帯状に囲んだコンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅが形成される。
　次に、コンタクトホール５０ｃ、５０ｄ、５０ｅを覆ってレジスト層（図示せず）を形成する。そして、図２Ｓに示すように、ＲＩＥ法により、レジスト層、ＡｌＯ層５１をマスクにして、Ｗ層４３ａの外周のＳｉＮ層３９ａ、ＳｉＯ２層３７をエッチングしてＮｉＳｉ層３６ａ上にコンタクトホール５０ａａを形成する。同様に、レジスト層とＡｌＯ層５１をマスクにして、Ｗ層４３ｂの外周のＳｉＮ層３９ａ、ＳｉＯ２層３７、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、及びこれらに接するＳｉＯ２層４１ｂをエッチングしてＮｉＳｉ層２８ｂｂ上にコンタクトホール５０ｂｂを形成する。
　次にＡＬＤ法により、コンタクトホール５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂの内部、及びＡｌＯ層５１上に、Ｗ層（図示せず）を堆積する。そして、図２Ｔに示すように、ＣＭＰ法により、上表面の位置がＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとなるようにＷ層を研磨する。これにより、Ｗ層４３ａ、４３ｂの側面と、Ｐ＋層３８ａの側面と、Ｎ＋層３８ｂ、３８ｃの側面とを囲み、且つコンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅ内部に、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅを形成する。
　次に、図２Ｕに示すように、全体にＳｉＯ２層５４を形成する。そして、Ｐ＋層３８ａ、Ｎ＋層３８ｂ上のＳｉＯ２層５４を貫通するコンタクトホール５５ａ、５５ｂを形成し、Ｐ＋層８ａａ上に、ＳｉＯ２層５４、ＡｌＯ層５１、ＳｉＮ層３９ａ、ＳｉＯ２層３７、ＳｉＮ層３５、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ｂ、ＳｉＯ２層１０を貫通するコンタクトホール５５ｃを形成し、Ｎ＋層８ｂｂ上に、ＳｉＯ２層５４、ＡｌＯ層５１、ＳｉＮ層３９ａ、ＳｉＯ２層３７、ＳｉＮ層３５、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ａ、ＳｉＯ２層１０を貫通するコンタクトホール５５ｄを形成する。そして、シリサイド層として、Ｓｉ柱６ａ、６ｂの頂部にＮｉＳｉ層６６ａ、６６ｂを形成し、コンタクトホールホール５５ｃの底部のＰ＋層８ａａ上にＮｉＳｉ層６６ｃを形成し、コンタクトホールホール５５ｃの底部のＮ＋層８ｂｂ上にＮｉＳｉ層６６ｄを形成する。ＮｉＳｉ層６６ａ、６６ｂは、平面視において、Ｓｉ柱６ａ、６ｂの外周まで形成されることが望ましい。そして、コンタクトホール５５ａ、５５ｃを介してＰ＋層３８ａ、８ａａに接続した電源配線金属層ＶＤＤと、コンタクトホール５５ｂ、５５ｄを介してＮ＋層３８ｂ、８ｂｂに接続したグランド配線金属層ＶＳＳと、を形成する。
　次に、図２Ｖに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層５６を形成する。その後、ＳｉＯ２層５６、５４、ＡｌＯ層５１、ＳｉＮ層３９ａ、ＳｉＯ２層３７、ＳｉＮ層３５、ＳｉＮ層１５、ＳｉＯ２層１１ａを貫通させて、ＴｉＮ層１８ｂ上にコンタクトホール５７を形成する。そして、コンタクトホール５７を介してＴｉＮ層１８ｂに接続したワード線配線金属層ＷＬを形成する。
　次に、図２Ｗに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層５８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ＋層３８ｃ上に、ＳｉＯ２層５８、５６、５４を貫通させて、コンタクトホール６０ａを形成し、Ｎ＋層８ｃｃ上に、ＳｉＯ２層５８、５６、５４、ＡｌＯ層５１、ＳｉＮ層３９ａ、ＳｉＯ２層３７、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａ、ＨｆＯ2層１１ａ、ＳｉＯ２層１０、７ｃを貫通させて、コンタクトホール６０ｂを形成する。そして、シリサイド層として、Ｓｉ柱６ｃの頂部にＮｉＳｉ層６６ｅを形成し、コンタクトホール６０ｂの底部のＮ＋層８ｃｃ上にＮｉＳｉ層６６ｆを形成する。その後、コンタクトホール６０ａを介して、Ｎ＋層３８ｃと接続する、平面視上においてＹ２－Ｙ２’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール６０ｂを介してＮ＋層８ｃｃと接続する、平面視上においてビット線配線金属層ＢＬに並行して繋がった反転ビット線配線金属層ＢＬＲを形成する。
　図２Ｗに示すように、Ｓｉ柱６ａの上部に、Ｐ＋層３３ａ、３８ａをドレイン、ソースとし、ＴｉＮ層１８ｃをゲートとし、Ｐ＋層３３ａ、３８ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）が形成され、Ｓｉ柱６ａの下部に、Ｐ＋層８ａａ、３１ａをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｐ＋層８ａａ、３１ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）が、形成される。
　また、Ｓｉ柱６ｂの上部に、Ｎ＋層３３ｂ、３８ｂをソース、ドレインとし、ＴｉＮ層１８ｄをゲートとし、Ｎ＋層３３ｂ、３８ｂ間のＳｉ柱６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１に対応する）が形成され、Ｓｉ柱６ｂの下部に、Ｎ＋層８ｂｂ、３１ｂをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｎ＋層８ｂｂ、３１ｂ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
　また、Ｓｉ柱６ｃの上部に、Ｎ＋層３３ｃ、３８ｃをソース、ドレインとし、ＴｉＮ層１８ｅをゲートとし、Ｎ＋層３３ｃ、３８ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_ＳＮ１に対応する）が形成され、Ｓｉ柱６ｃの下部に、Ｎ＋層８ｃｃ、３１ｃをソース、ドレインとし、ＴｉＮ層１８ｂをゲートとし、Ｎ＋層８ｃｃ、３１ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
　これらＳＧＴ（図１ＢのＳＧＴ_Ｐｃ１、Ｐｃ２、Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２に対応する）が接続配線されて、図１Ｂに示した模式構造図と同じく、Ｓｉ柱６ａ、６ｂ、６ｃの上部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１に対応する）による回路領域（図１Ｂの回路領域Ｃ１に対応する）と、Ｓｉ柱６ａ、６ｂ、６ｃの下部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２に対応する）による回路領域（図１Ｂの回路領域Ｃ２に対応する）と、により構成されたＳＲＡＭセル回路が形成される。
　第１実施形態の製造方法によれば、次のような特徴が得られる。
１．図２Ｗに示されるように、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃは、側面と上表面との全体を低抵抗金属層であるＷ層５２ｃ、５２ｄ、５２ｅと、低抵抗シリサイド層であるＮｉＳｉ層６６ａ、６６ｂ、６６ｅと、で囲まれている。Ｗ層５２ｃ、５２ｄ、５２ｅの底部位置は、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの下端に近い位置に形成されている。これにより、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃによるダイオード接合抵抗を低くでき、且つＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃによるダイオード接合に均一な電界を形成することができる。これは、ＳＧＴ回路の低電圧駆動化と高速化に寄与できる。
２．Ｗ層４３ａ、４３ｂとＳｉ柱６ａ、６ｂ、６ｃの頂部のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃとを平面視において円帯状に囲むＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅをエッチングして得られる構造を用いて、Ｗ層４３ａ、４３ｂとＳｉ柱６ａ、６ｂ、６ｃの頂部のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃとを平面視において円帯状に囲むＷ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅが形成される。ＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅは、Ｗ層４３ａ、４３ｂとＳｉ柱６ａ、６ｂ、６ｃとの位置関係について、リソグラフィ法におけるマスク合せ工程を必要としない自己整合（self-arraignment）で形成される。これにより、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅは、Ｗ層４３ａ、４３ｂとＳｉ柱６ａ、６ｂ、６ｃとに対して、自己整合で形成される。これはＳＧＴ回路を高密度に形成できることを示している。
３．図２Ｒに示したように、最初に、垂直方向において、同じ深さのコンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを形成し、その後に、図２Ｓに示すように、コンタクトホール５０ｂ、５０ｃ、５０ｄ、５０ｅを覆ったレジスト層（図示せず）とＡｌＯ層５１をマスクにして、ＲＩＥ法により、コンタクトホール５０ａａとコンタクトホール５０ｂｂをそれぞれ形成する。こうして、コンタクトホール５０ｃ、５０ｄ、５０ｅの深さと、コンタクトホール５０ａａの深さと、コンタクトホール５０ｂｂの深さとを異なるものにできる。これは、深さの異なるＷ層５２ｃ、５２ｄ、５２ｅと、Ｗ層５２ａと、Ｗ層５２ｂとを容易に形成できることを示している。これにより、ＳＧＴ回路の製作が容易になる。
４．Ｗ層４３ａに面したＮｉＳｉ層２８ｂｂの側面にＳｉＯ２層４１ａが形成されている。これにより、平面視において、ＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａが、お互いに重なっているのにも関わらず、これらを貫通するＷ層４３ａとＮｉＳｉ層２８ｂｂとを絶縁しつつ、ＮｉＳｉ層２８ａａとＮｉＳｉ層３６ａとを接続することが可能となる。これは、ＳＲＡＭセル面積の縮小を可能にする。
　同様に、Ｗ層４３ｂに面したＮｉＳｉ層２８ａａの側面にＳｉＯ２層４１ｂが形成されている。これにより、平面視において、ＴｉＮ層１８ａ、ＮｉＳｉ層２８ａａ、２８ｂｂが、お互いに重なっているのにも関わらず、これらを貫通するＷ層４３ｂによって、Ｗ層４３ｂとＮｉＳｉ層２８ａａを絶縁しつつ、ＴｉＮ層１８ａとＮｉＳｉ層２８ｂｂとを接続することが可能となる。これは、ＳＲＡＭセル面積の縮小を可能にする。
５．平面視において互いに重なった、下部配線導体層であるＮｉＳｉ層２８ａａ、中間配線導体層であるＮｉＳｉ層２８ｂｂ、上部配線導体層であるＮｉＳｉ層３６ａを有する構造において、ＮｉＳｉ層２８ａａ上に、ＮｉＳｉ層２８ｂｂ、３６ａを貫通して、且つ頂部がＮｉＳｉ層３６ａより上部に位置するＷ層４３ａを形成し、そして、このＷ層４３ａの外周を囲み、特別なリソグラフィ法を用いないで、自己整合で形成されたＷ層５２ａが、ＮｉＳｉ層３６ａとその上表面に接続されることにより、ＮｉＳｉ層３６ａと２８ａａとの接続が実現されている。
　同様に、平面視において互いに重なった、下部配線導体層であるＴｉＮ層１８ａ、中間配線導体層であるＮｉＳｉ層２８ａａ、上部配線導体層であるＮｉＳｉ層２８ｂｂを有する構造において、ＴｉＮ層１８ａ上に、ＮｉＳｉ層２８ａａ、２８ｂｂを貫通して、且つ頂部がＮｉＳｉ層２８ｂｂより上部に位置するＷ層４３ｂを形成し、そして、このＷ層４３ｂの外周を囲み、特別なリソグラフィ法を用いないで、自己整合で形成されたＷ層５２ｂが、ＮｉＳｉ層２８ｂｂと、その上表面に接続されることにより、ＮｉＳｉ層２８ｂｂとＴｉＮ層１８ａとの接続が実現されている。
　このように、Ｗ層４３ａとＷ層５２ａとが自己整合で形成され、Ｗ層４３ｂとＷ層５２ｂとが自己整合で形成されている。これにより、ＳＲＡＭセルの高密度配線が実現する。
６．ＳＧＴ回路の低電圧駆動化と高速化に寄与する、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの側面全体を円帯状に囲んだＷ層５２ｃ、５２ｄ、５２ｅと、ＳＧＴ回路の高密度化に寄与するＷ層４３ａ、４３ｂの頂部側面全体を円帯状に囲んだＷ層５２ａ、５２ｂと、をそれぞれが自己整合プロセスで、かつ同じ工程で行うことができる。これにより、高密度ＳＧＴ回路を容易に形成することができる。
７．図２Ｐ、図２Ｑに示したように、Ｗ層４３ａ、４３ｂの頂部と、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃと、を覆ってＳｉＯ２層（図示せず）を堆積し、その後に、ＲＩＥ法により、このＳｉＯ２層をエッチングして、Ｗ層４３ａ、４３ｂの頂部と、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃと、を囲んでＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅを形成した。平面視における、ＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅの幅長は、リソグラフィ法を用いて形成した場合より、リソグラフィ法におけるマスク合わせ寸法余裕を確保する必要がないので、短く形成することが可能である。また、平面視において、Ｗ層４３ａ、４３ｂと、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃと、ＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅと、の位置関係が自己整合により形成されている。これにより、Ｗ層４３ａ、４３ｂと、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃと、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅとの接続を、高密度に形成することができる。
（第２実施形態）
　以下、図３Ａ、図３Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３－Ｙ３’線に沿った断面構造図である。第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ～図２Ｗに示す工程と同様である。
　図３Ａに示す工程の前までは、図２Ａから図２Ｓまでと同じ工程を行う。ＡＬＤ法により、コンタクトホール５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂの内部に、例えばシリサイドであるＮｉＳｉ層（図示せず）を堆積する。そして、ＣＭＰ法によりＮｉＳｉ層を、Ｗ層４３ａ、４３ｂと、Ｓｉ柱６ａ、６ｂ、６ｃと、の上表面まで研磨して、ＮｉＳｉ層６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅを形成する。そして、全体にＳｉＯ２層６３（図２ＵにおけるＳｉＯ２層５４に対応する）を形成する。
　次に、図３Ｂに示すように、熱処理を行うことにより、ＮｉＳｉ層６２ｃ、６２ｄ、６２ｅに接したＳｉ柱６ａ、６ｂ、６ｃの頂部にＮｉＳｉ層６４ａ、６４ｂ、６４ｃが形成される。そして、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃのアクセプタおよびドナー不純物が、ＮｉＳｉ層６４ａ、６４ｂ、６４ｃの押し出し効果により、Ｓｉ柱６ａ、６ｂ、６ｃの下方に押し出されて、高い不純物濃度を持つＰ＋層６５ａ、Ｎ＋層６５ｂ、６５ｃが形成される（不純物押し出し効果については非特許文献３を参照）。以降、図２Ｕ～図２Ｗと同じ工程を行うことによって、第１実施形態と同様のＳＲＡＭセルが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
　本実施形態では、第１実施形態におけるＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの多くの部分がシリサイド層であるＮｉＳｉ層６４ａ、６４ｂ、６４ｃに置き換えられた構造となっている。更に、ＮｉＳｉ層６４ａ、６４ｂ、６４ｃからのドナー、またはアクセプタ不純物の押し出し効果により高濃度の不純物密度を持つＰ＋層６５ａ、Ｎ＋層６５ｂ、６５ｃが形成される。これにより、第１実施形態と比べて、ダイオード接合抵抗がさらに低抵抗化される。これは、ＳＧＴ回路の低電圧駆動化、高速駆動化に繋がる。
（第３実施形態）
　以下、図４Ａ、図４Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３－Ｙ３’線に沿った断面構造図である。第３実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ～図２Ｗに示す工程と同様である。
　図４Ａに示す工程の前までは、図２Ｍに示す工程でＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃを形成しない点を除いては、図２Ａから図２Ｑまでと同じ工程を行う。そして、レジスト層（図示せず）をマスクにして、ＳｉＯ２層４６ａ、４６ｂ、４６ｃをエッチングして、コンタクトホール５０ａ、５０ｂ、５０ｃを形成する。そして、アクセプタ不純物を含んだＳｉ層（図示せず）を全体に被覆する。そして、ＣＭＰ法によりＳｉ層をＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの上表面まで研磨して、図４Ａに示すように、Ｓｉ柱６ａ、Ｗ層４３ａ、４３ｂの頂部を囲んでＳｉ層６７ａ、６７ｂ、６７ｃを形成する。そして、Ｓｉ層６７ａ、６７ｂ、６７ｃを形成したのと同様に、Ｓｉ柱６ｂ、６ｃの頂部を囲んでドナー不純物を含んだＳｉ層６７ｄ、６７ｅを形成する。具体的には、まず、レジスト層をマスクにして、ＳｉＯ２層４６ｄ、４６ｅをエッチングして、コンタクトホール５０ｄ、５０ｅを形成する。そして、ドナー不純物を含んだＳｉ層（図示せず）を全体に被覆する。そして、ＣＭＰ法によりＳｉ層をＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの上表面まで研磨して、図４Ａに示すように、Ｓｉ柱６ｂ、６ｃの頂部を囲んでＳｉ層６７ｄ、６７ｅを形成する。これにより、コンタクトホール５０ａ、５０ｂ、５０ｃ内にアクセプタ不純物を含んだＳｉ層６７ａ、６７ｂ、６７ｃを形成する、コンタクトホール内５０ｄ、５０ｅ内にドナー不純物を含んだＳｉ層６７ｄ、６７ｅを形成し、最後に、全体にＳｉＯ２層６３（図２ＵにおけるＳｉＯ２層５４に対応する）を形成する。なお、上述のようにＳｉ層６７ａ、６７ｂをＳｉ層６７ｃと共に形成する代わりに、Ｓｉ層６７ｄ、６７ｅの形成と共に行ってもよい。この場合、Ｓｉ層６７ａ、６７ｂはドナー不純物を含むことになる。Ｓｉ層６７ａ、６７ｂにドナー不純物またはアクセプタ不純物を含ませることにより、Ｓｉ層６７ａ、６７ｂと、Ｗ層４３ａ、４３ｂと、ＮｉＳｉ層３６ａと、が低抵抗で接続される。また、Ｓｉ層６７ａ、６７ｂをＳｉ層６７ｃ、６７ｄ、６７ｅとは独立して形成してもよい。この場合、Ｓｉ層６７ａ、６７ｂに、ドナー不純物またはアクセプタ不純物を含ませなくてもよい。含ませない場合、後の熱処理によりＳｉ層６７ａ、６７ｂ内にタングステン・シリサイド（ＷＳｉ２）層が形成されることにより、Ｓｉ層６７ａ、６７ｂと、Ｗ層４３ａ、４３ｂと、ＮｉＳｉ層３６ａと、が低抵抗で接続される。
　次に、図４Ｂに示すように、熱処理を行い、Ｓｉ層６７ｃからＳｉ柱６ａの頂部にアクセプタ不純物を拡散させて、Ｐ＋層６８ａを形成し、Ｓｉ層６７ｄ、６７ｅからドナー不純物を拡散させて、Ｎ＋層６８ｂ、６８ｃを形成する。そして、第２実施形態と同様に、図２Ｕ～図２Ｗと同じ工程を行うことによって、第１実施形態と同様のＳＲＡＭセルが形成される。
　なお、アクセプタまたはドナーを含んだＳｉ層６７ｃ、６７ｄ、６７ｅに替えて、アクセプタまたはドナーを含んだシリサイド層を用いてもよい。この場合、Ｓｉ柱６ａ、６ｂ、６ｃの頂部に、第３実施形態と同様なシリサイドが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．本実施形態では、Ｓｉ層の形成に例えばドナー又はアクセプタ不純物を高濃度に含んだＳｉエピタキシャル法を用いてＳｉ層６７ｃ、６７ｄ、６７ｅを形成することができる。これにより、Ｓｉ柱６ａ、６ｂ、６ｃ頂部に低抵抗のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃを形成することができる。これにより、高速なＳＧＴ回路を製作することが可能となる。
２．アクセプタまたはドナーを含んだＳｉ層６７ｃ、６７ｄ、６７ｅに替えて、アクセプタまたはドナーを含んだシリサイド層を用いた場合は、Ｓｉ柱６ａ、６ｂ、６ｃの頂部に、第３実施形態と同様なシリサイド層が形成される。これは、ＳＧＴ回路の低電圧駆動化、高速駆動化に繋がる。
（第４実施形態）
　以下、図５を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３－Ｙ３’線に沿った断面構造図である。
　第１実施形態における図２Ａ～図２Ｓまでの工程を行った後に、平面視において、第１実施形態におけるコンタクトホール５７、５５ｃ、５５ｄ、５５ｅと同じ位置にレジスト層（図示せず）をＡｌＯ層５１に形成し、リソグラフィ法によりこのレジスト層をマスクにして、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃ、ＴｉＮ層１８ｂ上にコンタクトホール（図示せず）を形成する。
　次にＡＬＤ法により、コンタクトホール５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂの内部、及びＡｌＯ層５１上に、Ｗ層（図示せず）を堆積する。そして、ＣＭＰ法により、上表面の位置がＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとなるようにＷ層を研磨する。これにより、Ｗ層４３ａ、４３ｂの側面と、Ｐ＋層３８ａの側面と、Ｎ＋層３８ｂ、３８ｃの側面とを囲み、且つコンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅの内部に、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅを形成し、Ｎ＋層８ｃｃ、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、ＴｉＮ層１８ｂ上のコンタクトホール内部にＷ層７０ａ、７０ｂ、７０ｃ、７０ｄを形成する。これにより、Ｗ層４３ａ、４３ｂ、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、７０ａ、７０ｂ、７０ｃ、７０ｄの上表面位置は同じになる。
　次に、全体にＳｉＯ２層５４を形成する。そして、Ｐ＋層３８ａ、Ｎ＋層３８ｂ上のＳｉＯ２層５４を貫通するコンタクトホール５５ａ、５５ｂを形成し、Ｗ層７０ｂ上にＳｉＯ２層５４を貫通するコンタクトホール７１ｂを形成し、Ｗ層７０ｃ上にＳｉＯ２層５４を貫通するコンタクトホール７１ｃを形成する。そして、コンタクトホール７０ａ、７０ｂ、７０ｃの底部のＰ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃ表層にＮｉＳｉ層６６ｃ、６６ｄ、６６ｆを形成する。ＮｉＳｉ層６６ａ、６６ｂは、平面視において、Ｓｉ柱６ａ、６ｂの外周まで形成されることが望ましい。そして、コンタクトホール５５ａ、７１ｂを介してＰ＋層３８ａ、８ａａに接続した電源配線金属層ＶＤＤと、コンタクトホール５５ｂ、７１ｃを介してＮ＋層３８ｂ、８ｂｂに接続したグランド配線金属層ＶＳＳと、を形成する。
　次に、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層５６を形成する。その後、ＳｉＯ２層５６、５４を貫通させて、Ｗ層７０ｄ上にコンタクトホール７１ｄを形成する。そして、コンタクトホール７１ｄを介してＴｉＮ層１８ｂに接続したワード線配線金属層ＷＬを形成する。
　次に、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層５８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ＋層３８ｃ上に、ＳｉＯ２層５８、５６、５４を貫通させて、コンタクトホール６０ａを形成し、Ｗ層７０ａ上に、ＳｉＯ２層５８、５６、５４を貫通させて、コンタクトホール７１ａを形成する。その後、コンタクトホール６０ａを介して、Ｎ＋層３８ｃと接続する、平面視上においてＹ２－Ｙ２’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール７１ａを介してＮ＋層８ｃｃと接続する、平面視上においてビット線配線金属層ＢＬに並行して繋がった反転ビット線配線金属層ＢＬＲを形成する。こうして、ＳＲＡＭセル回路が形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
　第１実施形態では、コンタクトホール５５ａ、５５ｂ、５５ｃ、５５ｄ、５７、６０ａ、６０ｂの底部位置が、それぞれ異なっていた。これに対して、本実施形態では、コンタクトホール５５ａ、５５ｂ、６０ａ、７１ａ、７１ｂ、７１ｃ、７１ｄの底部位置が、Ｗ層４３ａ、４３ｂ、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、７０ａ、７０ｂの頂部表面位置になっている。これにより、コンタクトホール５５ａ、５５ｂ、６０ａ、７１ａ、７１ｂ、７１ｃ、７１ｄを介した配線金属層ＶＤＤ、ＶＳＳ、ＢＬ、ＢＬＲ、ＷＬの形成が容易になる。例えば、ＣＰＵチップのようにＳＲＡＭセル領域と同じチップ上に論理回路を形成する場合、配線金属層の層数が数１０層に及ぶので、論理回路部の形成を含めて、配線金属層に繋がるコンタクトホールの底部位置を高さ方向で同じにするのは、配線金属層の高密度形成に繋がる。
（第５実施形態）
　以下、図６を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３－Ｙ３’線に沿った断面構造図である。
　第１実施形態における図２Ａ～図２Ｓまでの工程を行った後に、Ｗ層（図示せず）を全体に堆積する。そして、全体をＣＭＰ法によりＷ層の上表面位置がＡｌＯ層５１より上方になるように研磨する。そして、図６に示すように、リソグラフィ法とエッチングによりＷ層４３ａ、５２ａに繋がるＷ層７２ａと、Ｎ＋層３８ｃ及びＷ層５２ｅに繋がるＷ層７２ｂとを形成する。これ以後、図２Ｕ～図２Ｗの工程を行う。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．本実施形態では、Ｗ層４３ａ、５２ａに繋がるＷ層７２ａと、Ｎ＋層３８ｃ及びＷ層５２ｅに繋がるＷ層７２ｂとを形成した。これは、設計上の必要性により、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅのいずれか、または全てに繋がったＷ配線層をＡｌＯ層５１上に形成できることを示している。これにより、ＳＲＡＭ回路だけでなく、他の回路設計に本実施形態を適用することにより、回路の高性能化を図ることができる。
２．また、第１実施形態における図２Ａ～図２Ｔまでの工程を行った後に、Ｗ層４３ａ、４３ｂ、５２ａ、５２ｂ、及びＡｌＯ層５１の上に、タングステン以外の配線材料層を形成しても、同様に、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅのいずれか、または全てに繋がった金属配線層をＡｌＯ層５１上に形成できる。これにより、ＳＲＡＭ回路だけでなく、他の回路設計に本実施形態を適用することにより、回路の高性能化を図ることができる。この場合、リソグラフィ工程の後の配線材料層のエッチングが、Ｗ層より早くエッチングされるようになされることが望ましい。これにより、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅの中で、レジストで覆われてないＷ層がエッチングされることなく、配線材料層がパターンニングされる利点が得られる。
　なお、第１実施形態では、ＳＧＴを用いたＳＲＡＭセル回路を例として説明したが、ＳＧＴを用いた他の回路形成においても本発明を適用することができる。そして、本発明に係るその他の実施形態においても同様である。
　また、本発明の実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃのそれぞれに、２個のＳＧＴを形成したが、１個、または３個以上を形成する回路形成においても、本発明を適用できる。
　また、第１実施形態では、ＡｌＯ層５１をエッチングマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部、及びＷ層４３ａ、４３ｂの頂部を残存させつつ、コンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを形成したが、エッチングマスクの材料（第１実施形態ではＡｌＯ層５１を使用）、半導体柱の材料（第１実施形態ではＳｉ柱６ａ、６ｂ、６ｃを使用）、及びコンタクトホールの形状を作るための被除去層の材料（第１実施形態ではＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、３７、ＳｉＮ層３９ａ、３５を使用）、並びに、エッチング法は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
　第１実施形態では、図２Ｎに示すように、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの外周部のＳｉＯ２層３７の上にＳｉＮ層３９ａを形成した。ＳｉＮ層３９ａに代えて、ＡｌＯ層５１とＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂをマスクにして、ＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅをエッチングする場合の、エッチングストッパ層となる材料層であれば、他の材料層を用いてもよい。また、ＳｉＮ層３９ａに代えて、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端を酸化して、そこに絶縁層を形成してもよいし、また、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端の一部をエッチングして、そこに絶縁層を埋め込んでもよい。少なくとも、ＳｉＯ２層４６ｃ、４６ｄ、４６ｅの下に、ＳｉＯ２層４６ｃ、４６ｄ、４６ｅのエッチングに対してエッチングストッパとなる材料層があれば、ＳｉＮ層３９ａを省略できる。また、ＳｉＮ層３９ａ、ＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、ＡｌＯ層５１の材料選択は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ上にＳｉＯ２層５ａ、５ｂ、５ｃを形成したが、他の単層または複数層の材料層を用いてもよい。また、例えばＳｉＮ層などの他の単層または複数層と、を組み合わせた材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ上にＳｉＯ２層５ａ、５ｂ、５ｃを、図２Ｍの工程において、除去したが、ＳｉＯ２層５ａ、５ｂ、５ｃは、この後のいずれかの工程まで残しても、本発明の目的を得るのに不都合がない限りは、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、下部ＳＧＴのソースＰ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを構成するＳｉ柱６ａ、６ｂ、６ｃの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部をシリサイドまたは金属などの単層または複数層から構成されるほかの材料層で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、平面視において下部配線導体層であるＮｉＳｉ層２８ａａと、中間配線導体層であるＮｉＳｉ層２８ｂｂと、上部配線導体層であるＮｉＳｉ層３６ａとが重なって形成された領域にコンタクトホール４０ａ、４０ｂを形成した。この場合、ＮｉＳｉ層２８ａａは下部ＳＧＴのドレインＮ＋層３１ｂに繋がっており、ＮｉＳｉ層２８ｂｂは上部ＳＧＴのドレインＮ＋層３３ｂに接続され、ＮｉＳｉ層３６ａは上部ＳＧＴのゲートＴｉＮ層１８ｄに接続されている。このように、ＳＧＴを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層とに繋がる、ＳＧＴのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、ＳｉＯ２層４１ａにより側面が絶縁されたＮｉＳｉ層２８ｂｂの側面形状が、平面視においてコンタクトホール４０ａの外周位置に一致していたが、ＮｉＳｉ層２８ｂｂの側面がコンタクトホール４０ａの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａ、２８ｂｂ間の容量を小さくすることが出来る。同様に、ＳｉＯ２層４１ｂにより側面が絶縁されたＮｉＳｉ層２８ａａの側面形状が、平面視においてコンタクトホール４０ｂの外周位置に一致していたが、ＮｉＳｉ層２８ａａの側面がコンタクトホール４０ｂの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａとＴｉＮ層１８ａとの間の容量を小さくすることが出来る。そして、これはＳＲＡＭセル回路以外の回路形成においても有効となる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、コンタクトホール４０ａ、４０ｂは、最上層のＳｉＯ２層３９ｂからＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの上表面まで形成されているが、コンタクトホール４０ａ、４０ｂのオーバエッチングにより、コンタクトホール４０ａ、４０ｂの底部は、ＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｎｉ層２１ａ、２１ｂのＮｉ原子によるＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂのシリサイド化に伴ってＮｉＳｉ層２８ａ、２８ｂを空間２５ａ、２５ｂ、２５ｃ内へ突起させた。このＮｉ層２１ａ、２１ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層を形成し、このシリサイド層を空間２５ａ、２５ｂ、２５ｃ内へ突起させることとしてもよい。また、金属原子を多く含んだシリサイド層を、スパッタ蒸着などにより形成して、その後に、シリサイド層の空間２５ａ、２５ｂ、２５ｃ内への突起を行ってもよい。また、他の方法を用いて、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃ、Ｐ＋層３１ａ、３３ａ、そして各Ｓｉ柱６ａ、６ｂ、６ｃの外周を囲んだゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅに繋がって水平方向に配置された配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａ、３６ｂとの接続を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、コンタクトホール４０ａ、４０ｂの側面に面した、上部配線導体層であるＮｉＳｉ層３６ａ、２８ｂｂの側面にＳｉＯ２層４１ａ、４１ｂが形成されるが、ＲＩＥエッチングのオーバエッチングにより、ＮｉＳｉ層３６ａ、２８ｂｂの側面からＳｉＯ２層４１ａ、４１ｂを除去してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、ＳｉＯ２層基板１上にＳｉ柱６ａ、６ｂ、６ｃを形成してＳＲＡＭセル回路を形成したが、ＳｉＯ２層基板１の代わりにＳＯＩ（Silicon on Insulator）基板、Ｓｉ基板などの他の基板を用いてもよい。Ｓｉ基板の場合、Ｓｉ基板表層にＳｉ柱６ａ、６ｂ、６ｃ底部のソースまたはドレインのＮ＋層またはＰ＋層に対応したウエル構造を儲けてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、Ｗ層４３ａ、４３ｂを用いたが、代わりに他の導体層を用いてもよい。また、このＷ層４３ａ、４３ｂ及び他の導体層は、バリア層などを含む複数の導体層より構成されていてもよい。複数の導体層を構成する材料は、それぞれ同じでもよいし、異なってもよく、本実施形態が求める特性を満足するものであればよい。
　また、第２実施形態では、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂを囲んでＮｉＳｉ層６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅを形成したが、これらの層の一つ以上を、ＮｉＳｉの代わりに、他のシリサイド材料、または他の半導体原子と金属原子との合金から形成してもよい。こうしたシリサイド材料及び合金は、平面視において、半導体柱の頂部にある不純物領域の外周部または中心まで合金化できる材料であればよい。
　また、第３実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの頂部を囲んで、アクセプタまたはドナー不純物を含んだＳｉ層６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅを形成したが、代わりに、アクセプタまたはドナー不純物を含んだシリサイド層及び／又は他の材料層を形成してもよい。また、Ｓｉ層６７ａ、６７ｂを形成する代わりに、アクセプタまたはドナー不純物を含まないシリサイド層及び／又は他の材料層を形成してもよい。
　また、第１実施形態では、図２Ｑに示すように、ＲＩＥ法を用いてＣＶＤ法により全体に堆積したＳｉＯ２層（図示せず）をＳｉＮ層３９ａ上表面まで均一にエッチングしてＷ層４３ａ、４３ｂの側面に円帯状のＳｉＯ２層４６ａ、４６ｂを残存させ、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃの側面に円帯状のＳｉＯ２層４６ｃ、４６ｄ、４６ｅを残存させた。ＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅは、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂの側面に自己整合により、残存するものであれば、ほかの材料層であってもよい。また、ＲＩＥ法によらなくても、他の方法でもよい。このことは、本発明に係るその他の実施形態においても同じである。
　また、第１、４実施形態のＳｉＯ２層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、第２実施形態のＮｉＳｉ層６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ、第３実施形態のＳｉ層６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅの各層は、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂのいずれかを平面視において円帯状に囲むように形成されているが、これらの形状は円帯状に限られるものではない。平面視における以上の構造の断面形状の外形は、それらに対応するＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状に依存した形状、例えば、相似形であってもよく、例えば、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状が正方形であれば、正方形や長方形であってもよいし、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状が楕円形であれば、楕円形、円形、長円形であってもよい。また、以上の構造の断面形状は平面視においてＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂを囲む任意の形状であってもよい。特に、余分なマスクを形成する必要が無いので、以上の構造の断面形状を、等幅の帯状に形成することが好ましい。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内でのＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、図２Ｋにおける熱処理によって行った。熱処理によるこれらの構造の形成は、第１実施形態で示したタイミングより遅らせることができ、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
　また、第１実施形態では、ＳｉＮ層１５、３５の単体材料層を用いて説明したが、複合材料層、例えば、下部にＳｉＯ２層、上部にＳｉＮ層を有する複合材料層を用いてもよい。また、ＳｉＮ層１５、３５に換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　第５実施形態では、Ｗ層４３ａ、５２ａに繋がるＷ層７２ａと、Ｎ＋層３８ｃ及びＷ層５２ｅに繋がるＷ層７２ｂとを形成した。低抵抗材料層であるＷ層４３ａとＷ層５２ａとはＷ層７２ａを介さずともすでに互いに接続されているので、Ｗ層７２ａは少なくともＷ層５２ａと接続していればよい。同様に、低抵抗材料層であるＮ＋層３８ｃとＷ層５２ｅとはＷ層７２ｂを介さずともすでに互いに接続されているので、Ｗ層７２ｂは少なくともＷ層５２ｅと接続していればよい。本発明を他の実施形態に適用する場合も同様である。
　また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。
　また、第１実施形態では、ゲート導体層がＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄからなる形態とした。しかしこれに限られず、ゲート導体層は、他の金属材料から形成されていてもよい。また、ゲート導体層は、金属層と例えばポリＳｉ層などから構成される多層構造を有していてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
　また、第１実施形態において、例えば、ソース、ドレインとなるＮ＋層８ｂｂ、３１ｂからなるＳＧＴでは、同じドナー不純物を含んだ不純物領域により形成されているが、互いに異なる導電性を有する不純物領域を有するトンネル効果ＳＧＴであってもよい。これは、残りのＳＧＴにおいても同じである。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本出願は、２０１６年６月１日に出願された国際出願第ＰＣＴ／ＪＰ２０１６／６６１５１号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
　本発明に係る、柱状半導体装置の製造方法によれば、高性能で、且つ高集積度な半導体装置が得られる。
Ｐｃ１、Ｐｃ２　Ｐチャネル型ＳＧＴ
Ｎｃ１、Ｎｃ２、Ｎｃ３、Ｎｃ４、ＳＮ１、ＳＮ２　Ｎチャネル型ＳＧＴ
ＢＬｔ　ビット線端子
ＢＬＲｔ　反転ビット線端子
ＷＬｔ　ワード線端子
Ｖｓｓ　グランド端子
Ｖｄｄ　電源端子
Ｃ１、Ｃ２　回路領域
Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｓ１、Ｇｓ２　ゲート
１　ＳｉＯ２層基板
２、２ａ１、２ａ２、２ａ３、２ｂ１、２ｂ２、２ｂ３、４、４ａ、４ｂ、４ｃ　ｉ層
Ｎｓ１、Ｎｓ２、Ｎｄ１、Ｎｄ２、Ｓｄ１、Ｓｄ２、ＮＳ１、ＮＤ、Ｓｓ１、ＳＤ１、ＳＤ２、Ｓｓ２、８ｂ、８ｃ、８ｂｂ、８ｃｃ、３１ｂ、３１ｃ、３３ｂ、３３ｃ、３８ｂ、３８ｃ、６５ｂ、６５ｃ、６８ｂ、６８ｃ　Ｎ＋層
Ｐｓ１、Ｐｓ２、Ｐｄ１、Ｐｄ２、８ａ、８ａａ、３１ａ、３３ａ、３８ａ、６５ａ、６８ａ　Ｐ＋層
Ｏｘ１、Ｏｘ２、Ｏｘ３、３、３ａ、３ｂ、３ｃ、５、５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ、１０、１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２３ａ、２３ｂ、２３ａａ、２３ｂｂ、３７、３９ｂ、４１ａ、４１ｂ、４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、５４、５６、５８、６３　ＳｉＯ２層
ＳＰ１、ＳＰ２、ＳＰ３、６ａ、６ｂ、６ｃ　Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ　ＨｆＯ２層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ　ＴｉＮ層
１５、３５、３９ａ　ＳｉＮ層
５１　ＡｌＯ層
１６、２７　レジスト層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ　ＴｉＯ層
２１ａ、２１ｂ　Ｎｉ層
２２ａ、２２ｂ　Ｐ型ポリＳｉ層
２６ａ、２６ｂ　Ｎ＋型ポリＳｉ層
２５ａ、２５ｂ、２５ｃ　空間
２８ａ、２８ｂ、２８ａａ、２８ｂｂ、３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ、６４ａ、６４ｂ、６４ｃ、６６ａ、６６ｂ、６６ｃ、６６ｄ、６６ｅ、６６ｆ　ＮｉＳｉ層
６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ　Ｓｉ層
４０ａ、４０ｂ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂ、５５ａ、５５ｂ、５５ｃ、５５ｄ、５５ｅ、５７、６０ａ、６０ｂ、７１ａ、７１ｂ、７１ｃ、７１ｄ　コンタクトホール
４３ａ、４３ｂ、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、７０ａ、７０ｂ、７０ｃ、７０ｄ、７２ａ、７２ｂ　Ｗ層
ＶＤＤ　電源配線金属層
ＶＳＳ　グランド配線金属層
ＷＬ　ワード線配線金属層
ＢＬ　ビット線配線金属層
ＢＬＲ　反転ビット線配線金属層

Claims (10)

  1. 　基板と、
    　前記基板上に対して垂直方向に延在する半導体柱と、
    　前記半導体柱の外周を囲むゲート絶縁層と、
    　前記ゲート絶縁層を囲むゲート導体層と、
    　前記垂直方向において前記ゲート導体層の上端以上で前記半導体柱の頂部以下の高さに上面位置を有する層間絶縁層と、
    　を有する半導体構造体を提供する工程と、
    　露出している前記半導体柱の上部の側面を囲んで第１の材料層を形成する工程と、
    　前記第１の材料層を囲んで第２の材料層を形成する工程と、
    　前記第２の材料層をエッチングマスクにして、前記第１の材料層をエッチングして、前記第２の材料層内に第１のコンタクトホールを形成する工程と、
    　前記第１のコンタクトホールに導電性を有する第１の導電材料層を形成する工程と、を備える、
    　ことを特徴とする柱状半導体装置の製造方法。
  2. 　前記半導体柱内で前記半導体柱の前記上部より下方にアクセプタまたはドナー不純物を含む第２の不純物領域を形成する工程と、
    　前記半導体柱の前記上部に前記第１の導電材料層の側面に繋がる前記アクセプタまたはドナー不純物を含む第１の不純物領域を形成する工程と、をさらに備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 　前記基板に対して垂直方向に延在する前記半導体柱とは別の半導体柱と、前記別の半導体柱の外周を囲む前記ゲート絶縁層とは別のゲート絶縁層と、前記別のゲート絶縁層を囲む前記ゲート導体層とは別のゲート導体層と、前記別の半導体柱内に互いに離れて形成された第３の不純物領域及び第４の不純物領域とを有する、前記半導体構造体とは異なる１個または複数個の別の半導体構造体と、
    　前記ゲート導体層、前記別のゲート導体層、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ下から上にこの順番で存在する第１の配線導体層、第２の配線導体層、及び第３の配線導体層を含む積層構造体を提供する工程と、
    　前記第２の材料層の上表面から前記第１の配線導体層の上表面又は内部までつづき、前記第３の配線導体層及び前記第２の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
    　前記第２のコンタクトホールに露出した前記第２の配線導体層の側面に第１の管状絶縁層を形成する工程と、
    　前記第２のコンタクトホールを充満して導電性を有する第２の導電材料層を形成する工程と、
    　前記第２の導電材料層の上部の側面を露出させる工程と、をさらに備え、
    　前記第１の材料層を形成する工程は、前記第２の導電材料層の前記上部の前記側面を囲んで第３の材料層を形成する工程を含み、
    　前記第２の材料層を形成する工程は、前記第３の材料層を囲んで第４の材料層を形成する工程を含み、そして、
    　前記第４の材料層をエッチングマスクにして、前記第３の材料層をエッチングして、前記第４の材料層内に第３のコンタクトホールを形成する工程と、
    　前記第３のコンタクトホールに導電性を有する第３の導電材料層を形成する工程と、をさらに備える、
    　ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  4. 　前記第１の導電材料層が少なくとも金属原子と半導体原子とを含み、
    　熱処理により、前記第１の導電材料層の前記金属原子を、前記半導体柱の前記上部内に拡散させて、前記半導体柱の前記上部内に合金層を形成する工程をさらに備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  5. 　前記第１の導電材料層が前記アクセプタまたはドナー不純物を含み、
    　前記第１の不純物領域を形成する工程では、熱処理により前記アクセプタまたはドナー不純物を、前記半導体柱の前記上部内に拡散させて、前記第１の不純物領域を形成する、
    　ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  6. 　平面視において、前記第１のコンタクトホールの場所以外にあり、前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され水平方向に延在する配線導体層に繋がり、且つ前記第２の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
    　第４の導電材料層を前記第４のコンタクトホールに充満する工程と、
    　前記第１の導電材料層と前記第４の導電材料層との頂部表面を面一にする工程と、をさらに備える、
    　ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  7. 　前記第１の導電材料層と、前記第２の導電材料層と、前記第３の導電材料層との頂部表面を面一にする工程を備える、
    　ことを特徴とする請求項３に記載の柱状半導体装置の製造方法。
  8. 　前記第１の導電材料層を形成する工程及び前記第３の導電材料層を形成する工程は、導体材料を、前記第１のコンタクトホール及び前記第３のコンタクトホールに充満させ、且つ前記第２の材料層上に堆積し、その後、リソグラフィ法とエッチングにより、前記導体材料から、前記第１の導電材料層に繋がった第１の配線導体層と、前記第３の導電材料層に繋がった第２の配線導体層との、一方または両者を、前記第２の材料層上に形成することで行われる、
    　ことを特徴とする請求項３に記載の柱状半導体装置の製造方法。
  9. 　前記第１の導電材料層と、前記第２の導電材料層と、前記第３の導電材料層との頂部表面を面一にする工程の後、前記第２の材料層上に配線材料層を堆積する工程と、
    　リソグラフィ法とエッチングにより、前記配線材料層から、前記第１の導電材料層に繋がった第４の配線導体層と、前記第３の導電材料層に繋がった第５の配線導体層との、一方または両者を、前記第２の材料層上に形成する工程を含み、
    　前記エッチングにおける、前記第４の配線導体層及び前記第５の配線導体層のエッチング速度が、前記第１の導電材料層、前記第２の導電材料層、及び前記第３の導電材料層のエッチング速度より早い、
    　ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
  10. 　前記第１の材料層が、平面視において、等幅で前記半導体柱の上部を囲んで形成される、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
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