JP6454032B2 - 柱状半導体装置の製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
本発明は、柱状半導体装置の製造方法に関する。
近年、ＳＧＴを有する半導体装置の更なる高密度化と高性能化が求められている。
プレナー型ＭＯＳトランジスタでは、Ｐ、ＮチャネルＭＯＳトランジスタのチャネルは、ソース、ドレイン間の半導体基板の表面に沿う水平方向に形成されている。これに対し、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向に形成されている（例えば、特許文献１、非特許文献１を参照）。
図１４に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」と称す。）の上下の位置に、一方がソースとして機能するときに、他方がドレインとして機能するＮ＋領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ＋領域１１６ａ、１１６ｂの間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、ゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴでは、ソース、ドレインＮ＋領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５に形成されている。このため、ＳＧＴの表面の占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域の占有面積に相当するものになる。そのため、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することが可能である。
図１５に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２、図３８（ｂ）を参照）。
このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。
ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている。
ＰチャネルＳＧＴのソースＰ＋領域１２４がＳｉ柱ＳＰ１の頂部に形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５がＳｉ柱ＳＰ２の頂部に形成されている。
Ｓｉ柱ＳＰ１、ＳＰ２を囲み、Ｐ＋領域１２２及びＮ＋領域１２３の上表面上に延びるように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。
これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頂部のＰ＋領域、Ｎ＋領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。
ＰチャネルＳＧＴのドレインＰ＋領域１２２とＮチャネルＳＧＴのドレインＮ＋領域１２３とはシリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５上にシリサイド層１２９ｃが形成されている。さらに、ゲート導体層１２７ａ、１２７ｂの頂部にシリサイド層１２９ｄ、１２９ｅが形成されている。
Ｐ＋領域１２２、１２４間にあるＳｉ柱ＳＰ１のｉ層１３０ａがＰチャネルＳＧＴのチャネルとして機能し、Ｎ＋領域１２３、１２５間のＳｉ柱ＳＰ２のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとして機能する。
絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ２層１３１が形成されている。さらに、このＳｉＯ２層１３１を貫通するコンタクトホール１３２ａ、１３２ｂ、１３２ｃが、Ｓｉ柱ＳＰ１、ＳＰ２上、ＰチャネルＳＧＴのドレインＰ＋領域１２２上、及びＮチャネルＳＧＴのＮ＋領域１２３上に形成されている。
コンタクトホール１３２ａを介して、ＳｉＯ２層１３１上に形成された電源配線金属層Ｖｄと、ＰチャネルＳＧＴのソースＰ＋領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、ＳｉＯ２層１３１上に形成された出力配線金属層Ｖｏと、ＰチャネルＳＧＴのドレインＰ＋領域１２２、ＮチャネルＳＧＴのドレインＮ＋領域１２３及びシリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層Ｖｓと、ＮチャネルＳＧＴのソースＮ＋領域１２５及びシリサイド層１２９ｃと、が接続されている。
ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。
このＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するＣＭＯＳインバータ回路と比較して、さらなる回路の縮小化が実現される。
このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。
ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている。
ＰチャネルＳＧＴのソースＰ＋領域１２４がＳｉ柱ＳＰ１の頂部に形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５がＳｉ柱ＳＰ２の頂部に形成されている。
Ｓｉ柱ＳＰ１、ＳＰ２を囲み、Ｐ＋領域１２２及びＮ＋領域１２３の上表面上に延びるように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。
これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頂部のＰ＋領域、Ｎ＋領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。
ＰチャネルＳＧＴのドレインＰ＋領域１２２とＮチャネルＳＧＴのドレインＮ＋領域１２３とはシリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５上にシリサイド層１２９ｃが形成されている。さらに、ゲート導体層１２７ａ、１２７ｂの頂部にシリサイド層１２９ｄ、１２９ｅが形成されている。
Ｐ＋領域１２２、１２４間にあるＳｉ柱ＳＰ１のｉ層１３０ａがＰチャネルＳＧＴのチャネルとして機能し、Ｎ＋領域１２３、１２５間のＳｉ柱ＳＰ２のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとして機能する。
絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ２層１３１が形成されている。さらに、このＳｉＯ２層１３１を貫通するコンタクトホール１３２ａ、１３２ｂ、１３２ｃが、Ｓｉ柱ＳＰ１、ＳＰ２上、ＰチャネルＳＧＴのドレインＰ＋領域１２２上、及びＮチャネルＳＧＴのＮ＋領域１２３上に形成されている。
コンタクトホール１３２ａを介して、ＳｉＯ２層１３１上に形成された電源配線金属層Ｖｄと、ＰチャネルＳＧＴのソースＰ＋領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、ＳｉＯ２層１３１上に形成された出力配線金属層Ｖｏと、ＰチャネルＳＧＴのドレインＰ＋領域１２２、ＮチャネルＳＧＴのドレインＮ＋領域１２３及びシリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層Ｖｓと、ＮチャネルＳＧＴのソースＮ＋領域１２５及びシリサイド層１２９ｃと、が接続されている。
ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。
このＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するＣＭＯＳインバータ回路と比較して、さらなる回路の縮小化が実現される。
図１５に示すＳＧＴを有するＣＭＯＳインバータ回路においても、更なる回路の高密度化と高性能化が求められている。本回路において、更なる回路の高密度化と高性能化に対して、下記のような問題がある。
１．Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するために、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計では、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になる。
２．シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間の抵抗が、駆動電流の減少、駆動速度の低下の原因になる。
３．ゲート導体層１２７ａとＰ＋領域１２２との間には薄いゲート絶縁層１２６ａが存在している。このため、ゲート導体層１２７ａとＰ＋領域１２２との間に大きい結合容量が存在する。同様に、ゲート導体層１２７ｂとＮ＋領域１２３との間には薄いゲート絶縁層１２６ｂが存在している。このため、ゲート導体層１２７ｂとＮ＋領域１２３との間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。
４．コンタクトホール１３２ｂとゲート導体層１２７ａ、１２７ｂとの間に薄いサイドウォール窒化膜１２８ａ、１２８ｂが存在している。このため、ゲート導体層１２７ａ、１２７ｂと、出力配線金属層Ｖｏとの間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。また、サイドウォール窒化膜１２８ａ、１２８ｂを厚くして、結合容量を減らそうとすると、回路面積の増大に繋がる。
このため、上記の問題を軽減して、回路の高密度化と、高性能化を図る必要がある。
１．Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するために、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計では、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になる。
２．シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間の抵抗が、駆動電流の減少、駆動速度の低下の原因になる。
３．ゲート導体層１２７ａとＰ＋領域１２２との間には薄いゲート絶縁層１２６ａが存在している。このため、ゲート導体層１２７ａとＰ＋領域１２２との間に大きい結合容量が存在する。同様に、ゲート導体層１２７ｂとＮ＋領域１２３との間には薄いゲート絶縁層１２６ｂが存在している。このため、ゲート導体層１２７ｂとＮ＋領域１２３との間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。
４．コンタクトホール１３２ｂとゲート導体層１２７ａ、１２７ｂとの間に薄いサイドウォール窒化膜１２８ａ、１２８ｂが存在している。このため、ゲート導体層１２７ａ、１２７ｂと、出力配線金属層Ｖｏとの間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。また、サイドウォール窒化膜１２８ａ、１２８ｂを厚くして、結合容量を減らそうとすると、回路面積の増大に繋がる。
このため、上記の問題を軽減して、回路の高密度化と、高性能化を図る必要がある。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"J.Vac.Sci.Technol, 15(3), May/Jun (1978)
V.Probst, H.Schaber, A.Mitwalsky. and H.Kabza: "WSi2 and CoSi2 as diffusion sources for shallow-junction formation in silicon", J.Appl.Phys.Vol.70(2), No.15, pp.708-719(1991)
Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)
T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
本発明は、回路の高密度化と高性能化が図れる、柱状半導体装置の製造方法を提供することを目的とする。
本発明の第１の観点に係る柱状半導体装置の製造方法は、
基板上に、
前記基板の平面に対して垂直方向に立った第１の半導体柱と、
前記第１の半導体柱の下部に存在するドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
を含む構造体を提供する工程と、
平面視において、前記第１の不純物領域の全周と、前記第１の半導体柱を囲む第１の絶縁層を囲む第１の導体層の全周との、少なくとも一方に繋がり、水平方向に延び、導電性を有する第１の材料層を形成する工程と、
前記第１の材料層上にあり、且つ平面視において、前記第１の半導体柱を囲んだ第２の材料層を形成する工程と、
平面視において、前記第２の材料層の一部に繋がった第３の材料層を、前記第１の材料層上に形成する工程と、
前記第２の材料層と前記第３の材料層とをマスクにして、前記第１の材料層をエッチングする工程と、を有し、
前記第２の材料層の下に、平面視において、前記第１の半導体柱を囲んだ前記第１の材料層の第１の領域と、前記第３の材料層の下に、前記第１の領域の一部と繋がった、前記第１の材料層の第２の領域とが形成されている、
ことを特徴とする。
基板上に、
前記基板の平面に対して垂直方向に立った第１の半導体柱と、
前記第１の半導体柱の下部に存在するドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
を含む構造体を提供する工程と、
平面視において、前記第１の不純物領域の全周と、前記第１の半導体柱を囲む第１の絶縁層を囲む第１の導体層の全周との、少なくとも一方に繋がり、水平方向に延び、導電性を有する第１の材料層を形成する工程と、
前記第１の材料層上にあり、且つ平面視において、前記第１の半導体柱を囲んだ第２の材料層を形成する工程と、
平面視において、前記第２の材料層の一部に繋がった第３の材料層を、前記第１の材料層上に形成する工程と、
前記第２の材料層と前記第３の材料層とをマスクにして、前記第１の材料層をエッチングする工程と、を有し、
前記第２の材料層の下に、平面視において、前記第１の半導体柱を囲んだ前記第１の材料層の第１の領域と、前記第３の材料層の下に、前記第１の領域の一部と繋がった、前記第１の材料層の第２の領域とが形成されている、
ことを特徴とする。
前記第２の材料層は、前記第１の半導体柱を、等幅で円帯状に囲んで形成されている、
ことが好ましい。
ことが好ましい。
前記第１の材料層は、半導体原子と、金属原子と、前記ドナーまたはアクセプタ不純物原子と、を含んでいる、
ことが好ましい。
ことが好ましい。
前記第１の材料層は、前記ドナーまたはアクセプタ不純物原子を含んだ半導体層または金属層より形成されている、
ことが好ましい。
ことが好ましい。
前記構造体を提供する工程は、熱処理を行い、前記ドナーまたはアクセプタ不純物原子を含んだ前記第１の材料層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱内に押し出して、前記第１の不純物領域を形成する工程を含む、
ことが好ましい。
ことが好ましい。
前記第１の不純物領域を、前記第１の半導体柱を形成する前に、形成する工程を有する、
ことが好ましい。
ことが好ましい。
前記第２の材料層が、少なくとも、前記第１の絶縁層と前記第１の導体層とより形成され、
前記第１の材料層が、平面視において前記第１の不純物領域の全周と繋がっている、
ことが好ましい。
前記第１の材料層が、平面視において前記第１の不純物領域の全周と繋がっている、
ことが好ましい。
前記第２の材料層が、前記第１の導体層の全周を囲む第２の絶縁層より形成され、
前記第１の材料層が、平面視において前記第１の導体層の全周と繋がっている、
ことが好ましい。
前記第１の材料層が、平面視において前記第１の導体層の全周と繋がっている、
ことが好ましい。
前記第１の材料層の前記第１の領域が、前記第１の不純物領域と繋がった前記第１の半導体柱を囲んだ第３の領域と、前記第１の導体層の全周に接し且つ前記第１の導体層の全周を囲んだ第４の領域と、を含み、
前記第１の材料層の前記第２の領域が、前記第３の領域の一部に繋がって、水平方向に延びた第５の領域と、前記第４の領域の一部に繋がって、水平方向に延びた第６の領域と、を含み、
平面視において、前記第４の領域と、前記第６の領域と、が互いに離れているか、または一部重なって形成されている、
ことが好ましい。
前記第１の材料層の前記第２の領域が、前記第３の領域の一部に繋がって、水平方向に延びた第５の領域と、前記第４の領域の一部に繋がって、水平方向に延びた第６の領域と、を含み、
平面視において、前記第４の領域と、前記第６の領域と、が互いに離れているか、または一部重なって形成されている、
ことが好ましい。
前記構造体を提供した後に、全体に第３の絶縁層を形成する工程と、
前記第３の絶縁層を貫通する第１のコンタクトホールを形成する工程と、を有し、
前記第２の材料層の、少なくとも表層が、前記第１のコンタクトホールの形成に用いるエッチング種に対してストッパとなる、
ことが好ましい。
前記第３の絶縁層を貫通する第１のコンタクトホールを形成する工程と、を有し、
前記第２の材料層の、少なくとも表層が、前記第１のコンタクトホールの形成に用いるエッチング種に対してストッパとなる、
ことが好ましい。
垂直方向において、前記第３の材料層の上表面位置が、前記第１の半導体柱の頂部より下方にある、
ことが好ましい。
ことが好ましい。
前記第１の半導体柱の外周部の前記第１の材料層上にあり、且つ上表面位置が、前記第１の半導体柱の頂部の上表面位置と一致しているか、若しくは上部にある、平坦な上表面を持つ第４の材料層を形成する工程と、
前記第４の材料層上に、平面視において、前記第１の領域の一部と重なった第５の材料層を形成する工程と、
前記第５の材料層をマスクにして、前記第４の材料層をエッチングする工程と、を有し、
前記第４の材料層と、前記第５の材料層と、により、前記第３の材料層が形成されている、
ことが好ましい。
前記第４の材料層上に、平面視において、前記第１の領域の一部と重なった第５の材料層を形成する工程と、
前記第５の材料層をマスクにして、前記第４の材料層をエッチングする工程と、を有し、
前記第４の材料層と、前記第５の材料層と、により、前記第３の材料層が形成されている、
ことが好ましい。
前記第４の材料層が導電性を有し、
前記第４の材料層の上表面位置が、前記第１の半導体柱の頂部より下方になるように、前記第４の材料層をエッチングする工程と、
前記第４の材料層上に第２のコンタクトホールを形成する工程と、を有する、
ことが好ましい。
前記第４の材料層の上表面位置が、前記第１の半導体柱の頂部より下方になるように、前記第４の材料層をエッチングする工程と、
前記第４の材料層上に第２のコンタクトホールを形成する工程と、を有する、
ことが好ましい。
前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
前記第１の材料層上にあり、且つ平面視において、前記第２の半導体柱を囲んだ第６の材料層を形成する工程と、
平面視において、前記第２の材料層と、前記第６の材料層と、のそれぞれの一部に繋がった前記第３の材料層を形成する工程と、
前記第２の材料層と、前記第３の材料層と、前記第６の材料層と、をマスクにして、前記第１の材料層をエッチングする工程と、を有し、
前記第２の材料層の下に、平面視において、前記第１の半導体柱を囲んだ前記第１の材料層の前記第１の領域と、前記第６の材料層の下に前記第２の半導体柱を囲んだ前記第１の材料層の第７の領域と、前記第３の材料層の下に、前記第１の領域と、前記第７の領域の、それぞれの一部と繋がった、前記第１の材料層の前記第２の領域が形成されている、
ことが好ましい。
前記第１の材料層上にあり、且つ平面視において、前記第２の半導体柱を囲んだ第６の材料層を形成する工程と、
平面視において、前記第２の材料層と、前記第６の材料層と、のそれぞれの一部に繋がった前記第３の材料層を形成する工程と、
前記第２の材料層と、前記第３の材料層と、前記第６の材料層と、をマスクにして、前記第１の材料層をエッチングする工程と、を有し、
前記第２の材料層の下に、平面視において、前記第１の半導体柱を囲んだ前記第１の材料層の前記第１の領域と、前記第６の材料層の下に前記第２の半導体柱を囲んだ前記第１の材料層の第７の領域と、前記第３の材料層の下に、前記第１の領域と、前記第７の領域の、それぞれの一部と繋がった、前記第１の材料層の前記第２の領域が形成されている、
ことが好ましい。
平面視において、前記第２の材料層と、前記第６の材料層と、が前記第１の半導体柱と前記第２の半導体柱と、の間で繋がって形成され、
前記第２の材料層と前記第６の材料層とをマスクにして、前記第１の材料層をエッチングする工程をさらに有する、
ことが好ましい。
前記第２の材料層と前記第６の材料層とをマスクにして、前記第１の材料層をエッチングする工程をさらに有する、
ことが好ましい。
本発明によれば、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置の製造方法を提供できる。
以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
図１Ａ〜図１Ｊに、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
図１Ａ〜図１Ｊに、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の製造工程を説明するための、平面図と断面図とを示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。以下の説明で参照するその他の各図面においても、（ａ）、（ｂ）、（ｃ）、（ｄ）で示す各図面同士の関係は同様である。
図１Ａに示すように、ｉ層基板１上へのＳｉＯ２層（図示せず）及び窒化シリコン層（ＳｉＮ層、多くはＳｉ３Ｎ４膜が使われる。図示せず）の堆積、並びに、リソグラフィ技術、例えばＲＩＥ（Reactive Ion Etching）、を用いて、ＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂを形成する。ＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａは、この順番にｉ層基板１上に積層されており、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂは、この順番にｉ層基板１上に積層されている。
次に、図１Ｂに示すように、ＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂをエッチングマスクとして、例えばＲＩＥ法によって、ｉ層基板１をエッチングすることにより、ｉ層基板１の下部をｉ層基板１ａとして残しつつ、その上にＳｉ柱４ａ、４ｂを形成する。そして、レジスト層５ａ、５ｂを除去する。ＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａの下にＳｉ柱４ａが、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂの下にＳｉ柱４ｂが、それぞれ位置する。
次に、図１Ｃに示すように、例えば、ｉ層基板１ａを配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１ａ上に堆積させるバイアス・スパッタ法を用いて、ＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８を形成する。その後、これによりＳｉ柱４ａ、４ｂ上に形成された下部ＳｉＯ２層（図示せず）、ＷＳｉ２層（図示せず）、上部ＳｉＯ２層（図示せず）を除去する。Ｓｉ柱４ａ、４ｂはＲＩＥ法により形成されているので、Ｓｉ柱４ａ、４ｂの側面は、ｉ層基板１ａ平面に対して、ほぼ垂直に形成されている。このため、Ｓｉ柱４ａ、４ｂの側面には、ＳｉＯ２膜、ＷＳｉ２膜、ＳｉＯ２膜は形成されない（側面に材料原子が付着しない原理については、非特許文献２を参照）。
次に、図１Ｄに示すように、Ｓｉ柱４ｂを覆ったレジスト層１０を形成する。そして、レジスト層１０をマスクにして、ｉ層基板１ａ上面方向からボロンイオン（Ｂ＋）のイオン注入を行い、Ｂ原子を含んだＷＳｉ２層７ａをＳｉ柱４ａの外周部に形成する。そして、レジスト層１０を除去する。
次に、Ｓｉ柱４ａを覆って形成したレジスト層（図示せず）をマスクにして、砒素イオン（Ａｓ＋）をイオン注入して、Ａｓ原子を含んだＷＳｉ２層７ｂをＳｉ柱４ｂの外周部に形成する。そして、レジスト層を除去する。そして、ＣＶＤ（Chemical Vapor Deposition）法により、全体にＳｉＯ２膜（図示せず）を堆積させる。そして、ＲＩＥ法により、このＳｉＯ２膜を、Ｓｉ柱４ａ、４ｂの側面に残すようにエッチングする。これにより、図１Ｅに示すように、Ｓｉ柱４ａ、４ｂの側面に、ＳｉＯ２層１１ａ、１１ｂを形成する。
次に、図１Ｆに示すように、熱処理を行い、Ｓｉ柱４ａ、４ｂ内にＷＳｉ２層７ａ、７ｂからＢ原子と、Ａｓ原子とを押出して、Ｓｉ柱４ａ内にＰ＋領域１２ａを形成し、Ｓｉ柱４ｂ内にＮ＋領域１２ｂを形成する（不純物原子の押出し効果によるＰ＋領域１２ａ、Ｎ＋領域１２ｂ形成の原理については、非特許文献３を参照）。
次に、図１Ｇに示すように、Ｓｉ柱４ａ、４ｂの一部を覆ったレジスト層１３を形成する。そして、レジスト層１３と、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層１１ａ、１１ｂとをマスクにして、ＲＩＥ法により、ＳｉＯ２層８、ＷＳｉ２層７ａ、７ｂをエッチングして、ＳｉＯ２層８ａ、ＷＳｉ２層７ａａ、７ｂｂを形成する。この場合、ＷＳｉ２層７ａａ、７ｂｂは、ＳｉＯ２層１１ａ、１１ｂ下に存在し、平面視においてＳｉ柱４ａ、４ｂの全周を囲んだ第１合金層と、この第１合金層に繋がり、レジスト層１３下に存在する第２合金層と、から構成される。ＷＳｉ２層７ａ、７ｂの第１合金層は、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合になっている。すなわち、ＳｉＯ２層１１ａ、１１ｂ下にあるＷＳｉ２層７ａａ、７ｂｂの第１合金層は、レジスト層１３形成におけるリソグラフィでのマスク合せズレに関係なく、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を、同じ幅を持って円帯状に形成される。
次に、レジスト層１３を除去する。その後、図１Ｈに示すように、ＣＶＤ法により、全体にＳｉＯ２膜（図示せず）を堆積し、エッチバック法により、これをＳｉＯ２層８ａの上表面の位置までエッチングして、ＳｉＯ２層１４を形成する。（ＳｉＯ２層１４上表面位置はＳｉＯ２層８ａの上表面より上部にあってもよい。）そして、Ｓｉ柱４ａ、４ｂの側面に残存しているＳｉＯ２層１１ａ、１１ｂを除去する。そして、ＡＬＤ（Atomic Layer Deposition）法により、全体にＨｆＯ２層１５、ＴｉＮ層１６を堆積させる。
次に、図１Ｉに示すように、ＣＶＤ法により、全体にＳｉＯ２膜（図示せず）を堆積し、エッチバック法により、ＳｉＯ２膜の上表面が、Ｓｉ柱４ａ、４ｂの頂部より下の位置になるようにエッチングしてＳｉＯ２層１８を形成する。そして、ＳｉＯ２層１４上表面より上部にあるＴｉＮ層１６、ＨｆＯ２層１５、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂを除去する。残存するＴｉＮ層１６、ＨｆＯ２層１５はＴｉＮ層１６ａ、ＨｆＯ２層１５ａとなる。そして、リソグラフィ法とイオン注入法とにより、Ｓｉ柱４ａの頂部にＰ＋領域１９ａを、Ｓｉ柱４ｂの頂部にＮ＋領域１９ｂを、それぞれ形成する。
次に、図１Ｊに示すように、ＳｉＯ２層１８上にＰ＋領域１９ａとＮ＋領域１９ｂを覆って、ＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＴｉＮ層１６ａ上にコンタクトホール２２ｃを形成し、ＷＳｉ２層７ａａ、７ｂｂの上面と側面に繋がったコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａと接続する電源配線金属層ＶｄｄをＳｉＯ２層２１上に形成し、コンタクトホール２２ｂを介してＮ＋領域１９ｂと接続するグランド配線金属層ＶｓｓをＳｉＯ２層２１上に形成し、コンタクトホール２２ｃを介してＴｉＮ層１６ａと接続する入力配線金属層ＶｉｎをＳｉＯ２層２１上に形成し、コンタクトホール２２ｄを介してＷＳｉ２層７ａａ、７ｂｂと接続する出力配線金属層ＶｏｕｔをＳｉＯ２層２１上に形成する。平面視において、ＷＳｉ２層７ａａ、７ｂｂの膜厚はコンタクトホール２２ｄの１辺の長さより大きくしていることが望ましい。これにより、ＷＳｉ２層７ａａ、７ｂｂ側面でのＷＳｉ２層７ａａ、７ｂｂとコンタクトホール２２ｄを介してのＷＳｉ２層７ａａ、７ｂｂと接続する出力配線金属層Ｖｏｕｔとの接触抵抗を小さくさせる。
これにより、Ｐ＋領域１２ａ、１９ａをソース・ドレインにして、ＨｆＯ２層１５ａをゲート絶縁層として、ＴｉＮ層１６ａをゲート導体層として、Ｐ＋領域１２ａ、１９ａ間のＳｉ柱４ａをチャネルとした負荷用ＰチャネルＳＧＴと、Ｎ＋領域１２ｂ、１９ｂをソース・ドレインにして、ＨｆＯ２層１５ａをゲート絶縁層として、ＴｉＮ層１６ａをゲート導体層として、Ｎ＋領域１２ｂ、１９ｂ間のＳｉ柱４ｂをチャネルとした駆動用ＮチャネルＳＧＴと、からなるＣＭＯＳインバータ回路が形成される。
図１Ｊ（ｅ）に、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＷＳｉ２層７ａａ、７ｂｂの関係を示す。斜線部がＷＳｉ２層７ａａ、７ｂｂである。ＷＳｉ２層７ａａは、Ｓｉ柱４ａの全周を同じ幅で円帯状に囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＷＳｉ２層７Ａａと、このＷＳｉ２層７Ａａの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層７Ａｂより構成されている。同じく、ＷＳｉ２層７ｂｂは、Ｓｉ柱４ｂの外周の全てを同じ幅で円帯状に囲み、且つＮ＋領域１２ｂと自己整合で形成された第１合金層であるＷＳｉ２層７Ｂａと、このＷＳｉ２層７Ｂａの外周の一部に繋がった第２合金層であるＷＳｉ２層７Ｂｂより構成されている。ＷＳｉ２層７Ａｂ、７Ｂｂは接している。
第１実施形態によれば、下記の利点が得られる。
１．本実施形態の提供する製造方法により、図１Ｊ（ｅ）に示すように、Ｓｉ柱４ａ、４ｂ側面に直接接し、且つ、平面視においてその全周を同じ幅の円帯状に囲んで、Ｐ＋領域１２２、Ｎ＋領域１２３と自己整合で接した第１合金層であるＷＳｉ２層７Ａａ、７Ｂａが形成される。このＳｉ柱４ａ、４ｂの全周を囲んだ、低抵抗の第１合金層のＷＳｉ２層７Ａａ、７Ｂａにより、回路動作において、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに、均一な電界を形成することが出来る。そして、この均一な電界形成は、第２合金層であるＷＳｉ２層７Ａｂ、７Ｂｂの平面視の形状に関係なく形成することが出来る。そして、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、第１合金層のＷＳｉ２層７Ａａ、７Ｂａの外周の、どの部分と繋がっていてもよい。これにより、設計上、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、Ｓｉ柱４ａ、４ｂを囲んで形成しなくてもよい。このため、回路の高密度化ができ、加えて回路の高性能化が実現する。
２．従来は、図１４に示すように、ｉ層１２１上にＳｉ柱ＳＰ１、ＳＰ２を形成し、ｉ層１２１に不純物を導入してＰ＋領域１２２、Ｎ＋領域１２３を形成する必要があった。このため、Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するためには、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計で、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になっていた。これに対し、本実施形態では、従来必要としていたｉ層１２１に相当する領域は不要である。これにより、回路のより高密度化が可能になる。
３．本実施形態では、後の工程でＷＳｉ２層７ａａ、７ｂｂとなるアクセプタ、ドナー不純物を含んだＷＳｉ２層７ａ、７ｂは、Ｓｉ柱４ａ、４ｂ内にＰ＋領域１２ａ、Ｎ＋領域１２ｂを形成するためのアクセプタ、ドナー不純物原子の供給源層であり、また、回路完成形態におけるＷＳｉ２層７ａａ、７ｂｂは、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合で形成されると共に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと直接に接続する配線導体層となっている。これは、回路の製造工程の簡易化に繋がる。
４．従来は図１４に示されるように、ｉ層１２１に形成されたＰ＋領域１２２、Ｎ＋領域１２３が、Ｓｉ柱ＳＰ１、ＳＰ２の底部まで広がって形成され、ｉ層１２１上面に形成した低抵抗のシリサイド層１２９ｂ上に形成したコンタクトホール１３２ａを介して出力配線金属層Ｖｏに接続されている。このため、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じる抵抗が、駆動電流の減少、駆動速度の低下の原因になっていた。これに対して、本実施形態では、低抵抗シリサイド層であるＷＳｉ２層７ａａ、７ｂｂは、Ｓｉ柱４ａ、４ｂ側面のＰ＋領域１２ａ、Ｎ＋領域１２ｂと直接接続されている。このため、従来の、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じるような抵抗領域は存在しない。
５．従来は、図１４からも明らかなように、回路の高密度化が進むに伴い、出力配線金属層ＶｏとＰ＋領域１２２、Ｎ＋領域１２３を接続するコンタクトホール１３２ｂの平面視面積が小さくなり、コンタクト抵抗が増大する問題がある。特に、高密度半導体回路形成においては、高密度化のために、平面視において、コンタクトホールを最小加工寸法で形成するので、このコンタクト抵抗の増大が大きい問題となる。これに対して、本実施形態では、出力配線金属層ＶｏｕｔとＷＳｉ２層７ａａ、７ｂｂとの接続は、コンタクトホール２２ｄ内において、ＷＳｉ２層７ａａ、７ｂｂの上面と側面で行われている。ＷＳｉ２層７ａａ、７ｂｂの全体は低抵抗シリサイド材料で形成されているので、ＷＳｉ２層７ａａ、７ｂｂの垂直方向の厚さを増やすことによって、平面視におけるコンタクトホール２２ｄの形状を広げることなしに、コンタクト抵抗を低くできる。
６．本実施形態の説明では、出力配線金属層Ｖｏｕｔに繋がるコンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの両方にまたがって設けた。しかし、アクセプタ不純物原子を含むＷＳｉ２層７ａａと、ドナー不純物原子を含むＷＳｉ２層７ｂｂは、共に低抵抗のシリサイド層であるので、コンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの一方の上にのみ設けても、Ｐ＋領域１２ａ及びＮ＋領域１２ｂを低抵抗で出力配線金属層Ｖｏｕｔに接続することができる。このことは、回路設計において、コンタクトホール２２ｄの位置の自由度を大きくできるので、回路高密度化に繋がる。
１．本実施形態の提供する製造方法により、図１Ｊ（ｅ）に示すように、Ｓｉ柱４ａ、４ｂ側面に直接接し、且つ、平面視においてその全周を同じ幅の円帯状に囲んで、Ｐ＋領域１２２、Ｎ＋領域１２３と自己整合で接した第１合金層であるＷＳｉ２層７Ａａ、７Ｂａが形成される。このＳｉ柱４ａ、４ｂの全周を囲んだ、低抵抗の第１合金層のＷＳｉ２層７Ａａ、７Ｂａにより、回路動作において、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに、均一な電界を形成することが出来る。そして、この均一な電界形成は、第２合金層であるＷＳｉ２層７Ａｂ、７Ｂｂの平面視の形状に関係なく形成することが出来る。そして、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、第１合金層のＷＳｉ２層７Ａａ、７Ｂａの外周の、どの部分と繋がっていてもよい。これにより、設計上、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、Ｓｉ柱４ａ、４ｂを囲んで形成しなくてもよい。このため、回路の高密度化ができ、加えて回路の高性能化が実現する。
２．従来は、図１４に示すように、ｉ層１２１上にＳｉ柱ＳＰ１、ＳＰ２を形成し、ｉ層１２１に不純物を導入してＰ＋領域１２２、Ｎ＋領域１２３を形成する必要があった。このため、Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するためには、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計で、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になっていた。これに対し、本実施形態では、従来必要としていたｉ層１２１に相当する領域は不要である。これにより、回路のより高密度化が可能になる。
３．本実施形態では、後の工程でＷＳｉ２層７ａａ、７ｂｂとなるアクセプタ、ドナー不純物を含んだＷＳｉ２層７ａ、７ｂは、Ｓｉ柱４ａ、４ｂ内にＰ＋領域１２ａ、Ｎ＋領域１２ｂを形成するためのアクセプタ、ドナー不純物原子の供給源層であり、また、回路完成形態におけるＷＳｉ２層７ａａ、７ｂｂは、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合で形成されると共に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと直接に接続する配線導体層となっている。これは、回路の製造工程の簡易化に繋がる。
４．従来は図１４に示されるように、ｉ層１２１に形成されたＰ＋領域１２２、Ｎ＋領域１２３が、Ｓｉ柱ＳＰ１、ＳＰ２の底部まで広がって形成され、ｉ層１２１上面に形成した低抵抗のシリサイド層１２９ｂ上に形成したコンタクトホール１３２ａを介して出力配線金属層Ｖｏに接続されている。このため、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じる抵抗が、駆動電流の減少、駆動速度の低下の原因になっていた。これに対して、本実施形態では、低抵抗シリサイド層であるＷＳｉ２層７ａａ、７ｂｂは、Ｓｉ柱４ａ、４ｂ側面のＰ＋領域１２ａ、Ｎ＋領域１２ｂと直接接続されている。このため、従来の、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じるような抵抗領域は存在しない。
５．従来は、図１４からも明らかなように、回路の高密度化が進むに伴い、出力配線金属層ＶｏとＰ＋領域１２２、Ｎ＋領域１２３を接続するコンタクトホール１３２ｂの平面視面積が小さくなり、コンタクト抵抗が増大する問題がある。特に、高密度半導体回路形成においては、高密度化のために、平面視において、コンタクトホールを最小加工寸法で形成するので、このコンタクト抵抗の増大が大きい問題となる。これに対して、本実施形態では、出力配線金属層ＶｏｕｔとＷＳｉ２層７ａａ、７ｂｂとの接続は、コンタクトホール２２ｄ内において、ＷＳｉ２層７ａａ、７ｂｂの上面と側面で行われている。ＷＳｉ２層７ａａ、７ｂｂの全体は低抵抗シリサイド材料で形成されているので、ＷＳｉ２層７ａａ、７ｂｂの垂直方向の厚さを増やすことによって、平面視におけるコンタクトホール２２ｄの形状を広げることなしに、コンタクト抵抗を低くできる。
６．本実施形態の説明では、出力配線金属層Ｖｏｕｔに繋がるコンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの両方にまたがって設けた。しかし、アクセプタ不純物原子を含むＷＳｉ２層７ａａと、ドナー不純物原子を含むＷＳｉ２層７ｂｂは、共に低抵抗のシリサイド層であるので、コンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの一方の上にのみ設けても、Ｐ＋領域１２ａ及びＮ＋領域１２ｂを低抵抗で出力配線金属層Ｖｏｕｔに接続することができる。このことは、回路設計において、コンタクトホール２２ｄの位置の自由度を大きくできるので、回路高密度化に繋がる。
（第１実施形態の変形例）
ＷＳｉ２層７とＳｉＯ２層８との間に、エッチングストップ層として、ＳｉＮ層をもうけてもよい。これにより、ＳｉＯ２層１１ａ、１１ｂを形成するために全体に堆積させたＳｉＯ２層をエッチングする際に、ＷＳｉ２層のエッチングを確実に防止することが可能となる。この構成は、以下の他の実施形態にも適用可能である。
ＷＳｉ２層７とＳｉＯ２層８との間に、エッチングストップ層として、ＳｉＮ層をもうけてもよい。これにより、ＳｉＯ２層１１ａ、１１ｂを形成するために全体に堆積させたＳｉＯ２層をエッチングする際に、ＷＳｉ２層のエッチングを確実に防止することが可能となる。この構成は、以下の他の実施形態にも適用可能である。
（第２実施形態）
図２Ａ〜図２Ｃに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示し、（ｅ）は、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。
図２Ａ〜図２Ｃに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示し、（ｅ）は、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。
図２Ａに示すように、第１実施形態の図１ＥにおけるＷＳｉ２層７ａａ、７ｂｂに変えて、アクセプタ不純物を含んだＣｏＳｉ２層２３ａをＳｉ柱４ａの外周部に、そしてドナー不純物を含んだＣｏＳｉ２層２３ｂをＳｉ柱４ｂの外周部に形成する。
次に図２Ｂに示すように、熱処理により、Ｓｉ柱４ａ、４ｂ側面にシリサイド化によるＣｏＳｉ２層２４ａ、２４ｂが形成され、Ｂ原子とＡｓ原子のＣｏＳｉ２層２３ａ、２３ｂ、２４ａ、２４ｂからの押出し効果により、Ｓｉ柱４ａ内にＰ＋領域１２ａが形成され、Ｓｉ柱４ｂ内にＮ＋領域１２ｂが形成される（不純物原子の押出し効果によるＣｏＳｉ２層２４ａ、２４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ形成の原理については、非特許文献３を参照）。
そして、第１実施形態と同じ工程を行うことによって、図２Ｃに示すようなＣＭＯＳインバータ回路が形成される。Ｓｉ柱４ａ、４ｂの下部に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂが形成される。そして、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を囲んで、Ｓｉ柱４ａ、４ｂの側面にＣｏＳｉ２層２４ａ、２４ｂが形成される。そして、ＣｏＳｉ２層２４ａ、２４ｂの外周全体を囲んで、ＣｏＳｉ２層２３ａａ、２３ｂｂが形成されている。
図２Ｃ（ｅ）に、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、Ｓｉ柱４ａ、４ｂの内部に形成されたＣｏＳｉ２層２４ａ、２４ｂ、Ｓｉ柱４ａ、４ｂの外周全体を囲んだＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。斜線部がＣｏＳｉ２層２３ａａ、２３ｂｂである。ＣｏＳｉ２層２３ａａは、Ｓｉ柱４ａの全周を、同じ幅で円帯状に囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＣｏＳｉ２層２３Ａａと、このＣｏＳｉ２層２３Ａａの外周の一部に繋がった第２合金層であるＣｏＳｉ２層２３Ａｂより構成されている。そして、ＣｏＳｉ２層２３ｂｂは、Ｓｉ柱４ｂの全周を、同じ幅で円帯状に囲み、且つＮ＋領域１２ｂと自己整合で形成された第１合金層であるＣｏＳｉ２層２３Ｂａと、このＣｏＳｉ２層２３Ｂａの外周の一部に繋がった第２合金層であるＣｏＳｉ２層２３Ｂｂより構成されている。そして、第１合金層のＣｏＳｉ２層２３Ａａの内周の全体に繋がって、Ｓｉ柱４ａの内部に第３合金層であるＣｏＳｉ２層２４ａが形成されている。同時に、ＣｏＳｉ２層２３Ｂａの内周の全体に繋がって、Ｓｉ柱４ｂの内部に第３合金層であるＣｏＳｉ２層２４ｂが形成されている。
本実施形態によれば、下記の利点が得られる。
本実施形態では、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周の全域を、同じ幅で円帯状に囲んだＣｏＳｉ２層２４ａと第２合金層のＣｏＳｉ２層２３Ａａがあり、同様にＮ＋領域１２ｂの外周の全域を、同じ幅で円帯状に囲んだ第３合金層のＣｏＳｉ２層２４ｂと、第２合金層のＣｏＳｉ２層２３Ｂａが形成される。これにより、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに均一に電界が印加されると共に、第１実施形態と比べてＳｉ柱底部のソースまたはドレイン抵抗を小さく出来る利点がある。
本実施形態では、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周の全域を、同じ幅で円帯状に囲んだＣｏＳｉ２層２４ａと第２合金層のＣｏＳｉ２層２３Ａａがあり、同様にＮ＋領域１２ｂの外周の全域を、同じ幅で円帯状に囲んだ第３合金層のＣｏＳｉ２層２４ｂと、第２合金層のＣｏＳｉ２層２３Ｂａが形成される。これにより、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに均一に電界が印加されると共に、第１実施形態と比べてＳｉ柱底部のソースまたはドレイン抵抗を小さく出来る利点がある。
（第３実施形態）
図３Ａ〜図３Ｆに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図３Ａ〜図３Ｆに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図３Ａに示すように、ｉ層基板１ａ上に、レジスト層（図示せず）、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂをマスクにして、ＲＩＥ法により、Ｓｉ柱４ａ、４ｂを形成した後に、ＡＬＤ法を用いて、全体にＳｉＯ２層２６を被覆させる。そして、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層２７を形成する。
次に、図３Ｂに示すように、ＳｉＮ層２７上に、レジスト層２８を形成する。そして、弗酸（ＨＦ）ガスを全体に流しレジスト層２８に接したＳｉＯ２層２６をエッチングする（エッチング原理については非特許文献４を参照）。
次に、図３Ｃに示すように、ＳｉＯ２層２６のエッチングにより、Ｓｉ柱４ａ、４ｂの下部に、円帯状に孔３０ａ、３０ｂが形成される。これにより、ＳｉＯ２層２６は、Ｓｉ柱４ａ、４ｂの上部を囲むＳｉＯ２層２６ａ、２６ｂと、Ｓｉ柱４ａ、４ｂの下部を囲み、ｉ層基板１ａ上にあるＳｉＯ２層２６ｃに分離される。そして、レジスト層２８を除去する。ＳｉＮ層２７上に、上表面位置がＳｉＯ２層２６のエッチングにより形成された孔３０ａ、３０ｂより上方になるように、ＷＳｉ２層３１を形成する。そして、ＷＳｉ２層３１上にＳｉＯ２層３２を形成する。
次に、図３Ｄに示すように、第１実施形態の図１Ｄ、図１Ｅで説明した工程と同じ工程を用いて、Ｂ原子を含んだＷＳｉ２層３１ａと、Ａｓ原子を含んだＷＳｉ２層３１ｂを形成する。そして、熱処理を行い、ＷＳｉ２層３１ａ、３１ｂ内のＢ原子と、Ａｓ原子とを、Ｓｉ柱４ａ、４ｂ内へ押出して、Ｐ＋領域３３ａと、Ｎ＋領域３３ｂを形成する。
次に、図３Ｅに示すように、第１実施形態の図１Ｇで説明した工程と同じ工程を用いて、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆ったレジスト層１３を形成する。レジスト層１３と、平面視においてＳｉ柱４ａ、４ｂの全周を覆ったＳｉＯ２層２６ａ、２６ｂとをマスクにして、ＳｉＯ２層３２、ＷＳｉ２層３１ａ、３１ｂをＲＩＥ法によりエッチングする。これにより、ＳｉＯ２層２６ａ、２６ｂとレジスト層１３の下に、ＷＳｉ２層３１ａａ、３１ｂｂが形成される。また、レジスト層１３下にＳｉＯ２層３２ａが残存する。
次に、図３Ｆに示すように、レジスト層１３とＳｉＯ２層２６ａ、２６ｂ、３２ａを除去し、ＳｉＯ２層１４、ＨｆＯ２層１５と、ＴｉＮ層１６と同様に、ＳｉＯ２層３５、ＨｆＯ２層３６と、ＴｉＮ層３７を形成する。その後、第１実施形態の図１Ｈ〜図１Ｊと同じ工程を行って、ｉ層基板１ａ上にＣＭＯＳインバータ回路を形成する。
本実施形態によれば、第１実施形態のように、Ｓｉ柱４ａ、４ｂの側面にＳｉＯ２層１１ａ、１１ｂを形成せずとも、ＷＳｉ２層７ａａ、７ｂｂと同様のＷＳｉ２層３１ａａ、３１ｂｂを形成できる。これにより、第１実施形態と同じ利点が得られる。
（第４実施形態）
図４Ａ〜図４Ｄに、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図４Ａ〜図４Ｄに、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
第３実施形態では、図３Ｃに示すように、Ｓｉ柱４ａ、４ｂを覆ったＳｉＯ２層２６ａ、２６ｂ下部に、円帯状に孔３０ａ、３０ｂを形成した。これに対し、本実施形態では、図４Ａに示すように、Ｓｉ柱４ａ、４ｂを覆い、且つＳｉＮ層２７上に形成したＨｆＯ２層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ２層（図示せず）を第３実施形態と同様にＨＦガスでエッチングして、Ｓｉ柱４ａ、４ｂの下部に、円帯状の孔３０Ａ、３０Ｂを形成する。これにより、Ｓｉ柱４ａ、４ｂを覆ってＨｆＯ２層１５Ａ、１５Ｂ、ＴｉＮ層１６Ａ、１６Ｂ、ＳｉＯ２層３８ａ、３８ｂを形成する。そして、孔３０Ａ、３０Ｂに面した、ＴｉＮ層１６Ａ、１６Ｂの表面に酸化チタン（ＴｉＯ）層３９ａ、３９ｂを形成する。
次に、図４Ｂに示すように、例えばＣｏＳｉ２層（図示せず）、ＳｉＯ２層４０を、ＳｉＮ層２７上に、それぞれの上表面が、孔３０Ａ、３０Ｂより上部になるように形成する。そして、第２実施形態と同様に、イオン注入法を用いて、Ｓｉ柱４ａを囲んでＢ原子を含んだＣｏＳｉ２層４１ａと、Ｓｉ柱４ｂを囲んでＡｓ原子を含んだＣｏＳｉ２層４１ｂを形成する。そして、熱処理を行い、ＣｏＳｉ２層４１ａ、４１ｂ内の、Ｂ原子、Ａｓ原子をＳｉ柱４ａ、４ｂ内へ押し出してＰ＋領域４２ａ、Ｎ＋領域４２ｂを形成する。同時に、ＣｏＳｉ２層４１ａ、４１ｂに接したＳｉ柱４ａ、４ｂの外周部に、ＣｏＳｉ２層４３ａ、４３ｂを形成する。
次に、図４Ｃに示すように、第１実施形態と同様に、Ｓｉ柱４ａ、４ｂを覆ったＳｉＯ２層３８ａ、３８ｂの頂部の一部に重なったレジスト層１３を形成する。そして、レジスト層１３とＳｉＯ２層３８ａ、３８ｂをマスクにして、ＳｉＯ２層４０、ＣｏＳｉ２層４１ａ、４１ｂを、ＲＩＥ法を用いてエッチングして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成する。
次に、レジスト層１３を除去する。その後、図４Ｄに示すように、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層４５を、その上表面位置がＰ＋領域４２ａ、Ｎ＋領域４２ｂより上方になるように形成する。そして、ＳｉＮ層４５上表面位置が下端となる、ＴｉＮ層１６Ａ、１６Ｂを囲んだ孔をＳｉＯ２層３８Ａ、３８Ｂに形成する。そして、ＴｉＮ層１６Ａ、１６Ｂと接続して繋がった、例えばＮｉＳｉ層４６を、ＳｉＮ層４５上に形成する。そして、ＳｉＮ層４５、ＮｉＳｉ層４６上に、その上表面位置が、Ｓｉ柱４ａ、４ｂの頂部より下になるようにＳｉＯ２層４７を形成する。そして、Ｓｉ柱４ａの頂部にＰ＋領域１９ａを形成し、Ｓｉ柱４ｂの頂部にＮ＋領域１９ｂを形成する。そして、全体にＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＮｉＳｉ層４６上にコンタクトホール２２Ｃを形成し、ＣｏＳｉ２層４１ａａ、４１ｂｂの上表面と側面に繋がるコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａに接続する電源配線金属層Ｖｄｄと、コンタクトホール２２ｂを介してＮ＋領域１９ｂに接続するグランド配線金属層Ｖｓｓと、コンタクトホール２２Ｃを介してＮｉＳｉ層４６に接続する入力配線金属層Ｖｉｎと、コンタクトホール２２ｄを介してＣｏＳｉ２層４１ａａ、４１ｂｂに接続する出力配線金属層Ｖｏｕｔとを、ＳｉＯ２層２１上に形成する。これにより、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。
本実施形態によれば、下記の利点が得られる。
１．本実施形態では、図４Ｃを用いて説明したように、Ｓｉ柱４ａ、４ｂを囲んだ、ＨｆＯ2層１５ａ、１５ｂ、ＴｉＮ層１６Ａ、１６Ｂ、ＳｉＯ２層３８ａ、３８ｂをマスクにして、ＣｏＳｉ２層４１ａ、４１ｂをエッチングして、Ｓｉ柱４ａ、４ｂの外周の全域を、同じ幅で円帯状に囲んだＣｏＳｉ２層４１ａａ、４１ｂｂを形成した。このように、ゲート絶縁層であるＨｆＯ2層１５ａ、１５ｂと、ゲート導体層であるＴｉＮ層１６Ａ、１６Ｂと、ゲート保護層であるＳｉＯ２層３８ａ、３８ｂと、をマスク材料層として用いることにより、工程の簡略化が図れる。
２．第１実施形態では、ドレイン層であるＰ＋領域１２ａ、Ｎ＋領域１２ｂに繋がったＷＳｉ２層７ａａ、７ｂｂと、ゲート導体層であるＴｉＮ層１６ａの間には、薄いＳｉＯ２層８ａ、ＨｆＯ２層１５ａが存在している。このため、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂと、ゲートＴｉＮ層１６ａとの間のキャパシタンスが大きい。これは、このＣＭＯＳインバータ回路の高速化の阻害要因となる。これに対して、本実施形態では、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂに繋がったＣｏＳｉ２層４１ａａ、４１ｂｂとの間に、厚いＳｉＮ層４５が形成されている。これにより、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂとの間のキャパシタンスを小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
１．本実施形態では、図４Ｃを用いて説明したように、Ｓｉ柱４ａ、４ｂを囲んだ、ＨｆＯ2層１５ａ、１５ｂ、ＴｉＮ層１６Ａ、１６Ｂ、ＳｉＯ２層３８ａ、３８ｂをマスクにして、ＣｏＳｉ２層４１ａ、４１ｂをエッチングして、Ｓｉ柱４ａ、４ｂの外周の全域を、同じ幅で円帯状に囲んだＣｏＳｉ２層４１ａａ、４１ｂｂを形成した。このように、ゲート絶縁層であるＨｆＯ2層１５ａ、１５ｂと、ゲート導体層であるＴｉＮ層１６Ａ、１６Ｂと、ゲート保護層であるＳｉＯ２層３８ａ、３８ｂと、をマスク材料層として用いることにより、工程の簡略化が図れる。
２．第１実施形態では、ドレイン層であるＰ＋領域１２ａ、Ｎ＋領域１２ｂに繋がったＷＳｉ２層７ａａ、７ｂｂと、ゲート導体層であるＴｉＮ層１６ａの間には、薄いＳｉＯ２層８ａ、ＨｆＯ２層１５ａが存在している。このため、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂと、ゲートＴｉＮ層１６ａとの間のキャパシタンスが大きい。これは、このＣＭＯＳインバータ回路の高速化の阻害要因となる。これに対して、本実施形態では、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂに繋がったＣｏＳｉ２層４１ａａ、４１ｂｂとの間に、厚いＳｉＮ層４５が形成されている。これにより、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂとの間のキャパシタンスを小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
（第４実施形態の変形例）
本実施形態では、レジスト層１３とＳｉＯ２層３８ａ、３８ｂをマスクにして、ＳｉＯ２層４０、ＣｏＳｉ２層４１ａ、４１ｂをＲＩＥ法を用いてエッチングして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成したが、ＳｉＯ２層３８ａ、３８ｂを形成する代わりに、ＲＩＥ法において適切なエッチング種、例えば、ＴｉＮをエッチングしＳｉＯ２とＣｏＳｉ２をエッチングしないエッチング種を使用することで、レジスト層１３と、ゲート導体層ＴｉＮ層１６Ａ、１６Ｂと、をマスクにして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成することもできる。
本実施形態では、レジスト層１３とＳｉＯ２層３８ａ、３８ｂをマスクにして、ＳｉＯ２層４０、ＣｏＳｉ２層４１ａ、４１ｂをＲＩＥ法を用いてエッチングして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成したが、ＳｉＯ２層３８ａ、３８ｂを形成する代わりに、ＲＩＥ法において適切なエッチング種、例えば、ＴｉＮをエッチングしＳｉＯ２とＣｏＳｉ２をエッチングしないエッチング種を使用することで、レジスト層１３と、ゲート導体層ＴｉＮ層１６Ａ、１６Ｂと、をマスクにして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成することもできる。
（第５実施形態）
図５Ａ〜図５Ｄに、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図５Ａ〜図５Ｄに、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図５Ａに示すように、レジスト層５０は、平面視において、第１実施形態の図１Ｇにおけるレジスト層１３と比べて、Ｓｉ柱４ａ、４ｂの一部を覆い図面下方に形成される。そして、第１実施形態と同じく、レジスト層５０と、Ｓｉ柱４ａ、４ｂの外周側面に形成されたＳｉＯ２層１１ａ、１１ｂをマスクにしてＲＩＥエッチングを行い、Ｂ原子を含んだＷＳｉ２層５１ａと、Ａｓ原子を含んだＷＳｉ２層５１ｂ、ＳｉＯ２層５２を形成する。そして、レジスト層５０を除去する。
次に、図５Ｂに示すように、ＳｉＯ２層６上に、ＳｉＯ２層５２の上表面位置に上表面がくるようにＳｉＯ２層１４を形成する。そして、全体にＨｆＯ２層１５、ＴｉＮ層１６、ＳｉＯ２層（図示せず）を被覆する。そして、エッチバックエッチング法を用いて、Ｓｉ柱４ａ、４ｂを囲むＴｉＮ層１６の側面にＳｉＯ２層５２ａ、５２ｂを形成する。そして、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆い図面上方で繋がったレジスト層５３を形成する。
次に、図５Ｃに示すように、レジスト層５３と、Ｓｉ柱４ａ、４ｂの外周側面に形成されたＳｉＯ２層５２ａ、５２ｂをマスクにして、ＴｉＮ層１６のＲＩＥエッチングを行い、Ｓｉ柱４ａ、４ｂの側面上のＨｆＯ２層１５の側面上とＳｉＯ２層１４上のＨｆＯ２層１５の表面上とに繋がったＴｉＮ層１６ａを形成する。そして、レジスト層５３を除去する。
次に、図５Ｄに示すように、第１実施形態と同様に、ＳｉＯ２層１８、Ｐ＋領域１９ａ、Ｎ＋領域１９ｂ、ＨｆＯ２層１５ａ、ＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＴｉＮ層１６ａ上にコンタクトホール２２ｅを形成し、ＷＳｉ２層５１ａ、５１ｂの上表面と側面に繋がるコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａに接続する電源配線金属層ＶＤＤと、コンタクトホール２２ｂを介してＮ＋領域１９ｂに接続するグランド配線金属層ＶＳＳと、コンタクトホール２２ｅを介してＴｉＮ層１６ａに接続する入力配線金属層ＶＩＮと、コンタクトホール２２ｄを介してＷＳｉ２層５１ａ、５１ｂに接続する出力配線金属層ＶＯＵＴとを、ＳｉＯ２層２１上に形成する。これにより、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。
本実施形態では、下記の利点が得られる。
１．第１実施形態では、平面視においてＷＳｉ２層７ａａ、７ｂｂの大部分がＴｉＮ層１６ａと重なっている。しかし、本実施形態によれば、平面視において、ＷＳｉ２層５１ａ、５１ｂとＴｉＮ層１６ａは、Ｓｉ柱４ａ、４ｂの全周を等幅で囲んだ領域以外は重なっていない。これにより、ゲートＴｉＮ層１６ａと、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂとの間のキャパシタンスを、小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
２．本実施形態の説明では、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、を平面視において、ＷＳｉ２層５１ａ、５１ｂとＴｉＮ層１６ａは、Ｓｉ柱４ａ、４ｂの全周を等幅で囲んだ領域以外の領域を、重ならないように形成した。これに対し、平面視において、Ｓｉ柱４ａ、４ｂの全周を等幅で囲んだ領域以外の領域において、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの一部が重なっても、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとの間のキャパシタンスを小さくできる。設計上、性能、コストなどを考慮して、重ね寸法が定められる。
３．本実施形態の特徴は、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの重なりは、ＷＳｉ２層５１ａ、５１ｂ形成に用いられた矩形状のレジスト層５０パターンと、ＴｉＮ層１６ａ形成に用いられた矩形状のレジスト層（図示せず）パターンと、の両方のパターンにより決められることである。Ｓｉ柱４ａ、４ｂの外周を等幅で囲むＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとは、ＳｉＯ２層１１ａ、１１ｂ、５２ａ、５２ｂとの自己整合により、形成されている。これは、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、の重なりを容易に設定できることを示している。また、この重なりだけでなくＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、の形状を性能、コストなどを考慮して容易に設定できることを示している。
１．第１実施形態では、平面視においてＷＳｉ２層７ａａ、７ｂｂの大部分がＴｉＮ層１６ａと重なっている。しかし、本実施形態によれば、平面視において、ＷＳｉ２層５１ａ、５１ｂとＴｉＮ層１６ａは、Ｓｉ柱４ａ、４ｂの全周を等幅で囲んだ領域以外は重なっていない。これにより、ゲートＴｉＮ層１６ａと、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂとの間のキャパシタンスを、小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
２．本実施形態の説明では、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、を平面視において、ＷＳｉ２層５１ａ、５１ｂとＴｉＮ層１６ａは、Ｓｉ柱４ａ、４ｂの全周を等幅で囲んだ領域以外の領域を、重ならないように形成した。これに対し、平面視において、Ｓｉ柱４ａ、４ｂの全周を等幅で囲んだ領域以外の領域において、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの一部が重なっても、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとの間のキャパシタンスを小さくできる。設計上、性能、コストなどを考慮して、重ね寸法が定められる。
３．本実施形態の特徴は、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの重なりは、ＷＳｉ２層５１ａ、５１ｂ形成に用いられた矩形状のレジスト層５０パターンと、ＴｉＮ層１６ａ形成に用いられた矩形状のレジスト層（図示せず）パターンと、の両方のパターンにより決められることである。Ｓｉ柱４ａ、４ｂの外周を等幅で囲むＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとは、ＳｉＯ２層１１ａ、１１ｂ、５２ａ、５２ｂとの自己整合により、形成されている。これは、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、の重なりを容易に設定できることを示している。また、この重なりだけでなくＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、の形状を性能、コストなどを考慮して容易に設定できることを示している。
（第６実施形態）
図６Ａ、図６Ｂに、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図６Ａ、図６Ｂに、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図６Ａに示すように、ｉ層基板１ａ上にＳｉ柱４ａ、４Ｂが形成される。Ｓｉ柱４Ｂは、第１実施形態におけるＳｉ柱４ｂより、Ｓｉ柱４ａに近く形成されている。Ｓｉ柱４ａ上には、ＳｉＯ２層２ａ、ＳｉＮ層３ａが形成され、Ｓｉ柱４Ｂ上には、ＳｉＯ２層２Ｂ、ＳｉＮ層３Ｂが形成されている。Ｓｉ柱４ａ、４Ｂの外周部にＳｉＯ２層６と、Ｂ原子を含んだＷＳｉ２層７Ａと、Ａｓ原子を含んだＷＳｉ２層７Ｂと、ＳｉＯ２層８とが形成される。そして、熱処理により、ＷＳｉ２層７Ａに接したＳｉ柱４ａ内にＰ＋領域１２ａが形成され、ＷＳｉ２層７Ｂに接したＳｉ柱４ｂ内にＮ＋領域１２Ｂが形成される。そして、全体にＣＶＤ法を用いてＳｉＯ２膜（図示せず）を被覆した後、ＲＩＥ法によりエッチバックを行い、Ｓｉ柱４ａ、４Ｂの側面に、ＳｉＯ２層５５を形成する。このＳｉＯ２層５５は、Ｓｉ柱４ａ、４Ｂ間で繋がるように形成する。
次に、図６Ｂに示すように、ＳｉＯ２層５５をマスクにして、ＳｉＯ２層８、ＷＳｉ２層７Ａ、７Ｂをエッチングして、ＳｉＯ２層８Ａ、ＷＳｉ２層７Ａａ、７Ｂｂを形成する。以後、第１実施形態と同様な工程を行って、ＣＭＯＳインバータ回路を形成する。
図６Ｂ（ｅ）に、平面視における、Ｓｉ柱４ａ、４Ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２Ｂ、ＷＳｉ２層７Ａａ、７Ｂｂの関係を示す。斜線部がＷＳｉ２層７Ａａ、７Ｂｂである。ＷＳｉ２層７Ａａは、Ｓｉ柱４ａの全周を囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＷＳｉ２層５７ａと、このＷＳｉ２層５７ａの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層５９ａと、ＷＳｉ２層５７ａの外周の一部を囲み、且つＷＳｉ２層５９ａと繋がった第４合金層であるＷＳｉ２層５８ａと、により構成されている（第２実施形態ではＳｉ柱４ａ、４ｂの表層に第３合金層であるＣｏＳｉ２層２４ａ、２４ｂが形成されている）。そして、ＷＳｉ２層７Ｂｂは、Ｓｉ柱４Ｂの外周の全体を囲み、且つＮ＋領域１２Ｂと自己整合で形成された第１合金層であるＷＳｉ２層５７ｂと、このＷＳｉ２層５７ｂの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層５９ｂと、ＷＳｉ２層５７ｂの外周の一部を囲み、且つＷＳｉ２層５９ｂと繋がった第４合金層であるＷＳｉ２層５８ｂと、により構成されている。
本実施形態によれば、第１実施形態におけるようなレジスト層１３を用いないで、ＷＳｉ２層７Ａａ、７Ｂｂを形成することができる。これにより、工程が簡易化される。また、Ｓｉ柱４ａ、４Ｂが近接されるので、回路の高密度化に繋がる。
（第７実施形態）
図７Ａ〜図７Ｃに、本発明の第７実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図７Ａ〜図７Ｃに、本発明の第７実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図７Ａに示すように、ｉ層基板１表層に、例えばイオン注入法によりＰ＋領域６０ａ、Ｎ＋領域６０ｂを形成する。そして、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂ上に、例えばＳｉエピタキシャル法によりｉ層１ｂを形成する。そして、第１実施形態と同じく、ｉ層１ｂ上でＰ＋領域６０ａの上方にＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａを形成し、ｉ層１ｂ上でＮ＋領域６０ｂの上方にＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂを形成する。
次に、図７Ｂに示すように、ｉ層１ｂ上に形成したＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂをマスクに、ＲＩＥ法によりｉ層１ｂ、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂ、ｉ層基板１をエッチングして、第１実施形態と同じく、ｉ層基板１の下部をｉ層基板１ａとして残しつつ、その上にＳｉ柱４ａ、４ｂを形成する。この結果、Ｓｉ柱４ａ、４ｂの下方の内部にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。そして、Ｓｉ柱４ａ、４ｂの外周部のｉ層基板１ａ上にＳｉＯ２層６、ＷＳｉ２層６１、下からＳｉＯ２層、ＳｉＮ層からなるＳｉＯ２層８を形成する。
次に、図７Ｃに示すように、第１実施形態と同様な工程を行う。最初に、Ｓｉ柱４ａ、４ｂの外周側面にＳｉＯ２層１１ａ、１１ｂを形成する。そして、Ｓｉ柱４ａ、４ｂの頂部の一部を覆って、繋がったレジスト層１３を形成する。そして、ＳｉＯ２層１１ａ、１１ｂ、レジスト層１３をマスクにして、ＳｉＯ２層８、ＷＳｉ２層６１をＲＩＥ法によりエッチングして、ＳｉＯ２層８ａ、ＷＳｉ２層６１ａを形成する。
最後に、レジスト層１３を除去する。その後、第１実施形態と同様な工程を行うことにより、ＣＭＯＳインバータ回路が形成される。
本実施形態によれば、下記の利点が得られる。
１．本実施形態では、ＷＳｉ２層６１を形成する前に、Ｓｉ柱４ａ、４ｂ内にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。これにより、第１実施形態のように、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂを形成しなくても、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの全周を囲んだ第１合金層と、第１合金層の外周の一部に接し、繋がった第２合金層とよりなるＷＳｉ２層６１ａを形成することができる。
２．第１実施形態では、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂから熱処理によりＳｉ柱４ａ、４ｂからドナーまたはアクセプタ不純物原子をＳｉ柱４ａ、４ｂ内に押出して、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂを形成した。この場合、温度や時間などの熱処理条件は、ＷＳｉ２層７ａ、７ｂの応力発生などによるハガレなどを考慮しなければならない。これに対し、本実施形態では、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂを、ＷＳｉ２層６１形成前に形成するため、このような問題は発生しない、加えて、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂの不純物濃度を十分に高く形成することができる。これにより、ドレインＰ＋領域６０ａ、Ｎ＋領域６０ｂの抵抗を小さくできる。
１．本実施形態では、ＷＳｉ２層６１を形成する前に、Ｓｉ柱４ａ、４ｂ内にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。これにより、第１実施形態のように、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂを形成しなくても、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの全周を囲んだ第１合金層と、第１合金層の外周の一部に接し、繋がった第２合金層とよりなるＷＳｉ２層６１ａを形成することができる。
２．第１実施形態では、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂから熱処理によりＳｉ柱４ａ、４ｂからドナーまたはアクセプタ不純物原子をＳｉ柱４ａ、４ｂ内に押出して、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂを形成した。この場合、温度や時間などの熱処理条件は、ＷＳｉ２層７ａ、７ｂの応力発生などによるハガレなどを考慮しなければならない。これに対し、本実施形態では、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂを、ＷＳｉ２層６１形成前に形成するため、このような問題は発生しない、加えて、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂの不純物濃度を十分に高く形成することができる。これにより、ドレインＰ＋領域６０ａ、Ｎ＋領域６０ｂの抵抗を小さくできる。
なお、第１実施形態と同様に、Ｂ原子を含んだＷＳｉ２層領域（第１実施形態におけるＷＳｉ２層７ａに対応する）と、Ａｓ原子を含んだＷＳｉ２層領域（第１実施形態におけるＷＳｉ２層７ｂに対応する）を形成してもよい。この場合、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの外周側面にＷＳｉ２層領域からＢ原子と、Ａｓ原子が押し出され、第１実施形態と同様にＰ＋領域１２ａ、Ｎ＋領域１２ｂが形成されることにより、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂと、ＷＳｉ２層６１ａとの接触抵抗を更に小さくできる。また、さらに、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂがＰ＋領域６０ａ、Ｎ＋領域６０ｂの中心近くまで形成され、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂとが、重なっても、高濃度のドナー又はアクセプタ不純物領域がＳｉ柱４ａ、４ｂ内に形成されるので、何ら問題ではない。このことは、本発明に係るその他の実施形態においても同じである。
（第８実施形態）
図８に、本発明の第８実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図８に、本発明の第８実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
第１実施形態では、図１Ｇに示したように、レジスト層１３はＳｉ柱４ａ、４ｂの頂部上表面の一部を覆って形成された。これに対して、本実施形態では、図８に示すように、レジスト層１３ａは、リソグラフィ法により、その上表面位置がＳｉ柱４ａ、４ｂの頂部上表面より、下になるように形成される。レジスト層１３ａは、使用するレジスト材料層の、材料そのもの、粘性、または塗布スピン回転数などを調節して、全体に塗布したレジスト層（図示せず）の上表面位置がＳｉ柱４ａ、４ｂの頂部上表面より下になるようにして、形成される。そして、レジスト層１３ａと、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層１１ａ、１１ｂとをマスクにして、ＲＩＥ法により、ＳｉＯ２層８（図１Ｆを参照）、ＷＳｉ２層７ａ、７ｂ（図１Ｆを参照）をエッチングして、図１Ｇと同じく、ＳｉＯ２層８ａ、ＷＳｉ２層７ａａ、７ｂｂを形成する。第１実施形態と同様に、ＳｉＯ２層１１ａ、１１ｂ下にあるＷＳｉ２層７ａａ、７ｂｂの第１合金層は、レジスト層１３形成におけるリソグラフィでのマスク合せズレに関係なく、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を、同じ幅を持って円帯状に形成される。
本実施形態によれば、下記の利点が得られる。
第１実施形態では、レジスト膜（図示せず）を、その上表面位置が、Ｓｉ柱４ａ、４ｂの頂部上表面位置より高くなるように塗布した後に、リソグラフィ法によりレジスト層１３を形成した。この場合、厚い塗布レジスト膜を用いるため、レジスト層１３の加工精度が低下する問題がある。これに対して、本実施形態では、薄いレジスト膜を用いるので、高い加工精度を持つレジスト層１３ａが形成される。特に、本実施形態は、高密度ＳＧＴ回路製作において、有効である。
第１実施形態では、レジスト膜（図示せず）を、その上表面位置が、Ｓｉ柱４ａ、４ｂの頂部上表面位置より高くなるように塗布した後に、リソグラフィ法によりレジスト層１３を形成した。この場合、厚い塗布レジスト膜を用いるため、レジスト層１３の加工精度が低下する問題がある。これに対して、本実施形態では、薄いレジスト膜を用いるので、高い加工精度を持つレジスト層１３ａが形成される。特に、本実施形態は、高密度ＳＧＴ回路製作において、有効である。
（第９実施形態）
図９Ａ、図９Ｂに、本発明の第９実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。本実施形態は、第４実施形態の供する特徴を更に改善するものである。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図９Ａ、図９Ｂに、本発明の第９実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。本実施形態は、第４実施形態の供する特徴を更に改善するものである。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図９Ａに示すように、図４Ｄに示したのと同様に、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層４５を、その上表面位置がＰ＋領域４２ａ、Ｎ＋領域４２ｂより上方になるように形成する。そして、ＳｉＮ層４５の上表面位置が下端となり、且つＴｉＮ層１６ａ、１６ｂ側面を囲んだ孔をＳｉＯ２層３８ａ、３８ｂ側面に形成する。そして、平面視において、Ｓｉ柱４ａ、４ｂの外周部に、ＴｉＮ層１６ａ、１６ｂと接続して繋がった、例えばＮｉＳｉ層（図示せず）を形成する。そして、リソグラフィ法により、ＮｉＳｉ層上にあり、且つＳｉＯ２層３８ａ、３８ｂの外周部の一部に繋がったレジスト層１３ｂを形成する。そして、レジスト層１３ａとＳｉＯ２層３８ａ、３８ｂをマスクにして、ＮｉＳｉ層をエッチングして、ＮｉＳｉ層４６ａを形成する。そして、レジスト層１３ｂを除去する。
次に図４Ｄに示した工程と同じ工程を行うことにより、図９Ｂに示すように、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。
本実施形態によれば、下記の利点が得られる。
１．ゲートＴｉＮ層１６Ａ、１６Ｂの側面を囲んだＳｉＯ２層３８ａ、３８ｂは、ＮｉＳｉ層４６ａと、ＴｉＮ層１６Ａ、１６Ｂとを接続するためのコンタクトホール形成のための材料層としての役割と、Ｓｉ柱４ａ、４ｂの外周を等幅で囲んだＮｉＳｉ層４６ａを形成するためのエッチングマスク層と、の役割を有する。これにより、Ｓｉ柱４ａ、４ｂの外周を等幅で囲んだＮｉＳｉ層４６ａを形成するため、特別な工程を加えることなく、高密度なＳＧＴを有する回路を製作することができる。
２．ＮｉＳｉ層４６ａは、ＴｉＮ層１６Ａ、１６Ｂの側面に直接接し、且つ、平面視においてその全周を同じ幅の円帯状に囲んだ第１導体層と、この第１導体層の一部に繋がり水平方向に延びた第２導体層より構成されている。第１導体層は、Ｓｉ柱４ａ、４ｂの外周を等幅で囲んだＳｉＯ２層３８Ａ、３８Ｂと自己整合で形成されているので、第２導体層を形成するためのＮｉＳｉ層４６ａの平面視における形状に関係なく形成することができる。また、第２導体層は設計上、第４実施形態のように、Ｓｉ柱４ａ、４ｂを囲んで形成する必要がない。このため、第４実施形態と比べて、回路の高密度化ができ、加えて回路の高性能化が実現する。
１．ゲートＴｉＮ層１６Ａ、１６Ｂの側面を囲んだＳｉＯ２層３８ａ、３８ｂは、ＮｉＳｉ層４６ａと、ＴｉＮ層１６Ａ、１６Ｂとを接続するためのコンタクトホール形成のための材料層としての役割と、Ｓｉ柱４ａ、４ｂの外周を等幅で囲んだＮｉＳｉ層４６ａを形成するためのエッチングマスク層と、の役割を有する。これにより、Ｓｉ柱４ａ、４ｂの外周を等幅で囲んだＮｉＳｉ層４６ａを形成するため、特別な工程を加えることなく、高密度なＳＧＴを有する回路を製作することができる。
２．ＮｉＳｉ層４６ａは、ＴｉＮ層１６Ａ、１６Ｂの側面に直接接し、且つ、平面視においてその全周を同じ幅の円帯状に囲んだ第１導体層と、この第１導体層の一部に繋がり水平方向に延びた第２導体層より構成されている。第１導体層は、Ｓｉ柱４ａ、４ｂの外周を等幅で囲んだＳｉＯ２層３８Ａ、３８Ｂと自己整合で形成されているので、第２導体層を形成するためのＮｉＳｉ層４６ａの平面視における形状に関係なく形成することができる。また、第２導体層は設計上、第４実施形態のように、Ｓｉ柱４ａ、４ｂを囲んで形成する必要がない。このため、第４実施形態と比べて、回路の高密度化ができ、加えて回路の高性能化が実現する。
（第１０実施形態）
図１０Ａ〜図１０Ｆに、本発明の第１０実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１０Ａ〜図１０Ｆに、本発明の第１０実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１Ａに示した工程において、Ｐ層基板７０上にｉ層基板１を設け、図１Ａで示したのと同様に、レジスト層５ａ、５ｂ、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂをエッチングマスクとして、例えばＲＩＥ法によって、ｉ層基板１をエッチングすることにより、ｉ層基板１ａとその上に存在するＳｉ柱７１ａ、７１ｂとを形成する。そして、レジスト層５ａ、５ｂを除去する。これにより、図１０Ａに示す構成が得られる。ＳｉＯ２層２ａ、ＳｉＮ層３ａの下にＳｉ柱７１ａが、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂの下にＳｉ柱７１ｂが、それぞれ位置する。
次に、図１０Ｂに示すように、Ｓｉ柱７１ａ、７１ｂの側面を囲んで、例えばＳｉＯ２層７２ａ、７２ｂを形成する。
次に、図１０Ｃに示すように、ＳｉＯ２層２ａ、２ｂ、７２ａ、７２ｂ、ＳｉＮ層３ａ、３ｂをマスクにして、Ｓｉ柱７１ａ、７１ｂの外周部のｉ層基板１ａ表層にリン（Ｐ）イオン注入によりＮ層７３を形成した後に、リソグラフィ法とＢイオン注入によりＳｉ柱７１ａの外周部のＮ層７３表層にＰ＋領域７４を形成する。そして、同様に、リソグラフィ法とＡｓイオン注入によりＳｉ柱７１ｂの外周部のＮ層７３表層にＮ＋領域７５を形成する。平面視において、Ｐ＋領域７４とＮ＋領域７５とを、後の熱処理によるドナーまたはアクセプタ不純物原子の横方向拡散を考慮して、離しておくのが望ましい。
次に、図１０Ｄに示すように、熱処理を行い拡散させることで、Ｐ＋領域７４、Ｎ＋領域７５、Ｎ層７３を縦方向及び横方向に拡大させて、Ｐ層基板７０上に、Ｐ＋領域７４ａ、Ｎ＋領域７５ａ、Ｎ層７３ａを形成する。
次に、図１０Ｅに示すように、Ｓｉ柱７１ａ、７１ｂの外周に接して、且つＳｉ柱７１ａ、７１ｂ間に繋がったレジスト層７７を形成し、その後にレジスト層７７、ＳｉＯ２層２ａ、２ｂ、７２ａ、７２ｂ、ＳｉＮ層３ａ、３ｂをマスクにして、Ｐ＋領域７４ａ、Ｎ＋領域７５ａ、Ｎ層７３ａと、Ｐ層基板７０の表層とをエッチングして、Ｐ層７０ａ上に、下からＰ層７０ｂ、Ｎ層７３ａａ、Ｓｉ柱７１ａ底部のＰ＋領域７４ａａ、Ｓｉ柱７１ｂ底部にＮ＋領域７５ａａを形成する。これにより、Ｓｉ柱７１ａ、７１ｂが、Ｐ層７０ｂ、Ｎ層７３ａａ、Ｓｉ柱７１ａ底部にあるＰ＋領域７４ａａ、Ｓｉ柱７１ｂ底部にあるＮ＋領域７５ａａから構成されたＳｉ柱台７６上に形成される。そして、レジスト層７７を除去する。
これにより、図１０Ｆに示すように、Ｓｉ柱台７６は、平面視において、Ｓｉ柱７１ａ、７１ｂの底部の外周全体を、同じ幅の円帯状に囲んでＰ＋領域７４ａａ、Ｎ＋領域７５ａａが形成される。Ｐ＋領域７４ａａ、Ｎ＋領域７５ａａは、Ｓｉ柱７１ａ、７１ｂ下の領域と、この等幅の円帯状領域と、等幅の円帯状領域の一部に繋がり且つＳｉ柱７１ａ、７１ｂ間に繋がった領域と、により構成される。そして、図１Ｈ〜図１Ｊに示した工程と同様な工程を行うことにより、Ｓｉ柱台７６上にＳＧＴを有するＣＭＯＳインバータ回路を製造することができる。
本実施形態の説明では、Ｐ＋領域７４ａａ、Ｎ＋領域７５ａａには、十分高いドナーまたはアクセプタ不純物原子を含ませて、Ｐ＋領域７４ａａ、Ｎ＋領域７５ａａを低抵抗化している。これに対し、図１０Ｄの工程において、ＳｉＯ２層７２ａ、７２ｂを残した状態において、Ｐ＋領域７４ａとＮ＋領域７５ａとの上に、導体層、例えばＷ、ＷＳｉなどの金属または合金層を形成してもよい。また、図１０Ｅの工程において、レジスト層７７を除去した後、ＳｉＯ２層７２ａ、７２ｂを残した状態でＳｉ柱台７６の露出した上表面、および側面に、導体層、例えばＷ、ＷＳｉなどの金属または合金層を形成してもよい。これにより、Ｓｉ柱４ａ、４ｂ底部のＰ＋領域７４ａと、Ｎ＋領域７５ａによるＰＮ接合により均一な電界を形成することができる。
本実施形態によれば、下記の利点が得られる。
Ｓｉ柱７１ａ、７１ｂの側面を囲んだＳｉＯ２層７２ａ、７２ｂは、第１実施形態と同様に、Ｓｉ柱７１ａ、７１ｂの底部外周を、同じ幅の円帯状に囲んだ第１の導電領域を形成するためのマスク材料層として用いられる。加えて、図１０Ｃに示したように、Ｎ層７３、Ｐ＋領域７４、Ｎ＋領域７５を形成するためのドナーまたはアクセプタ不純物のイオン注入におけるマスク材料層としての役割を持つ。これにより、第１実施形態と同様に、回路の高密度化ができ、加えて回路の高性能化が実現する。
Ｓｉ柱７１ａ、７１ｂの側面を囲んだＳｉＯ２層７２ａ、７２ｂは、第１実施形態と同様に、Ｓｉ柱７１ａ、７１ｂの底部外周を、同じ幅の円帯状に囲んだ第１の導電領域を形成するためのマスク材料層として用いられる。加えて、図１０Ｃに示したように、Ｎ層７３、Ｐ＋領域７４、Ｎ＋領域７５を形成するためのドナーまたはアクセプタ不純物のイオン注入におけるマスク材料層としての役割を持つ。これにより、第１実施形態と同様に、回路の高密度化ができ、加えて回路の高性能化が実現する。
（第１１実施形態）
図１１Ａ〜図１１Ｃに、本発明の第１１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１１Ａ〜図１１Ｃに、本発明の第１１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１Ｈにおいて、ＴｉＮ層１６の代わりに、ＨｆＯ２層１５を囲んでＴｉＮ層（図示せず）を薄いＳｉＮ層（図示せず）で覆ったＳｉＮ／ＴｉＮ層９６を形成する。そして、図１１Ａに示すように、ＳｉＮ／ＴｉＮ層９６の側面を囲んで、Ｓｉ柱４ａ、４ｂの周囲に、ＳｉＯ２層５２ａ、５２ｂとＳｉＮ層７８ａ、７８ｂを形成する。そして、平面視において、ＳｉＮ層７８ａ、７８ｂの一部と接し、且つＳｉ柱４ａ、４ｂ間に繋がったレジスト層７９を形成する。
次に、図１１Ｂに示すように、レジスト層７９、ＳｉＮ層７８ａ、７８ｂをマスクにしてＳｉＮ／ＴｉＮ層９６をエッチングする。これにより、Ｓｉ柱４ａ、４ｂの側面と、Ｓｉ柱４ａ、４ｂの外周部にあって、同じ幅の円帯状に囲んだ領域と、この円帯状領域の一部に接し、且つＳｉ柱４ａ、４ｂ間と、に繋がった領域から構成されたＳｉＮ／ＴｉＮ層９６ａが形成される。そして、レジスト層７９を除去する。そして、露出したＳｉＮ／ＴｉＮ層９６ａ端面のＴｉＮ層を酸化してＴｉＮＯ層８０ａ、８０ｂを形成する。
次に、図１Ｉ、図１Ｊに示した工程と同様な工程を行う。本実施形態では、図１１Ｃに示すように、入力配線金属層Ｖｉｎに繋がるコンタクトホール８３を、ＳｉＯ２層２１、１８を貫通して、Ｓｉ柱４ａ、４ｂ間のＳｉＮ／ＴｉＮ層９６ａ上に形成する。そして、出力配線金属層Ｖｏｕｔに繋がるコンタクトホール８４を、ＳｉＯ２層２１、１８、ＨｆＯ２層１５、ＳｉＯ２層８ａを貫通して、Ｓｉ柱４ａ、４ｂ間のＷＳｉ２層５１ａ、５１ｂ上に形成する。平面視において、コンタクトホール８４がＳｉ柱４ａ、４ｂを囲むＳｉＮ層７８ａ、７８ｂ上にあっても、ＳｉＮ層７８ａ、７８ｂがエッチングストッパ層となるため、出力配線金属層ＶｏｕｔとＳｉＮ／ＴｉＮ層９６ａとが短絡することはない。これにより、ＳＧＴを有するＣＭＯＳインバータ回路を製造することができる。
本実施形態によれば、下記の利点が得られる。
１．ＳｉＮ／ＴｉＮ層９６の側面を、平面視において、等幅で円帯状に囲んだＳｉＮ層７８ａ、７８ｂは、ＳｉＮ／ＴｉＮ層９６ａを形成するためのエッチングマスクとしての役割と、コンタクトホール８４を介しての、出力配線金属層ＶｏｕｔとＳｉＮ／ＴｉＮ層９６ａとの短絡を防止するエッチングストッパ層としての役割を兼ね備える。これにより、設計上、コンタクトホール８４とＳｉ柱４ａ、４ｂとの距離を短くできる。これは、ＳＧＴを用いた回路の高密度化を可能にする。
２．同様に、入力配線金属層ＶｉｎとＳｉＮ／ＴｉＮ層９６ａとを接続するためのコンタクトホール８３の形成において、リソグラフィ法におけるマスク合わせズレにより、平面視において、コンタクトホール８３が、Ｓｉ柱４ａ、４ｂに近づいて、Ｓｉ柱４ａ、４ｂを囲むＳｉＮ／ＴｉＮ層９６ａの側面をエッチングによって削り取られるという不良を防止できる。これは、ＳＧＴを用いた回路の高密度化を可能にする。
１．ＳｉＮ／ＴｉＮ層９６の側面を、平面視において、等幅で円帯状に囲んだＳｉＮ層７８ａ、７８ｂは、ＳｉＮ／ＴｉＮ層９６ａを形成するためのエッチングマスクとしての役割と、コンタクトホール８４を介しての、出力配線金属層ＶｏｕｔとＳｉＮ／ＴｉＮ層９６ａとの短絡を防止するエッチングストッパ層としての役割を兼ね備える。これにより、設計上、コンタクトホール８４とＳｉ柱４ａ、４ｂとの距離を短くできる。これは、ＳＧＴを用いた回路の高密度化を可能にする。
２．同様に、入力配線金属層ＶｉｎとＳｉＮ／ＴｉＮ層９６ａとを接続するためのコンタクトホール８３の形成において、リソグラフィ法におけるマスク合わせズレにより、平面視において、コンタクトホール８３が、Ｓｉ柱４ａ、４ｂに近づいて、Ｓｉ柱４ａ、４ｂを囲むＳｉＮ／ＴｉＮ層９６ａの側面をエッチングによって削り取られるという不良を防止できる。これは、ＳＧＴを用いた回路の高密度化を可能にする。
（第１２実施形態）
図１２Ａ〜図１２Ｄに、本発明の第１２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１２Ａ〜図１２Ｄに、本発明の第１２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１２Ａに示すように、図１ＦにおけるＳｉ柱４ａ、４ｂの側面を等幅で囲んだＳｉＯ２層１１ａ、１１ｂに替えて、例えばＳｉＮ層８６ａ、８６ｂを形成する。
次に、図１２Ｂに示すように、ＣＶＤ法によりＳｉＯ２層（図示せず）を全体に堆積して、その後にＣＭＰ法により上表面位置がＳｉＮ層３ａ、３ｂの上表面位置と同じになるように研磨してＳｉＯ２層８７を形成する。そして、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆って、Ｓｉ柱４ａ、４ｂ間に繋がるレジスト層８８をリソグラフィ法により形成する。
次に、図１２Ｃに示すように、レジスト層８８、ＳｉＮ層８２ａ、８２ｂをマスクにしてＳｉＯ２層（図１ＥにおけるＳｉＯ２層８）をエッチングする。これにより、Ｓｉ柱４ａ、４ｂの外周部にあって、Ｓｉ柱４ａ、４ｂ側面に接して、且つ同じ幅の円帯状に囲んだ領域と、この円帯状領域の一部に接し、且つＳｉ柱４ａ、４ｂ間と、に繋がった領域よりなるＷＳｉ層７ａａ、７ｂｂと、ＳｉＯ２層８ａと、が形成される。そして、レジスト層８８とＳｉＯ２層８３ａとを除去する。
次に、図１２Ｄに示すＳｉＮ層８２ａ、８２ｂを除去した後、図１Ｈ〜図１Ｊと同様な工程を行うことにより、ｉ層基板１ａ上にＳＧＴを有したＣＭＯＳ型インバータ回路を形成することができる。
本実施形態によれば、下記の利点が得られる。
第１実施形態では、ＳｉＯ２層８の上表面からＳｉ柱４ａ、４ｂ頂部より上までの厚さを持つレジスト層１３をリソグラフィ法によりパターンニングしなければならなかった。厚いレジスト層１３を精巧にパターンニングするのは、高密度回路製作においては、困難さを有する。これに対して、本実施形態では、上表面位置がＳｉ柱４ａ、４ｂ上のＳｉＮ層３ａ、３ｂの上表面位置と同じ位置に上表面をもつＳｉＯ２層８７を形成して、平坦な面上にリソグラフィ法によりレジスト層８８を形成している。このため、本実施形態は、第１実施形態と比べて、高密度回路製作が容易となる。
第１実施形態では、ＳｉＯ２層８の上表面からＳｉ柱４ａ、４ｂ頂部より上までの厚さを持つレジスト層１３をリソグラフィ法によりパターンニングしなければならなかった。厚いレジスト層１３を精巧にパターンニングするのは、高密度回路製作においては、困難さを有する。これに対して、本実施形態では、上表面位置がＳｉ柱４ａ、４ｂ上のＳｉＮ層３ａ、３ｂの上表面位置と同じ位置に上表面をもつＳｉＯ２層８７を形成して、平坦な面上にリソグラフィ法によりレジスト層８８を形成している。このため、本実施形態は、第１実施形態と比べて、高密度回路製作が容易となる。
（第１２実施形態の変形例）
第１２実施形態の説明では、ＣＶＤ法によりＳｉＯ２層（図示せず）を全体に堆積して、その後にＣＭＰ法により上表面位置がＳｉＮ層３ａ、３ｂの上表面位置と同じになるように研磨してＳｉＯ２層８７を形成する。これは、平坦な面上にリソグラフィ法によりレジスト層８８を形成するためである。これに対して、ＣＶＤ法によるＳｉＯ２層８７に替えて、例えば、平坦な上表面が得られるスピンコート法によるＳｉＯ２層、またはＣ層を用いた場合は、その上表面位置は、Ｓｉ柱４ａ、４ｂ上のＳｉＮ層３ａ、３ｂの上表面位置と同じ位置にある必要はなく、Ｓｉ柱４ａ、４ｂの頂部より上にあってもよい。即ち、本実施形態は、レジスト層形成を平坦な材料層上に形成すれば、第１実施形態と比べて、高密度回路製作が容易となることを示している。
第１２実施形態の説明では、ＣＶＤ法によりＳｉＯ２層（図示せず）を全体に堆積して、その後にＣＭＰ法により上表面位置がＳｉＮ層３ａ、３ｂの上表面位置と同じになるように研磨してＳｉＯ２層８７を形成する。これは、平坦な面上にリソグラフィ法によりレジスト層８８を形成するためである。これに対して、ＣＶＤ法によるＳｉＯ２層８７に替えて、例えば、平坦な上表面が得られるスピンコート法によるＳｉＯ２層、またはＣ層を用いた場合は、その上表面位置は、Ｓｉ柱４ａ、４ｂ上のＳｉＮ層３ａ、３ｂの上表面位置と同じ位置にある必要はなく、Ｓｉ柱４ａ、４ｂの頂部より上にあってもよい。即ち、本実施形態は、レジスト層形成を平坦な材料層上に形成すれば、第１実施形態と比べて、高密度回路製作が容易となることを示している。
（第１３実施形態）
図１３Ａ、図１３Ｂに、本発明の第１３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図１３Ａ、図１３Ｂに、本発明の第１３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
図５Ａ〜図５Ｃに示した工程を行い、その後、全体にＷ層（図示せず）を被覆する。そして、ＣＭＰ法により、上表面位置がＳｉ柱４ａ、４ｂの頂部より上部にあるＨｆＯ２層１５と同じ高さであり、且つ表面が平坦な、Ｗ層（図示せず）を形成する。そして、図１３Ａに示すように、ＨｆＯ２層１５と、Ｗ層（図示せず）と、の上に、平面視において、Ｓｉ柱４ａ、４ｂの一部と重なったレジスト層９１を、リソグラフィ法を用いて、形成する。そして、レジスト層９１と、Ｓｉ柱４ａ、４ｂの外周を等幅で円帯状に囲んだＳｉＯ２層５２ａ、５２ｂと、Ｓｉ柱４ａ、４ｂ上のＨｆＯ２層１５、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂをマスクにして、Ｗ層（図示せず）と、ＴｉＮ層（図５ＢにおけるＴｉＮ層１６）と、をエッチングして、Ｗ層９０と、ＴｉＮ層１６Ａと、を形成する。そして、レジスト層９１を除去する。
そして、コンタクトホール２２ｅを形成する代わりに、図１３Ｂに示すように、コンタクトホール２２Ｅを、ＴｉＮ層１６Ａ上のＷ層９０上に形成する点を除いては、図５Ｄで説明したのと同じ工程を行う。こうして、入力配線金属層ＶＩＮが、コンタクトホール２２Ｅと導体であるＷ層９０とを介して、ゲート導体層であるＴｉＮ層１６Ａに電気的に接続される。これにより、ｉ層基板１ａ上にＳＧＴを有したＣＭＯＳ型インバータ回路を形成することができる。なお、Ｗ層９０に替えて、単層、または複数層よりなる、他の金属、または合金、ドナーまたはアクセプタ不純物を多く含んだ低抵抗の半導体よりなる材料層を用いてもよい。
本実施形態によれば、下記の利点が得られる。
１．本実施形態では、第１２実施形態における、絶縁層であるＳｉＯ２層８７に替えて導体であるＷ層を用いた。そして、第１２実施形態と同様に、上表面が平坦なＨｆＯ２層１５とこのＷ層上に、リソグラフィ法により、レジスト層８８を形成している。これにより、本実施形態は、第１２実施形態と同様に、高密度回路製作が容易となる。
２．第５実施形態では、図５Ｄに示すように、コンタクトホール２２ｅがＴｉＮ層１６ａ上に形成されている。これに対し、本実施形態では、コンタクトホール２２Ｅが、ＴｉＮ層１６Ａ上のＷ層９０上に形成される。これにより、コンタクトホール２２Ｅは、コンタクトホール２２ｅより浅く形成できる。これは、ＳＧＴ回路の製造を容易にさせる。
１．本実施形態では、第１２実施形態における、絶縁層であるＳｉＯ２層８７に替えて導体であるＷ層を用いた。そして、第１２実施形態と同様に、上表面が平坦なＨｆＯ２層１５とこのＷ層上に、リソグラフィ法により、レジスト層８８を形成している。これにより、本実施形態は、第１２実施形態と同様に、高密度回路製作が容易となる。
２．第５実施形態では、図５Ｄに示すように、コンタクトホール２２ｅがＴｉＮ層１６ａ上に形成されている。これに対し、本実施形態では、コンタクトホール２２Ｅが、ＴｉＮ層１６Ａ上のＷ層９０上に形成される。これにより、コンタクトホール２２Ｅは、コンタクトホール２２ｅより浅く形成できる。これは、ＳＧＴ回路の製造を容易にさせる。
なお、上記各実施形態では、シリコンからなるＳｉ柱を用いたが、シリコン以外の半導体材料を、その一部または全体に用いるＳＧＴにも本発明の技術的思想を適用できる。
また、第１実施形態では、ゲート導電層としてＴｉＮ層１６ａを用いたが、ゲート導電層の材料は他の金属層、または導体材料層であってもよい。また、ゲート導体層は、多層の導体層から形成してもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、Ｓｉ柱４ａ、４ｂを囲んだＳｉＯ２層１１ａ、１１ｂを用いたが、ＷＳｉ２層７ａ、７ｂのエッチングに対して、エッチングマスク効果を持つ材料層であれば、他の材料を用いてもよい。また、この材料層は単層または複数層より構成されていてもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、単層のレジスト層１３を用いたが、代わりに、単層の無機材料層もしくは有機材料層、複数層の無機材料層、複数層の有機材料層、または、少なくとも１層の無機材料層と少なくとも１層の有機材料層を含む複数層の材料層を用いてもよい。たとえば、上部にリソグラフィ法によりパターンニングされた材料層を設け、このパターンニングされた材料層をマスクにして、この材料層の下部に設けられている単層または複数層の無機材料層または有機材料層をエッチングする。そして、この単層または複数層の無機材料層または有機材料層の一部または全てをマスクにして、ＷＳｉ２層７ａ、７ｂをエッチングしてもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態ではＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８をスパッタ蒸着により形成したが、例えばＣＶＤ法を用いて全体に膜堆積をした後に、エッチバックすることにより形成してもよい。また、ＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８のいずれかを、エッチバック法で形成し、他をスパッタ法で形成するなどの、他の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、図１Ａに示したように、レジスト層５ａ、５ｂの下にＳｉＮ層３ａ、３ｂを形成したが、例えば上からＳｉＯ２とＳｉＮの２層構成にしてもよい。また、単層または複数層よりなる、他の材料層を用いてもよい。また、他の材料層を組み合わせてもよい。これは、ＳｉＯ２層２ａ、２ｂについても同様である。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、Ｓｉ柱４ａ、４ｂの側面にＳｉＯ２層１１ａ、１１ｂを形成する前に、ＷＳｉ２層７に、ＡｓとＢのイオン注入を行って、ＡｓとＢを含んだＷＳｉ２層７ａ、７ｂを形成したが、ＡｓとＢのイオン注入はＳｉＯ２層１１ａ、１１ｂを形成した後に行ってもよい。後の熱処理によって、Ａｓ、Ｂの熱拡散により、Ｓｉ柱４ａ、４ｂに側面までＡｓとＢを含んだＷＳｉ２層７ａ、７ｂを形成することができる。このことは、本発明に係るその他の実施形態においても同じである。
また、上記各実施形態では、平面視において、Ｓｉ柱４ａ、４ｂ、４Ｂの形状が円形である場合について説明したが、楕円形であってもよいことは言うまでもない。
また、上記各実施形態では、Ｓｉ柱４ａ、４ｂ、４Ｂの側面が、ｉ層基板平面に対して、垂直になっている円柱の場合について説明したが、各実施形態の示す構造を実現するものであれば、台形、たる型などであってもよい。
また、第１実施形態では、ＷＳｉ２層を、第２実施形態では、ＣｏＳｉ２層を、第１０実施形態では、ドナー又はアクセプタ不純物を含んだ半導体層のＰ＋領域７４ａａ、Ｎ＋領域７５ａａなどの導電性を有する材料層を用いているが、各実施形態の示す構造を実現するものであれば、それぞれの実施形態において、他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態ではＰ＋領域１２ａ、Ｎ＋領域１２ｂが、Ｓｉ柱４ａ、４ｂの外周に形成されている。一方、第４実施形態では、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂがＳｉ柱４ａ、４ｂの中心まで繋がって形成されている。いずれの実施形態においても、Ｓｉ柱４ａ、４ｂ内にこれらのＰ＋領域及びＮ＋領域が形成される深さは、Ｓｉ柱４ａ、４ｂの太さと工程温度により変動し、Ｓｉ柱４ａ、４ｂの外周まで形成されたり、その中心まで形成されたりする。このことは、本発明に係るその他の実施形態においても同じである。
また、第２実施形態、第４実施形態の説明では、Ｓｉ柱４ａ、４ｂの外周部にシリサイド層のＣｏＳｉ２層２４ａ、２４ｂ、４３ａ、４３ｂが形成されている。これらがＳｉ柱４ａ、４ｂの中心まで形成されても、何ら本発明の範囲を逸脱するものではない。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、配線合金層としてＷＳｉ２層７ａａ、７ｂｂを用いて説明した。この場合、Ｓｉ柱４ａ、４ｂ内には、ほとんどシリサイド層が形成されない。しかし、ＷＳｉ２層７ａａ、７ｂｂとＳｉ柱４ａ、４ｂの界面を拡大観察すると、工程での熱処理条件によって、Ｓｉ柱内に薄いシリサイド層が形成されている。
また、第１実施形態では、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの下方のＳｉ柱４ａ、４ｂ内部にウエル層を形成していないが、Ｓｉ柱４ａ、４ｂ形成後、イオン注入や、固相拡散、エピタキシャル層などを用いてウエル層を形成していてもよい。これは、何ら本発明の範囲を逸脱するものではない。このことは、本発明に係るその他の実施形態においても同じである。
また、第４実施形態では、垂直方向において、ＴｉＮ層１６Ａ、１６Ｂの中間位置で、ＴｉＮ層１６Ａ、１６Ｂと配線導体層のＮｉＳｉ層４６との接続を行った。これにより、ゲートＴｉＮ層１６Ａ、１６ＢとソースＰ＋領域４２ａ、Ｎ＋領域４２ｂ間のキャパシタンスを小さくした。このことは、本発明に係るその他の実施形態にも適用することができる。
また、第５実施形態では、２つのＳｉ柱４ａ、４ｂ間に繋がったＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａと、が平面視において、重ならないように形成した。これに対し、１つまたは３個以上のＳｉ柱より構成される回路形成に本実施形態を応用しても、同じキャパシタンス低減効果を得ることができる。
また、第５実施形態では、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの水平方向に延びる部分と、を平面視において、重ならないように形成した。これにより、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとの間のキャパシタンスを小さくできた。このことは、本発明に係るその他の実施形態にも適用することができる。
また、第５実施形態では、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの重なりは、ＷＳｉ２層５１ａ、５１ｂ形成に用いられた矩形状のレジスト層５０パターンと、ＴｉＮ層１６ａ形成に用いられた矩形状のレジスト層（図示せず）パターンを変えることにより容易に設定できることを示した。これは、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとの間だけでなく、他の配線層との、例えばキャパシタンス低減などにおいても、適用される。また、このことは、本発明に係るその他の実施形態にも適用することができる。
また、第１１実施形態では、ＳｉＯ２層５２ａ、５２ｂとＳｉＮ層７８ａ、７８ｂがＳｉ柱４ａ、４ｂを等幅で円帯状に囲んで形成されている。この場合、ＳｉＮ層７８ａ、７８ｂは、ＳｉＯ２層１８、２１を貫通したコンタクトホール８３、８４の形成において、エッチングストッパの役割をもっている。ＳｉＮ層７８ａ、７８ｂは、エッチングストッパの役割を持つものであれば、他の材料層であってもよい。また、第１１実施形態は、本発明に係るその他の実施形態にも適用することができる。
また、第１１実施形態では、露出したＳｉＮ／ＴｉＮ層９６ａ端面のＴｉＮ層を酸化してＴｉＮＯ層８０ａ、８０ｂを設けて、出力配線金属層Ｖｏｕｔと、ＳｉＮ／ＴｉＮ層９６ａとの短絡を防止したが、ＴｉＮＯ層８０ａ、８０ｂに替えて、流動法によるＳｉＯ２層などの他の材料層を埋め込んでもよい。また、他の方法により、出力配線金属層Ｖｏｕｔと、ＳｉＮ／ＴｉＮ層９６ａとの短絡を防止してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１２実施形態では、レジスト層８８形成をＳｉ柱４ａ、４ｂの頂部上に上表面がある平坦な材料層（図１２ＢにおけるＳｉＯ２層８７、ＳｉＮ層３ａ、３ｂ）上に形成すれば、第１実施形態と比べて、高密度回路製作が容易となることを示した。このことは、本発明に係るその他の実施形態にも適用することができる。
また、第１２実施形態における、レジスト層８８と、ＳｉＯ２層８３ａと、のそれぞれは、単層または複数層の他の材料層から形成されてもよい。
また、第１２実施形態では、本発明を、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに繋がるＷＳｉ２層７ａａ、７ｂｂの形成に適用する例を示した。本実施形態は、第５実施形態に示したゲート導体層であるＴｉＮ層１６ａの形成においても適用できる。このことは、本発明に係る、関連する、その他の実施形態にも適用することができる。
また、第１２実施形態では、Ｓｉ柱４ａ、４ｂの外周にＳｉＯ２層８７を形成したが、ＳｉＯ２層８７に変えて、他の単層または複数層の材料層を用いてもよい。このことは、本発明に係るその他の実施形態にも適用することができる。
また、上記各実施形態では、ｉ層基板１ａの代わりに、絶縁基板を有するＳＯＩ（Silicon on Insulator）基板を用いることもできる。
また、上記各実施形態では、ゲート絶縁層としてＨｆＯ２層１５、１５ａ、１５Ａ、１５Ｂ、３６を用いたが、ＨｆＯ２に限定されず、単層または複数層の他の絶縁材料を使用してもよい。
また、第１実施形態の説明は、Ｓｉ柱４ａ、４ｂに、それぞれ１つのＳＧＴを形成する場合について行ったが、本発明はＳｉ柱４ａ、４ｂの底部に形成するＰ＋領域１２ａ、Ｎ＋領域１２ｂと、これらに繋がる配線合金層であるＷＳｉ２層７ａａ、７ｂｂに関するものであるので、１つの半導体柱に複数のＳＧＴを形成する回路形成に本発明を適用できる。このことは、本発明に係るその他の実施形態にも適用することができる。
また、第１実施形態では、ＳＧＴの上下にあるソースとドレインは、同じＰ＋領域１２ａ、１９ａ、または同じＮ＋領域１２ｂ、１９ｂより構成された場合を用いて説明した。これに対し、第１実施形態は、それぞれ、もしくは一方のＳＧＴのソースとドレインの導電性が異なる不純物層より形成されたトンネル型ＳＧＴにも適用することが出来る。このことは、本発明に係るその他の実施形態においても同様である。
また、ＳＧＴは、半導体柱の外周にゲート絶縁層が形成され、このゲート絶縁層の外周にゲート導体層が形成されている構造を有する。このゲート導体層とゲート絶縁層の間に電気的に浮遊した導体層を有するフラッシュメモリ素子もＳＧＴの１形態であり、本発明の技術的思想が適用可能である。
また、上記各実施形態では、半導体柱にＳＧＴのみが形成されている場合について説明したが、本発明の技術的思想は、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも適用できる。
第１実施形態では、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂとＷＳｉ２層７Ａａ、７Ｂａはそれぞれ平面視において半導体柱を等幅で円帯状に囲むように形成されているが、これらの構造はこれらに限られるものではない。平面視におけるこれらの構造の断面形状の外形は、半導体柱の断面形状に依存した形状、例えば、相似形であってもよく、例えば、半導体柱の断面形状が正方形であれば、正方形や長方形であってもよいし、半導体柱の断面形状が楕円形であれば、楕円形、円形、長円形であってもよい。また、これらの構造の断面形状は平面視において半導体柱を囲む任意の形状であってもよい。こうした断面形状を共に有しさえすれば、この断面形状を有し半導体柱を囲む材料層をエッチングマスクとして用いることで、基板に対して垂直方向において上下に並んでいるＰ＋領域１２ａとＷＳｉ２層７Ａａと、及び／又は、Ｎ＋領域１２ｂとＷＳｉ２層７Ｂａとを、自己整合で、同一断面形状とすることができる。このことは、本発明に係るその他の実施形態においても同様である。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされているものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
本出願は、２０１５年１２月１８日に出願された国際出願第ＰＣＴ／ＪＰ２０１５／０８５４６９号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
本発明に係る、柱状半導体装置の製造方法は、ＳＧＴを有する、高密度、高性能の半導体装置を実現するために有用である。
１、１ａ ｉ層基板
１ｂ ｉ層
４ａ、４ｂ、４Ｂ、７１ａ、７１ｂ Ｓｉ柱
２ａ、２ｂ、２Ｂ、６、８、８ａ、８ｂ、８Ａ、１１ａ、１１ｂ、１４、１８、２１、２６、２６ａ、２６ｂ、２６ｃ、３２、３２ａ、３５、３８ａ、３８ｂ、３８Ａ、３８Ｂ、４０、４０ａ、４７、５２、５２ａ、５２ｂ、５５、７２ａ、７２ｂ、８３ａ、８７ ＳｉＯ２層
３ａ、３ｂ、３Ｂ、２７、４５、７８ａ、７８ｂ、８２ａ、８２ｂ、８６ａ、８６ｂ ＳｉＮ層
１６、１６ａ、１６Ａ、１６Ｂ、３７、 ＴｉＮ層
５ａ、５ｂ、１０、１３、１３ａ、１３ｂ、２８、５０、５３、７７、７９、８８、９１ レジスト層
１２ａ、１９ａ、３３ａ、４２ａ、６０ａ、６０ａａ、７４、７４ａ、７４ａａ Ｐ＋領域
１２ｂ、１２Ｂ、１９ｂ、３３ｂ、４２ｂ、６０ｂ、６０ｂｂ、７５、７５ａ、７５ａａ Ｎ＋領域
１５、１５ａ、１５Ａ、１５Ｂ、３６ ＨｆＯ２層
７、３１、６１、６１ａ ＷＳｉ２層
７ａ、７ａａ、７Ａ、７Ａａ、７Ａｂ、３１ａ、３１ａａ、５１ａ、５７ａ、５８ａ、５９ａ Ｂ原子を含んだＷＳｉ２層
７ｂ、７ｂｂ、７Ｂ、７Ｂａ、７Ｂｂ、３１ｂ、３１ｂｂ、５１ｂ、５７ｂ、５８ｂ、５９ｂ Ａｓ原子を含んだＷＳｉ２層
３０ａ、３０ｂ、３０Ａ、３０Ｂ 孔
３９ａ、３９ｂ ＴｉＯ層
２２ａ、２２ｂ、２２ｃ、２２Ｃ、２２ｄ、２２ｅ、２２Ｅ、８３、８４ コンタクトホール
２３ａ、２３ａａ、２３Ａａ、２３Ａｂ、２４ａ、４１ａ、４１ａａ、４３ａ Ｂ原子を含んだＣｏＳｉ２層
２３ｂ、２３ｂｂ、２３Ｂａ、２３Ｂｂ、２４ｂ、４１ｂ、４１ｂｂ、４３ｂ Ａｓ原子を含んだＣｏＳｉ２層
４６、４６ａ ＮｉＳｉ層
７０ Ｐ層基板
７６ Ｓｉ柱台
９６、９６ａ ＳｉＮ／ＴｉＮ層
７３、７３ａ、７３ａａ Ｎ層
７０ａ、７０ｂ Ｐ層
８０ａ、８０ｂ ＴｉＮＯ層
９０ Ｗ層
Ｖｄｄ、ＶＤＤ 電源配線金属層
Ｖｓｓ、ＶＳＳ グランド配線金属層
Ｖｉｎ、ＶＩＮ 入力配線金属層
Ｖｏｕｔ、ＶＯＵＴ 出力配線金属層
１ｂ ｉ層
４ａ、４ｂ、４Ｂ、７１ａ、７１ｂ Ｓｉ柱
２ａ、２ｂ、２Ｂ、６、８、８ａ、８ｂ、８Ａ、１１ａ、１１ｂ、１４、１８、２１、２６、２６ａ、２６ｂ、２６ｃ、３２、３２ａ、３５、３８ａ、３８ｂ、３８Ａ、３８Ｂ、４０、４０ａ、４７、５２、５２ａ、５２ｂ、５５、７２ａ、７２ｂ、８３ａ、８７ ＳｉＯ２層
３ａ、３ｂ、３Ｂ、２７、４５、７８ａ、７８ｂ、８２ａ、８２ｂ、８６ａ、８６ｂ ＳｉＮ層
１６、１６ａ、１６Ａ、１６Ｂ、３７、 ＴｉＮ層
５ａ、５ｂ、１０、１３、１３ａ、１３ｂ、２８、５０、５３、７７、７９、８８、９１ レジスト層
１２ａ、１９ａ、３３ａ、４２ａ、６０ａ、６０ａａ、７４、７４ａ、７４ａａ Ｐ＋領域
１２ｂ、１２Ｂ、１９ｂ、３３ｂ、４２ｂ、６０ｂ、６０ｂｂ、７５、７５ａ、７５ａａ Ｎ＋領域
１５、１５ａ、１５Ａ、１５Ｂ、３６ ＨｆＯ２層
７、３１、６１、６１ａ ＷＳｉ２層
７ａ、７ａａ、７Ａ、７Ａａ、７Ａｂ、３１ａ、３１ａａ、５１ａ、５７ａ、５８ａ、５９ａ Ｂ原子を含んだＷＳｉ２層
７ｂ、７ｂｂ、７Ｂ、７Ｂａ、７Ｂｂ、３１ｂ、３１ｂｂ、５１ｂ、５７ｂ、５８ｂ、５９ｂ Ａｓ原子を含んだＷＳｉ２層
３０ａ、３０ｂ、３０Ａ、３０Ｂ 孔
３９ａ、３９ｂ ＴｉＯ層
２２ａ、２２ｂ、２２ｃ、２２Ｃ、２２ｄ、２２ｅ、２２Ｅ、８３、８４ コンタクトホール
２３ａ、２３ａａ、２３Ａａ、２３Ａｂ、２４ａ、４１ａ、４１ａａ、４３ａ Ｂ原子を含んだＣｏＳｉ２層
２３ｂ、２３ｂｂ、２３Ｂａ、２３Ｂｂ、２４ｂ、４１ｂ、４１ｂｂ、４３ｂ Ａｓ原子を含んだＣｏＳｉ２層
４６、４６ａ ＮｉＳｉ層
７０ Ｐ層基板
７６ Ｓｉ柱台
９６、９６ａ ＳｉＮ／ＴｉＮ層
７３、７３ａ、７３ａａ Ｎ層
７０ａ、７０ｂ Ｐ層
８０ａ、８０ｂ ＴｉＮＯ層
９０ Ｗ層
Ｖｄｄ、ＶＤＤ 電源配線金属層
Ｖｓｓ、ＶＳＳ グランド配線金属層
Ｖｉｎ、ＶＩＮ 入力配線金属層
Ｖｏｕｔ、ＶＯＵＴ 出力配線金属層
Claims (15)
- 基板上に、
前記基板の平面に対して垂直方向に立った第１の半導体柱と、
前記第１の半導体柱の下部に存在するドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
を含む構造体を提供する工程と、
平面視において、前記第１の不純物領域の全周と、前記第１の半導体柱を囲む第１の絶縁層を囲む第１の導体層の全周との、少なくとも一方に繋がり、水平方向に延び、導電性を有する第１の材料層を形成する工程と、
前記第１の材料層上にあり、且つ平面視において、前記第１の半導体柱を囲んだ第２の材料層を形成する工程と、
平面視において、前記第２の材料層の一部に繋がった第３の材料層を、前記第１の材料層上に形成する工程と、
前記第２の材料層と前記第３の材料層とをマスクにして、前記第１の材料層をエッチングする工程と、を有し、
前記第２の材料層の下に、平面視において、前記第１の半導体柱を囲んだ前記第１の材料層の第１の領域と、前記第３の材料層の下に、前記第１の領域の一部と繋がった、前記第１の材料層の第２の領域とが形成されている、
ことを特徴とする柱状半導体装置の製造方法。 - 前記第２の材料層は、前記第１の半導体柱を、等幅で円帯状に囲んで形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の材料層は、半導体原子と、金属原子と、前記ドナーまたはアクセプタ不純物原子と、を含んでいる、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の材料層は、前記ドナーまたはアクセプタ不純物原子を含んだ半導体層または金属層より形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記構造体を提供する工程は、熱処理を行い、前記ドナーまたはアクセプタ不純物原子を含んだ前記第１の材料層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱内に押し出して、前記第１の不純物領域を形成する工程を含む、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物領域を、前記第１の半導体柱を形成する前に、形成する工程を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第２の材料層が、少なくとも、前記第１の絶縁層と前記第１の導体層とより形成され、
前記第１の材料層が、平面視において前記第１の不純物領域の全周と繋がっている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第２の材料層が、前記第１の導体層の全周を囲む第２の絶縁層より形成され、
前記第１の材料層が、平面視において前記第１の導体層の全周と繋がっている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の材料層の前記第１の領域が、前記第１の不純物領域と繋がった前記第１の半導体柱を囲んだ第３の領域と、前記第１の導体層の全周に接し且つ前記第１の導体層の全周を囲んだ第４の領域と、を含み、
前記第１の材料層の前記第２の領域が、前記第３の領域の一部に繋がって、水平方向に延びた第５の領域と、前記第４の領域の一部に繋がって、水平方向に延びた第６の領域と、を含み、
平面視において、前記第４の領域と、前記第６の領域と、が互いに離れているか、または一部重なって形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記構造体を提供した後に、全体に第３の絶縁層を形成する工程と、
前記第３の絶縁層を貫通する第１のコンタクトホールを形成する工程と、を有し、
前記第２の材料層の、少なくとも表層が、前記第１のコンタクトホールの形成に用いるエッチング種に対してストッパとなる、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 垂直方向において、前記第３の材料層の上表面位置が、前記第１の半導体柱の頂部より下方にある、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の半導体柱の外周部の前記第１の材料層上にあり、且つ上表面位置が、前記第１の半導体柱の頂部の上表面位置と一致しているか、若しくは上部にある、平坦な上表面を持つ第４の材料層を形成する工程と、
前記第４の材料層上に、平面視において、前記第１の領域の一部と重なった第５の材料層を形成する工程と、
前記第５の材料層をマスクにして、前記第４の材料層をエッチングする工程と、を有し、
前記第４の材料層と、前記第５の材料層と、により、前記第３の材料層が形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 前記第４の材料層が導電性を有し、
前記第４の材料層の上表面位置が、前記第１の半導体柱の頂部より下方になるように、前記第４の材料層をエッチングする工程と、
前記第４の材料層上に第２のコンタクトホールを形成する工程と、を有する、
ことを特徴とする請求項１２に記載の柱状半導体装置の製造方法。 - 前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
前記第１の材料層上にあり、且つ平面視において、前記第２の半導体柱を囲んだ第６の材料層を形成する工程と、
平面視において、前記第２の材料層と、前記第６の材料層と、のそれぞれの一部に繋がった前記第３の材料層を形成する工程と、
前記第２の材料層と、前記第３の材料層と、前記第６の材料層と、をマスクにして、前記第１の材料層をエッチングする工程と、を有し、
前記第２の材料層の下に、平面視において、前記第１の半導体柱を囲んだ前記第１の材料層の前記第１の領域と、前記第６の材料層の下に前記第２の半導体柱を囲んだ前記第１の材料層の第７の領域と、前記第３の材料層の下に、前記第１の領域と、前記第７の領域の、それぞれの一部と繋がった、前記第１の材料層の前記第２の領域が形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。 - 平面視において、前記第２の材料層と、前記第６の材料層と、が前記第１の半導体柱と前記第２の半導体柱と、の間で繋がって形成され、
前記第２の材料層と前記第６の材料層とをマスクにして、前記第１の材料層をエッチングする工程をさらに有する、
ことを特徴とする請求項１４に記載の柱状半導体装置の製造方法。
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