TWI538172B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

記憶體可以分為揮發性記憶體與非揮發性記憶體兩類。揮發性記憶體在電源供應中斷後，其記憶體所儲存的資料便會消失；而非揮發性記憶體即使電源供應中斷，其記憶體所儲存的資料並不會消失，重新供電後，就能夠讀取記憶體中的資料。因此，非揮發性記憶體可廣泛地應用在電子產品，尤其是可攜帶性產品。

隨著記憶元件的積集度提高與尺寸縮小，水平式記憶元件的短通道效應變得愈來愈嚴重，因而導致第二位元效應與相鄰記憶胞之間的程式化干擾的問題愈來愈嚴重。於是，漸漸開始發展出垂直式記憶元件，然而垂直式記憶元件的內連線問題卻是另一項挑戰。

倘若垂直式記憶元件的內連線佈局直接與記憶元件的源極或汲極連接，則會使得源極與汲極的內連線彼此電性相連，其導致記憶元件的操作失敗。另一方面，假使垂直式記憶元件的內連線佈局拉至周邊區才與記憶元件的源極或汲極相連，又會導致位元線的電阻值升高。因此，如何解決垂直式記憶元件的內連線問題而不犧牲位元線的電阻值與晶片面積，將變成未來相當重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可解決垂直式記憶元件的內連線問題，而不影響位元線的電阻值與晶片面積。

本發明提供一種記憶元件的製造方法，其步驟包括：提供基底，基底包括多數個第一區塊與多數個第二區塊，第一區塊與第二區塊相互交替，各第一區塊包括兩個第一區與一個第二區，第二區位於兩個第一區之間。在第一區塊與第二區塊上的基底上形成多數個堆疊結構，每一堆疊結構在第一方向延伸，其包括第一半導體層位於部分基底上。第二半導體層位於第一半導體層上方。在每一第一區的基底上形成多數個字元線，每一字元線在第二方向延伸，覆蓋各堆疊結構的部分側面與部分頂面，第一方向與第二方向不同。在堆疊結構與字元線之間形成電荷儲存層。移除第二區塊上的部分堆疊結構，以裸露出第一半導體層。於第二區塊中形成多數個第一階梯狀接觸窗，每一第一階梯狀接觸窗的底面電性連接第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層，且每一第一階梯狀接觸窗的頂面的面積小於其底面的面積，其中i為奇數。於第二區中形成多數個第二階梯狀接觸窗，每一梯狀第二接觸窗的底面電性連接第i個堆疊結構與第i+1個堆疊結構的第二半導體層，且每一第二階梯狀接觸窗的頂面的面積小於其底面的面積。在基底上形成相互交替的多數個第一導線與多數個第二導線，每一第一導線在第一方向延伸，與第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層電性連接的第一階梯狀接觸窗的頂面電性連接，每一第二導線在第一方向延伸，與第i個堆疊結構與第i+1個堆疊結構的第二半導體層電性連接的第二階梯狀接觸窗的頂面電性連接。

在本發明的一實施例中，上述於第二區塊中形成第一階梯狀接觸窗以及於第二區中形成第二階梯狀接觸窗的步驟包括：於第二區塊中形成多數個第一導體插塞，每一第一導體插塞電性連接第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層，並於第二區中形成多數個第二導體插塞，每一第二導體插塞電性連接第i個堆疊結構與第i+1個堆疊結構的第二半導體層。於第一導體插塞上形成多數個第三導體插塞，於第二導體插塞上形成多數個第四導體插塞，其中第一導體插塞與第三導體插塞構成第一階梯狀接觸窗，第二導體插塞與第四導體插塞構成第二階梯狀接觸窗。

在本發明的一實施例中，更包括在每一字元線以及每一堆疊結構的側面分別形成間隙壁。在移除第二區塊上的部分堆疊結構之前，移除第二區塊上的部分間隙壁。在基底上形成襯層與第一介電層。移除部分第一介電層與部分襯層，以於第二區塊中形成多數個第一接觸窗開口，每一第一接觸窗開口裸露出第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層，並於第二區中形成多數個第二接觸窗開口，每一第二接觸窗開口裸露出第i個堆疊結構與第i+1個堆疊結構的第二半導體層。於第一接觸窗開口與第二接觸窗開口中分別形成第一導體插塞與第二導體插塞。在基底上形成第二介電層。移除部分第二介電層，以於第二區塊中形成多數個第三接觸窗開口，每一第三接觸窗開口位於第i+1個堆疊結構與第i+2個堆疊結構之間且裸露出所對應的第一導體插塞，並於第二區中形成多數個第四接觸窗開口，每一第四接觸窗開口位於第i個堆疊結構與第i+1個堆疊結構之間，且裸露出的所對應的第二導體插塞。於第三接觸窗開口與第四接觸窗開口中分別形成第三導體插塞與第四導體插塞。

在本發明的一實施例中，上述每一第一導線位在第i+1個堆疊結構與第i+2個堆疊結構之間，每一第二導線位在第i個堆疊結構與第i+1個堆疊結構之間。

在本發明的一實施例中，上述形成堆疊結構的步驟包括：在基底上形成第一半導體層。在第一半導體層上形成第一阻障層。在第一阻障層上形成基體層。在基體層上形成第二阻障層。在第二阻障層上形成第二半導體層。圖案化第二半導體層、第二阻障層、基體層、第一阻障層以及第一半導體層，以形成堆疊結構。

本發明提供一種記憶元件，包括：基底、多數個堆疊結構、多數個字元線、電荷儲存層、多數個第一階梯狀接觸窗、多數個第二階梯狀接觸窗、多數個第一導線與多數個第二導線。上述基底包括多數個第一區塊與多數個第二區塊，第一區塊與第二區塊相互交替，各第一區塊包括兩個第一區與一個第二區，第二區位於兩個第一區之間。上述堆疊結構位於基底上。每一堆疊結構在第一方向延伸。每一堆疊結構包括：第一半導體層位於第一區塊與第二區塊的部分基底上方。第二半導體層位於第一區塊的部分基底上方且位於第一半導體層上方。上述字元線位於每一第一區的基底上，每一字元線在第二方向延伸，覆蓋各堆疊結構的部分側面與部分頂面，第一方向與第二方向不同。上述電荷儲存層位於堆疊結構與字元線之間。上述第一階梯狀接觸窗位於第二區塊中，每一第一階梯狀接觸窗的底面電性連接第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層，且每一第一階梯狀接觸窗的頂面的面積小於其底面的面積，其中i為奇數。上述第二階梯狀接觸窗位於第二區中，每一梯狀第二接觸窗的底面電性連接第i個堆疊結構與第i+1個堆疊結構的第二半導體層，且每一第二階梯狀接觸窗的頂面的面積小於其底面的面積。上述第一導線與上述第二導線，彼此相互交替，位於基底上，每一第一導線在第一方向延伸，與電性連接第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層的第一階梯狀接觸窗的頂面電性連接，每一第二導線在第一方向延伸，與電性連接第i個堆疊結構與第i+1個堆疊結構的第二半導體層的第二階梯狀接觸窗的頂面電性連接。

在本發明的一實施例中，上述第一階梯狀接觸窗包括：多數個第一導體插塞位於第二區塊中，每一第一導體插塞電性連接第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層。多數個第三導體插塞位於第一導體插塞上，其中每一第三導體插塞的頂面的面積小於所對應的第一導體插塞的底面的面積。上述第二階梯狀接觸窗包括：多數個第二導體插塞位於第二區中，每一第二導體插塞電性連接第i個堆疊結構與第i+1個堆疊結構的第二半導體層。多數個第四導體插塞位於第二導體插塞上，其中每一第四導體插塞的頂面的面積小於所對應的第二導體插塞的底面的面積。

在本發明的一實施例中，上述每一第一導線的寬度小於任一所對應之第一導體插塞底面的寬度，每一第二導線的寬度小於任一所對應之第二導體插塞底面的寬度。

在本發明的一實施例中，上述每一第一導線位在第i+1個堆疊結構與第i+2個堆疊結構之間，每一第二導線位在第i個堆疊結構與第i+1個堆疊結構之間。

在本發明的一實施例中，上述每一堆疊結構包括：基體層位於第一區塊的第一半導體層與第二半導體層之間。第一阻障層位於基體層與第一半導體層之間。第二阻障層位於基體層與第二半導體層之間。

基於上述，本發明利用第一階梯狀接觸窗的底部與第i+1個堆疊結構與第i+2個堆疊結構的第一半導體層電性連接，且利用梯狀第二接觸窗的底部與第i個堆疊結構與第i+1個堆疊結構的第二半導體層電性連接（i為奇數），使得堆疊結構的第一半導體層（例如為源極）與第二半導體層（例如為汲極）彼此電性隔離。如此一來，本發明便可在不犧牲位元線的電阻值與晶片面積的前提下，解決垂直式記憶元件的內連線佈局的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F為依照本發明實施例所繪示的記憶元件之製造流程的上視示意圖。圖2A至圖2F分別為沿圖1A至圖1F之A-A’線的剖面示意圖。圖3A至圖3F分別為沿圖1A至圖1F之B-B’線的剖面示意圖。圖4A至圖4F分別為沿圖1A至圖1F之C-C’線的剖面示意圖。圖5為沿圖1A之D-D’線的剖面示意圖。圖6A至圖6D分別為沿圖1C至圖1F之E-E’線的剖面示意圖。圖7A至圖7C分別為沿圖1D至圖1F之F-F’線的剖面示意圖。

請參照圖1A，提供基底10。基底10包括多數個第一區塊B1與多數個第二區塊B2。第一區塊B1與第二區塊B1相互交替。在圖1A至圖1F中以兩個第一區塊B1以及一個第二區塊B2來表示。各第一區塊B1包括兩個第一區R1與一個第二區R2。第一區R1鄰近第二區塊B2；第二區R2位於兩個第一區R1之間。基底10例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。

請同時參照圖1A、圖2A、圖3A、圖4A以及圖5，在基底10上形成多數個堆疊結構11。每一堆疊結構11在第一方向D1延伸。在另一實施例中，堆疊結構11依序包括第一半導體層12、基體層16以及第二半導體層20。第一半導體層12/基體層16/第二半導體層20例如是做為源極/基體/汲極。第一半導體層12與第二半導體層20可為第一導電型摻雜層；而基體層16可為第二導電型摻雜層。在一示範實施例中，第一半導體層12/基體層16/第二半導體層20可例如是N+/P/N+摻雜層、P+/N/P+摻雜層或SiGe/Si/SiGe層。在另一實施例中，堆疊結構11依序包括第一半導體層12、第一阻障層14、基體層16、第二阻障層18以及第二半導體層20。第一阻障層14與第二阻障層18的厚度應能夠阻擋第一半導體層12、基體層16以及第二半導體層20中摻質擴散且電荷可直接穿隧。在一實施例中，第一阻障層14與第二阻障層18的材料包括氧化物、氮化物或氮氧化物。第一阻障層14與第二阻障層18可以是相同或不相同的材料。第一阻障層14與第二阻障層18的厚度例如是10至20埃。在一實施例中，形成堆疊結構11的方法例如是先形成半導體材料層、阻障材料層、基體材料層、另一阻障材料層以及另一半導體材料層。之後，進行微影與蝕刻製程，以形成堆疊結構11。上述半導體材料層、阻障材料層、基體材料層、阻障材料層以及另一半導體材料層可利用化學氣相沈積或物理氣相沈積來形成。

之後，於基底10上形成電荷儲存層22。電荷儲存層22沿著堆疊結構11的頂面與側面共形地形成。在本發明的記憶元件中，由於電荷儲存層22位於堆疊結構11的頂面與側面，因此，電荷儲存層22不僅具有電荷儲存功用，亦具有將第一半導體層12、第二半導體層20與後續製程的字元線24（如圖5所示）電性隔離的作用。在一實施例中，電荷儲存層22例如是由氧化層/氮化層/氧化層（Oxide-Nitride-Oxide, ONO）所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可以是化學氣相沈積法、熱氧化法等。

然後，在電荷儲存層22上形成字元線材料層（未繪示），字元線材料層沿著電荷儲存層22的頂面與側面共形地形成。接著，圖案化字元線材料層，以在第一區R1中形成多數個字元線24（例如是做為控制閘極），暴露電荷儲存層22的頂面。每一字元線24在第二方向D2延伸，覆蓋第一區R1中各電荷儲存層22的部分側面與部分頂面。在一實施例中，上述第一方向D1與第二方向D2不同。在一示範實施例中，上述第一方向D1與第二方向D2實質上垂直。

如圖5所示，由於字元線24覆蓋堆疊結構11的兩側面，因此，字元線24可利用堆疊結構11的兩側面以雙閘極結構來控制本發明之記憶元件的操作，比起單面控制來說，本發明的記憶元件利用堆疊結構11的兩側面的雙面控制可使得記憶元件的操作更為精準。

請同時參照圖1B、圖2B、圖3B以及圖4B。在每一字元線24以及每一堆疊結構11的側面分別形成間隙壁26。具體來說，在基底10上共形地形成間隙壁材料層（未繪示），以覆蓋堆疊結構11。間隙壁材料層的材料例如是氧化矽、氮化矽或其組合，其可利用化學氣相沈積法來形成。然後，進行非等向性蝕刻製程，來移除部分間隙壁材料層，以在每一字元線24以及每一堆疊結構11的側面分別形成間隙壁26。

請同時參照圖1C、圖2C、圖3C、圖4C以及圖6A，進行微影與蝕刻製程，移除第二區塊B2上的部分堆疊結構11與部分間隙壁26，以形成溝渠28（如圖2C與圖3C所示），裸露出第一半導體層12（如圖2C-4C所示）。接著，於基底10上共形地形成襯層30，以覆蓋堆疊結構11與字元線24。襯層30的材料可為氧化矽、氮氧化矽、氮化矽或其組合。其形成方法可利用化學氣相沈積或物理氣相沈積來形成。

請同時參照圖1D、圖2D、圖3D、圖4D、圖6B以及圖7A，於基底10上形成介電層32。然後，利用微影與蝕刻製程，移除部分介電層32以及部分襯層30，以於第二區塊B2中形成多數個第一接觸窗開口33a並於第二區R2中形成多數個第二接觸窗開口33b。每一第一接觸窗開口33a裸露出第i+1個堆疊結構11b與第i+2個堆疊結構11c的第一半導體層12（圖1D、4D）。每一第二接觸窗開口33b裸露出第i個堆疊結構11a與第i+1個堆疊結構11b的第二半導體層20（圖1D、6B）。i為奇數。由於襯層30共形地覆蓋堆疊結構11與字元線24，其使得在形成第一接觸窗開口33a與第二接觸窗開口33b時，即便有對準失誤（Misalignment）的問題存在，襯層30可以保護堆疊結構11與字元線24，使其不會遭受蝕刻的破壞，而導致後續形成之接觸窗與堆疊結構11以及字元線24發生短路。

之後，於第一接觸窗開口33a與第二接觸窗開口33b中分別形成第一導體插塞34a與第二導體插塞34b。每一第一導體插塞34a電性連接第i+1個堆疊結構11b與第i+2個堆疊結構11c的第一半導體層12；而每一第二導體插塞34b電性連接第i個堆疊結構11a與第i+1個堆疊結構11b的第二半導體層20。i為奇數。舉例來說，當i為1時，第一導體插塞34a電性連接第2個堆疊結構11b與第3個堆疊結構11c的第一半導體層12；而第二導體插塞34b電性連接第1個堆疊結構11a與第2個堆疊結構11b的第二半導體層20，以此類推，於後便不贅述。由於第一導體插塞34a與第二導體插塞34b可分別連接第一半導體層12與第二半導體層20，且第一導體插塞34a與第二導體插塞34b藉由介電層32彼此電性隔離，因此，第一半導體層12與第二半導體層20亦彼此電性隔離。如此一來，第一半導體層12與第二半導體層20可透過記憶胞區（Cell region）的內連線完成佈局（Layout），而不需要犧牲位元線的電阻值與晶片面積。第一導體插塞34a與第二導體插塞34b的形成方法例如是先在基底10上形成導體材料層。導體材料層例如是鎢、鋁、銅或其合金。其形成的方法可以是物理氣相沈積法，例如是濺鍍法。之後，可再以化學機械研磨法或是回蝕刻法移除第一接觸窗開口33a與第二接觸窗開口33b以外的部分。

請同時參照圖1E、圖2E、圖3E、圖4E、圖6C以及圖7B，在基底10上形成介電層36。然後，利用微影與蝕刻製程，移除部分介電層36，以於第二區塊B2中形成多數個第三接觸窗開口37a（圖1E與圖4E），並於第二區R2中形成多數個第四接觸窗開口37b（圖1E與圖6C）。每一第三接觸窗開口37a位於第i+1個堆疊結構11b與第i+2個堆疊結構11c之間且裸露出所對應的第一導體插塞34a。每一第四接觸窗開口37b位於第i個堆疊結構11a與第i+1個堆疊結構11b之間，且裸露出的所對應的第二導體插塞34b。接著，於第三接觸窗開口37a與第四接觸窗開口37b中分別形成第三導體插塞38a與第四導體插塞38b。第三導體插塞38a與第四導體插塞38b的形成方法例如是先在基底10上形成導體材料層。導體材料層例如是鎢、鋁、銅或其合金。其形成的方法可以是物理氣相沈積法，例如是濺鍍法。之後，再以化學機械研磨法或是回蝕刻法移除第三接觸窗開口37a與第四接觸窗開口37b以外多餘的部分。

如圖4E與圖6C所示，第三導體插塞38a與第一導體插塞34a構成第一階梯狀接觸窗40a。第四導體插塞38b與第二導體插塞34b構成第二階梯狀接觸窗40b。多數個第一階梯狀接觸窗40a位於第二區塊B2中。每一第一階梯狀接觸窗40a的底面Bu1電性連接第i+1個堆疊結構11b與第i+2個堆疊結構11c的第一半導體層12，且每一第一階梯狀接觸窗40a的頂面T1的面積小於其底面Bu1的面積。而多數個第二階梯狀接觸窗40b位於第二區R2中。每一梯狀第二接觸窗40b的底面Bu2電性連接第i個堆疊結構11a與第i+1個堆疊結構11b的第二半導體層20，且每一第二階梯狀接觸窗40b的頂面T2的面積小於其底面Bu2的面積。

請同時參照圖1F、圖2F、圖3F、圖4F、圖6D以及圖7C，在基底10上形成導體材料層（未繪示），然後，圖案化導體材料層，以形成相互交替的多數個第一導線42a與多數個第二導線42b，做為位元線。每一第一導線42a在第一方向D1延伸，與第一階梯狀接觸窗40a的頂面T1電性連接；每一第二導線42b在第一方向D1延伸，與第二階梯狀接觸窗40b的頂面T2電性連接。換言之，每一第一導線42a與第i+1個堆疊結構11b以及第i+2個堆疊結構11c的第一半導體層12電性連接；而每一第二導線42b與第i個堆疊結構11a以及第i+1個堆疊結構11b的第二半導體層20電性連接。而且每一第一導線42a位在第i+1個堆疊結構11b與第i+2個堆疊結構11c之間，每一第二導線42b位在第i個堆疊結構11a與第i+1個堆疊結構11b之間。導體材料層的材料例如是鎢、鋁、銅或其合金，其形成方法可以利用物理氣相沈積法來形成，例如是濺鍍法。每一第一導線42a的寬度W1小於任一所對應之第一導體插塞34a底面的寬度W2；每一第二導線42b的寬度W3小於任一所對應之第二導體插塞34b底面的寬度W4。如此一來，可避免導線的製程裕度（Process window）不足。

請參照圖1F、圖4F以及圖6D，本發明之一實施例的記憶元件包括：基底10、多數個堆疊結構11、多數個字元線24、電荷儲存層22、第一階梯狀接觸窗40a、第二階梯狀接觸窗40b、多數個第一導線42a以及多數個第二導線42b（例如當作位元線）。

請參照圖1F與4F，基底10包括多數個第一區塊B1與多數個第二區塊B2。第一區塊B1與第二區塊B1相互交替。在圖1F中以兩個第一區塊B1以及一個第二區塊B2來表示。各第一區塊B1包括兩個第一區R1與一個第二區R2。第一區R1鄰近第二區塊B2；第二區R2位於兩個第一區R1之間。

請參照圖6D，多數個堆疊結構11位於基底10上。每一堆疊結構11在第一方向D1延伸，其中每一堆疊結構11包括：第一半導體層12、基體層16以及第二半導體層20。第一半導體層12位於第一區塊B1與第二區塊B2的部分基底10上方。第二半導體層20位於第一區塊B1的部分基底10上方且位於第一半導體層12上方。基體層16位於第一區塊B1的第一半導體層12與第二半導體層20之間。

請參照圖1D與1F，多數個字元線24位於每一第一區R1的基底10上，每一字元線24在第二方向D2延伸，覆蓋各堆疊結構11的部分側面與部分頂面。第一方向D1與第二方向D2不同。電荷儲存層22位於堆疊結構11與字元線24之間（如圖5所示）。

請參照圖4F與圖6D，多數個第一階梯狀接觸窗40a位於第二區塊B2中。每一第一階梯狀接觸窗40a的底面Bu1電性連接第i+1個堆疊結構11b與第i+2個堆疊結構11c的第一半導體層12，且每一第一階梯狀接觸窗40a的頂面T1的面積小於其底面Bu1的面積，其中i為奇數。多數個第二階梯狀接觸窗40b位於第二區R2中。每一梯狀第二接觸窗40b的底面Bu2電性連接第i個堆疊結構11a與第i+1個堆疊結構11b的第二半導體層20，且每一第二階梯狀接觸窗40b的頂面T2的面積小於其底面Bu2的面積。多數個第一導線42a與多數個第二導線42b，彼此相互交替，位於基底10上。每一第一導線42a在第一方向D1延伸，與第一階梯狀接觸窗40a（電性連接第i+1個堆疊結構11b以及第i+2個堆疊結構11c的第一半導體層12）的頂面T1電性連接。每一第二導線42b在第一方向D1延伸，與第二階梯狀接觸窗40b（電性連接第i個堆疊結構11a與第i+1個堆疊結構11b的第二半導體層20）頂面T2電性連接。

第一導線42a（與第i+1個堆疊結構11b以及第i+2個堆疊結構11c的第一半導體層12電性連接）可做為位元線BL ₁、BL ₃…BL _2n-1，其中n為大於1的整數（如下圖8A所示）。同樣地，第二導線42b（與第i個堆疊結構11a以及第i+1個堆疊結構11b的第二半導體層20電性連接）可做為位元線BL ₂、BL ₄…BL _2n。

圖8A為依照本發明實施例所繪示涵蓋圖1F所示之記憶元件的記憶陣列的示意圖。

請參照圖8A，其繪示多個記憶胞串（Cell strings）801。這些記憶胞串（Cell strings）801經由多條位元線BL ₁~BL _2n（其中n為大於1的整數）以及多條字元線WL ₁~WL _2m（其中m為大於1的整數）串接，以在列方向和行方向排列成一個記憶陣列（Memory array）。在一實施例中，在每一第一區R1中，由多個記憶胞串801並列而成。在一實施例中，每個記憶胞串801可包括32個記憶胞或更多記憶胞。為清楚起見，在圖8A中僅繪示出所述多個記憶胞串801經由多條位元線BL ₁~BL ₇以及多條字元線WL ₁~WL ₁₂₈串接，但本發明不限於此。

位元線BL ₁、BL ₃…BL _2n-1可耦接至上述多個第一導線42a（如圖4F所示），以串接相鄰兩行的多個記憶胞的汲極（例如是圖4F的第一半導體層12）。位元線BL ₂、BL ₄…BL _2n可耦接至上述第二導線42b（如圖6D所示），以串接相鄰兩行的多個記憶胞的源極（例如是第二半導體層20）。在一實施例中，位元線BL ₁、BL ₃…BL _2n-1可分別耦接至位元線電晶體BLT ₁、BLT ₃…BLT _2n-1。位元線BL ₁與BL ₃可耦接至全域位元線（Global bit line）GBL ₁。位元線BL ₂與BL ₄可耦接至全域位元線GBL ₂。位元線BL ₅與BL ₇可耦接至全域位元線GBL ₃。控制電壓V ₂經由全域位元線GBL ₂，透過位元線電晶體BLT ₂與BLT ₄的開/關而施加至位元線BL ₂與BL ₄。

圖8B繪示一種讀取記憶胞之示意圖。

請參照圖8B，在一實施例中，在讀取（Read）記憶胞M時，在記憶胞M的閘極、源極與汲極施加對應的電壓。例如，在位元線電晶體BLT ₂施加10V電壓使其導通，藉此使得施加於全域位元線GBL ₂的控制電壓V ₂（例如V ₂=0V），經由位元線電晶體BLT ₂與位元線BL ₂，提供至記憶胞M之源極，做為源極電壓V _s。此外，在位元線電晶體BLT ₁施加10V電壓使其導通，藉此使得施加於全域位元線GBL ₁的控制電壓V ₁（例如V ₁=1.6V），經由位元線電晶體BLT ₁與位元線BL ₁，提供至記憶胞M之汲極，做為汲極電壓V _d。同時，在與記憶胞M之閘極相連接的字元線WL _i施加例如是0V至10V的電壓，以做為閘極電壓V _g。藉此，便可進行讀取記憶胞M的操作。應注意，本發明之範圍並不限於以上所描述之特定電壓。所屬技術領域中具有通常知識者可調整電壓以達到讀取每一記憶胞所需要的操作。

圖8C繪示為用於程式化記憶胞之示意圖。

請參照圖8C，在一實施例中，在程式化（Program）記憶胞M時，在位元線電晶體BLT ₂施加10V電壓使其導通，藉此使得施加於全域位元線GBL ₂的控制電壓V ₂（例如V ₂=0V），經由位元線電晶體BLT ₂與位元線BL ₂，提供至記憶胞M之源極，做為源極電壓V _s。此外，在位元線電晶體BLT ₁施加10V電壓使其導通，藉此使得施加於全域位元線GBL ₁的控制電壓V ₁（例如V ₁=3V），經由位元線電晶體BLT ₁與位元線BL ₁，提供至記憶胞M之汲極，做為汲極電壓V _d。同時，在與記憶胞M之閘極相連接的字元線WL _i施加例如是13V的電壓，以做為閘極電壓V _g。藉此，便可進行程式化記憶胞M的操作。應注意，本發明之範圍並不限於以上所描述之特定電壓。所屬技術領域中具有通常知識者可調整電壓以達到程式化每一記憶胞所需要的操作。

圖8D繪示為用於抹除記憶胞之示意圖。

請參照圖8D，在一實施例中，在抹除（Erase）記憶胞M時，在位元線電晶體BLT ₂施加10V電壓使其導通，藉此使得施加於全域位元線GBL ₂的控制電壓V ₂（例如V ₂=0V），經由位元線電晶體BLT ₂與位元線BL ₂，提供至記憶胞M之源極，做為源極電壓V _s。此外，在位元線電晶體BLT ₁施加10V電壓使其導通，藉此使得施加於全域位元線GBL ₁的控制電壓V ₁（例如V ₁=5V），經由位元線電晶體BLT ₁與位元線BL ₁，提供至記憶胞M之汲極，做為汲極電壓V _d。同時，在與記憶胞M之閘極相連接的字元線WL ₁施加例如是-10V的電壓，以做為閘極電壓V _g。藉此，便可進行讀取記憶胞M的操作。應注意，本發明之範圍並不限於以上所描述之特定電壓。所屬技術領域中具有通常知識者可調整電壓以達到抹除每一記憶胞所需要的操作。

綜上所述，本發明利用第一階梯狀接觸窗/第二階梯狀接觸窗以分別串接相鄰兩行記憶胞的汲極/源極，可在不犧牲位元線的電阻值與晶片面積的前提下，解決垂直式記憶元件的內連線佈局的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底
11、11a、11b、11c‧‧‧堆疊結構
12‧‧‧第一半導體層
14‧‧‧第一阻障層
16‧‧‧基體層
18‧‧‧第二阻障層
20‧‧‧第二半導體層
22‧‧‧電荷儲存層
24‧‧‧字元線
26‧‧‧間隙壁
28‧‧‧溝渠
30‧‧‧襯層
32、36‧‧‧介電層
34a‧‧‧第一導體插塞
34b‧‧‧第二導體插塞
38a‧‧‧第三導體插塞
38b‧‧‧第四導體插塞
40a‧‧‧第一階梯狀接觸窗
40b‧‧‧第二階梯狀接觸窗
42a‧‧‧第一導線
42b‧‧‧第二導線
801‧‧‧記憶胞串
B1‧‧‧第一區塊
B2‧‧‧第二區塊
BL₁~BL₇‧‧‧位元線
BLT₁~ BLT₇‧‧‧位元線電晶體
Bu1、Bu2‧‧‧底面
D1‧‧‧第一方向
D2‧‧‧第二方向
GBL₁~GBL₃‧‧‧全域位元線
M‧‧‧記憶胞
R1‧‧‧第一區
R2‧‧‧第二區
T1、T2‧‧‧頂面
V₁、V₂、V_d、V_g、V_s‧‧‧電壓
W1、W2、W3、W4‧‧‧寬度
WL₁~WL₁₂₈‧‧‧字元線

圖1A至圖1F為依照本發明實施例所繪示的記憶元件之製造流程的上視示意圖。 圖2A至圖2F分別為沿圖1A至圖1F之A-A’線的剖面示意圖。 圖3A至圖3F分別為沿圖1A至圖1F之B-B’線的剖面示意圖。 圖4A至圖4F分別為沿圖1A至圖1F之C-C’線的剖面示意圖。 圖5為沿圖1A之D-D’線的剖面示意圖。 圖6A至圖6D分別為沿圖1C至圖1F之E-E’線的剖面示意圖。 圖7A至圖7C分別為沿圖1D至圖1F之F-F’線的剖面示意圖。 圖8A為依照本發明實施例所繪示的記憶陣列結構的示意圖。 圖8B繪示為用於讀取記憶胞之操作的示意圖。 圖8C繪示為用於程式化記憶胞之操作的示意圖。 圖8D繪示為用於抹除記憶胞之操作的示意圖。

11a、11b、11c‧‧‧堆疊結構

38a‧‧‧第三導體插塞

38b‧‧‧第四導體插塞

42a‧‧‧第一導線

42b‧‧‧第二導線

B1‧‧‧第一區塊

B2‧‧‧第二區塊

D1‧‧‧第一方向

D2‧‧‧第二方向

R1‧‧‧第一區

R2‧‧‧第二區

Claims (10)

1. 一種記憶元件的製造方法，包括： 提供一基底，該基底包括多數個第一區塊與多數個第二區塊，該些第一區塊與該些第二區塊相互交替，每一第一區塊包括兩個第一區與一第二區，該第二區位於所述兩個第一區之間； 在該些第一區塊與該些第二區塊上的該基底上形成多數個堆疊結構，每一堆疊結構在一第一方向延伸，其包括： 一第一半導體層，位於部分該基底上；以及 一第二半導體層，位於該第一半導體層上方； 在每一第一區的該基底上形成多數個字元線，每一字元線在一第二方向延伸，覆蓋各該些堆疊結構的部分側面與部分頂面，該第一方向與該第二方向不同； 在該些堆疊結構與該些字元線之間形成一電荷儲存層； 移除該些第二區塊上的部分該些堆疊結構，以裸露出該些第一半導體層； 於該些第二區塊中形成多數個第一階梯狀接觸窗，每一第一階梯狀接觸窗的底面電性連接第i+1個堆疊結構與第i+2個堆疊結構的該些第一半導體層，且每一第一階梯狀接觸窗的頂面的面積小於其底面的面積，其中i為奇數； 於該些第二區中形成多數個第二階梯狀接觸窗，每一梯狀第二接觸窗的底面電性連接第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層，且每一第二階梯狀接觸窗的頂面的面積小於其底面的面積；以及 在該基底上形成相互交替的多數個第一導線與多數個第二導線，每一第一導線在該第一方向延伸，與該第i+1個堆疊結構與該第i+2個堆疊結構的該些第一半導體層電性連接的該些第一階梯狀接觸窗的頂面電性連接，每一第二導線在該第一方向延伸，與該第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層電性連接的該些第二階梯狀接觸窗的頂面電性連接。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中於該些第二區塊中形成該些第一階梯狀接觸窗以及於該些第二區中形成該些第二階梯狀接觸窗的步驟包括： 於該些第二區塊中形成多數個第一導體插塞，每一第一導體插塞電性連接該第i+1個堆疊結構與該第i+2個堆疊結構的該些第一半導體層，並於該些第二區中形成多數個第二導體插塞，每一第二導體插塞電性連接該第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層；以及 於該些第一導體插塞上形成多數個第三導體插塞，於該些第二導體插塞上形成多數個第四導體插塞，其中該些第一導體插塞與該些第三導體插塞構成該些第一階梯狀接觸窗，該些第二導體插塞與該些第四導體插塞構成該些第二階梯狀接觸窗。
3. 如申請專利範圍第2項所述的記憶元件的製造方法，更包括： 在每一字元線以及每一堆疊結構的側面分別形成一間隙壁； 在移除該些第二區塊上的部分該些堆疊結構之前，移除該些第二區塊上的部分該些間隙壁； 在該基底上形成一襯層與一第一介電層； 移除部分該第一介電層與部分該襯層，以於該些第二區塊中形成多數個第一接觸窗開口，每一第一接觸窗開口裸露出該第i+1個堆疊結構與該第i+2個堆疊結構的該些第一半導體層，並於該些第二區中形成多數個第二接觸窗開口，每一第二接觸窗開口裸露出該第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層； 於該些第一接觸窗開口與該些第二接觸窗開口中分別形成該些第一導體插塞與該些第二導體插塞； 在該基底上形成一第二介電層； 移除部分該第二介電層，以於該些第二區塊中形成多數個第三接觸窗開口，每一第三接觸窗開口位於該第i+1個堆疊結構與該第i+2個堆疊結構之間且裸露出所對應的該些第一導體插塞，並於該些第二區中形成多數個第四接觸窗開口，每一第四接觸窗開口位於該第i個堆疊結構與該第i+1個堆疊結構之間，且裸露出的所對應的該些第二導體插塞；以及 於該些第三接觸窗開口與該些第四接觸窗開口中分別形成該些第三導體插塞與該些第四導體插塞。
4. 如申請專利範圍第1項所述的記憶元件的製造方法，其中每一第一導線位在該第i+1個堆疊結構與該第i+2個堆疊結構之間，每一第二導線位在該第i個堆疊結構與該第i+1個堆疊結構之間。
5. 如申請專利範圍第1項所述的記憶元件的製造方法，其中形成該些堆疊結構的步驟包括： 在該基底上形成該第一半導體層； 在該第一半導體層上形成一第一阻障層； 在該第一阻障層上形成一基體層； 在該基體層上形成一第二阻障層； 在該第二阻障層上形成該第二半導體層；以及 圖案化該第二半導體層、該第二阻障層、該基體層、該第一阻障層以及該第一半導體層，以形成該些堆疊結構。
6. 一種記憶元件，包括： 一基底，該基底包括多數個第一區塊與多數第二區塊，該些第一區塊與該些第二區塊相互交替，各該些第一區塊包括兩個第一區與一第二區，該第二區位於所述兩個第一區之間； 多數個堆疊結構，位於該基底上，其中每一堆疊結構在一第一方向延伸，每一堆疊結構包括： 一第一半導體層，位於該些第一區塊與該些第二區塊的部分該基底上方；以及 一第二半導體層，位於該些第一區塊的部分該基底上方且位於該第一半導體層上方； 多數個字元線，位於每一第一區的該基底上，每一字元線在一第二方向延伸，覆蓋各該些堆疊結構的部分側面與部分頂面，該第一方向與該第二方向不同； 一電荷儲存層，位於該些堆疊結構與該些字元線之間； 多數個第一階梯狀接觸窗，位於該些第二區塊中，每一第一階梯狀接觸窗的底面電性連接第i+1個堆疊結構與第i+2個堆疊結構的該些第一半導體層，且每一第一階梯狀接觸窗的頂面的面積小於其底面的面積，其中i為奇數； 多數個第二階梯狀接觸窗，位於該些第二區中，每一梯狀第二接觸窗的底面電性連接第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層，且每一第二階梯狀接觸窗的頂面的面積小於其底面的面積；以及 多數個第一導線與多數個第二導線，彼此相互交替，位於該基底上， 每一第一導線在該第一方向延伸，與電性連接該第i+1個堆疊結構與該第i+2個堆疊結構的該些第一半導體層的該些第一階梯狀接觸窗的頂面電性連接，每一第二導線在該第一方向延伸，與電性連接該第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層的該些第二階梯狀接觸窗的頂面電性連接。
7. 如申請專利範圍第6項所述的記憶元件，其中： 該些第一階梯狀接觸窗包括： 多數個第一導體插塞，位於該些第二區塊中，每一第一導體插塞電性連接該第i+1個堆疊結構與該第i+2個堆疊結構的該些第一半導體層；以及 多數個第三導體插塞，位於該些第一導體插塞上，其中每一第三導體插塞的頂面的面積小於所對應的第一導體插塞的底面的面積；以及 該些第二階梯狀接觸窗包括： 多數個第二導體插塞，位於該些第二區中，每一第二導體插塞電性連接該第i個堆疊結構與該第i+1個堆疊結構的該些第二半導體層；以及 多數個第四導體插塞，位於該些第二導體插塞上，其中每一第四導體插塞的頂面的面積小於所對應的第二導體插塞的底面的面積。
8. 如申請專利範圍第6項所述的記憶元件，其中每一第一導線的寬度小於任一所對應之該些第一導體插塞底面的寬度，每一第二導線的寬度小於任一所對應之該些第二導體插塞底面的寬度。
9. 如申請專利範圍第6項所述的記憶元件，其中每一第一導線位在該第i+1個堆疊結構與該第i+2個堆疊結構之間，每一第二導線位在該第i個堆疊結構與該第i+1個堆疊結構之間。
10. 如申請專利範圍第6項所述的記憶元件，其中每一堆疊結構包括： 一基體層，位於該些第一區塊的該第一半導體層與該第二半導體層之間； 一第一阻障層，位於該基體層與該第一半導體層之間；以及 一第二阻障層，位於該基體層與該第二半導體層之間。