JP2014057089A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体記憶装置は、6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルからなる。前記6個のMOSトランジスタの各々は、メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第1及び第2のPMOSのロードトランジスタから構成される。メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタは第1の拡散層、柱状半導体層及び第2の拡散層が、基板に垂直な方向に階層的に配置され、前記柱状半導体層は前記第1の拡散層と前記第2の拡散層の間に配置され前記柱状半導体層の側壁にゲートが形成されている。
【選択図】図1
Description
6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは、第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のNMOSのアクセストランジスタを形成する第1の拡散層の上端と第2の拡散層の下端の間の長さより短いことを特徴とする。
6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のPMOSのロードトランジスタを形成する第5の拡散層の上端と第6の拡散層の下端の間の長さより短いことを特徴とする半導体装置。
前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層の下端は、前記第1及び第2のNMOSのアクセストランジスタの第2の拡散層の下端より低くすることもできる。
前記第3及び第4のNMOSのドライバトランジスタそれぞれの第4の拡散層を形成するためのイオン注入のエネルギー量を、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第2の拡散層を形成するためのイオン注入のエネルギー量より高くすることができる。
Claims (11)
- 6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは、第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のNMOSのアクセストランジスタを形成する第1の拡散層の上端と第2の拡散層の下端の間の長さより短く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さと異なることを特徴とする半導体装置。 - 6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のPMOSのロードトランジスタを形成する第5の拡散層の上端と第6の拡散層の下端の間の長さより短く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さと異なることを特徴とする半導体装置。 - 前記第1及び第2のNMOSのアクセストランジスタを形成する第1の拡散層の上端と第2の拡散層の下端の間の長さは、第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さの1.3倍から3倍の範囲であることを特徴とする請求項1に記載の半導体装置。
- 第1及び第2のPMOSのロードトランジスタを形成する第5の拡散層の上端と第6の拡散層の下端の間の長さは、第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さの1.3倍から3倍の範囲であることを特徴とする請求項2に記載の半導体装置。
- 前記ゲートの下端から上端までの長さが同じであることを特徴とする請求項1に記載の半導体装置。
- 前記第3及び第4のNMOSのドライバトランジスタの第3の拡散層の上端は、前記第1及び第2のNMOSのアクセストランジスタの第1の拡散層の上端より高く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さより長いことを特徴とする請求項5に記載の半導体装置。 - 前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層の下端は、前記第1及び第2のNMOSのアクセストランジスタの第2の拡散層の下端より低く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さより短いことを特徴とする請求項5に記載の半導体装置。 - 前記第3及び第4のNMOSのドライバトランジスタの第3の拡散層の上端は、前記第1及び第2のNMOSのアクセストランジスタの第1の拡散層の上端より高く、
前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層の下端は、前記第1及び第2のNMOSのアクセストランジスタの第2の拡散層の下端より低いことを特徴とする請求項5に記載の半導体装置。 - 前記第3及び第4のNMOSのドライバトランジスタそれぞれの第3の拡散層を形成した後に、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第1の拡散層を形成したことを特徴とする請求項6に記載の半導体装置。
- 前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層と、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第2の拡散層は、イオン注入によって形成され、
前記第3及び第4のNMOSのドライバトランジスタそれぞれの第4の拡散層を形成するためのイオン注入のエネルギー量は、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第2の拡散層を形成するためのイオン注入のエネルギー量より高いことを特徴とする請求項7に記載の半導体装置。 - 前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層にリンが含まれることを特徴とする請求項7に記載の半導体装置。
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