KR20090029526A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 셀/코아 영역의 반도체 기판에 불순물 이온을 주입하여 반도체 기판 내에 이온 주입 영역을 형성하고, 이온 주입 영역을 선택 식각하여 반도체 기판 내에 언더-컷 공간을 형성하며, 언더-컷 공간을 절연막으로 매립하여 셀/코아 영역에 SOI 구조를 형성함으로써 반도체 소자의 공정을 단순화하고, 반도체 소자의 개발 기간을 단축할 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{Semicoductor device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것이다. 특히, 플로팅 바디 셀(Floating body cell)과 같은 반도체 메모리 소자에 이용될 SOI(Silicon-on-insulator) 구조를 포함한 반도체 소자의 제조 방법에 관한 것이다.
현재, 1개의 트랜지스터와 1개의 캐패시터로 이루어진 셀 구조의 한계를 극복하려는 새로운 노력들이 시도되고 있다. 이중 메모리의 고집적화의 가장 큰 제약 요소 중 하나인 캐패시터를 없애고 한 개의 트랜지스터로 메모리 셀을 구성하려는 시도가 가장 대표적이라 할 수 있다. 이것이 플로팅 바디 셀(Floating Body Cell: FBC)이라 한다. 플로팅 바디 셀(FBC)은 트랜지스터의 채널 바닥 면에 전하가 쌓이게 되면 문턱전압이 바뀌게 되는 현상을 이용한 것이다.
일반적 디램(DRAM)의 경우, 1개의 셀 트랜지스터(Cell Tr)에 캐패시터 1개가 붙어 있기 때문에 이를 형성하기 위해 매우 복잡한 공정을 수행한다. 또한, 트랜지스터의 특성 향상을 위해 고온 열처리 공정을 수행해야 한다. 플로팅 바디 셀(FBC) 기술은 이러한 복잡한 공정을 피할 수 있어 더욱 고집적화시킬 수 있다. 또한, 플 로팅 바디 셀(FBC)은 캐패시터가 없는 로직(LOGIC) 회로 등과 합쳐진 임베디드 디램(Embedded DRAM)의 구현을 용이하게 한다. 따라서, 다양한 어플리게이션(Application)을 형성할 수 있다.
그러나, 플로팅 바디 셀(FBC)은 플로팅 바디(Floating body)에 구현되어야 하기 때문에, 종래의 디램(DRAM)과는 달리 SOI(silicon-on-insulator) 기판을 일반적으로 사용한다. 300mm 웨이퍼 기준으로 SOI 기판은 벌크 실리콘(bulk-Si) 기판에 비해 3배 이상 비싸다. 따라서, SOI 기판을 사용하여 디램(DRAM) 제작 시 생산 단가의 증가를 유발한다.
또한, SOI 기판 사용시 주변 회로(Peripheral circuit)도 SOI 기판 위에서 구현해야 한다. 그러나 이는 기존 벌크 실리콘(bulk-Si) 환경의 디램(DRAM) 기술로 주변 회로에 사용하는 트랜지스터의 모델 파라미터를 그대로 사용하지 못하게 된다. 따라서 새로운 SOI 환경에서 주변 회로를 개발해야 함으로써 개발기간의 증가가 불가피하게 된다.
본 발명은 벌크-실리콘(Bulk-Si) 기판상에 FBC를 적용하기 위한 반도체 기판에 관한 것이다. 특히, 본 발명은 주변 영역에 벌크-실리콘 기판으로 형성하고, 셀/코아 영역에 플로팅 바디 셀(Floating body cell) 소자를 구현할 수 있도록 SOI(Silicon-on-insulator) 기판으로 형성한다. 본 발명의 일 실시 예에 따르면, 셀/코아 영역에 불순물 이온을 주입하여 반도체 기판 하부에 이온 주입 영역을 형성하고, 이온 주입 영역을 선택 식각하여 반도체 기판 하부에 언더-컷 공간을 형성하며, 언더-컷 공간을 절연막으로 매립하여 셀/코아 영역에 SOI 구조을 형성할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
셀/코아 영역의 반도체 기판에 이온 주입 영역을 형성하는 단계와, 반도체 기판을 선택 식각하여 이온 주입 영역의 경계부를 노출하는 리세스를 형성하는 단계와, 리세스 하부에 노출된 이온 주입 영역을 선택 식각하여 반도체 기판 하부에 언더-컷 공간을 형성하는 단계와, 언더-컷 공간과 리세스를 매립하는 절연막을 형성하여 셀/코아 영역에 실리콘-온-인슐레이터(SOI) 기판을 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시 예에 따른 반도체 기판 형성 방법은,
셀/코아 영역의 기판에 이온 주입 공정을 수행하여 이온 주입 영역을 형성하 는 단계와, 이온 주입 영역의 경계에 위치한 기판의 일부를 선택 식각하여 이온 주입 영역을 노출하는 제1 리세스를 형성하는 단계와, 제1 리세스를 통해 이온 주입 영역을 제거하여 언더-컷 공간을 형성하는 단계와, 언더-컷 공간 및 제1 리세스를 매립하는 제1 절연막을 형성하는 단계와, 기판의 일부를 선택 식각하여 제1 절연막을 노출하는 제2 리세스를 형성하는 단계와, 제2 리세스를 매립하는 제2 절연막을 형성하여 셀/코아 영역의 기판에 SOI 구조를 형성하는 단계를 포함한다.
그리고, 본 발명의 일 실시 예에 따른 반도체 소자는,
플로팅 바디 셀(Floating body cell: FBC)이 형성된 셀/코아 영역과, 벌크-실리콘(Bulk-si) 구조를 갖는 주변 영역을 포함한다.
본 발명은 벌크-실리콘(Bulk-si) 기판을 이용하여 셀/코어 영역에 SOI(Silicon-on-insulator) 기판을 형성함으로써 소자의 생산 비용을 절감할 수 있다. 또한, 주변 영역을 벌크-실리콘 기판에 구현함으로써 소자의 개발 기간을 단축할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 셀/코아 영역(1000c)과 주변 영역(1000p)을 포함한다. 셀/코아 영역(1000c)에 플로팅 바디 셀(FBC)이 형성될 기판 구조를 형성한다. 이때, 플로팅 바디 셀(FBC)이 형성될 기판 구조는 실리콘-온-인슐레이터(Silicon-on-insulator: SOI) 구조인 것이 바람직하다. 한편, SOI 구조는 플로팅 바디 셀(FBC)을 구현하기 위한 예시로, 이에 제한되지 않는다.
셀/코아 영역(1000c)에 SOI 구조를 형성하기 위하여 언더-컷 공간을 형성하여야 한다. 이때, 언더-컷 공간은 셀/코아 영역(1000c)과 주변 영역(1000p) 사이에 정의되는 리세스를 통하여 형성될 수 있다. 이때, 리세스는 제1 리세스 마스크 영역(102)과 제2 리세스 마스크 영역(104)에 의해서 정의된다. 예를 들면, 제1 리세스 마스크 영역(102)에 의해 언더-컷 공간은 형성될 수 있다. 이때, 제2 리세스 마스크 영역(104)의 반도체 기판은 식각되지 않아, 언더-컷 공간 형성 시 플로팅 바디로 예정된 반도체 기판의 붕괴를 방지할 수 있다. 한편, 본 발명에 따른 제1 리세스 마스크 영역(102)과 제2 리세스 마스크 영역(104)은 플로팅 바디의 붕괴를 방지하며 언더-컷 공간을 구현하기 위한 예시로 이에 제한되지 않는다.
도 2a 내지 2k는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 도면들이다. 도 2a(i) 내지 2k(i)는 반도체 소자의 제조 방법을 도시한 평면도이며, 도 2a(ii) 내지 2k(ii)는 도 1의 I-I'에 따른 단면도들이고, 도 2a(iii) 내지 도 2k(iii)는 도 1의 II-II'에 따른 단면도들이다.
도 2a 및 2b를 참조하면, 셀/코아 영역(2000c)과 주변 영역(2000p)을 포함한 반도체 기판(210) 상부에 하드 마스크층(미도시)을 형성한다. 다음으로, 하드 마스크층에 셀/코아 영역(2000c)을 정의하는 마스크(미도시)를 이용한 사진 식각공정을 수행하여 하드 마스크 패턴(212)을 형성한다. 이후, 하드 마스크 패턴(212)을 이온 주입 마스크로 불순물 이온 주입 공정(214)을 수행한다. 그 다음, 하드 마스크 패턴(212)을 제거한 후, 반도체 기판(210)에 열처리 공정을 수행하여 반도체 기 판(210) 내에 이온 주입 영역(216)을 형성한다.
이때, 이온 주입 공정(214) 시 주입된 불순물은 Ge 이온을 포함하는 것이 바람직하다. 또한, 이온 주입 공정(214)은 1E5 내지 1E20 ions/㎠의 농도 및 1 내지 1,000 KeV의 에너지 하에서 수행하는 것이 바람직하다. 한편, 열처리 공정은 이온 주입 공정(214)에 의한 손상된 반도체 기판(210)의 회복과 이온 주입 영역(216)을 형성하기 위하여 수행한다. 이때, 열처리 공정은 질소(N2)나 비활성 기체의 분위기하에서 600 내지 1,000℃의 온도로 1 내지 1,800 초 동안 수행하는 것이 바람직하다.
도 2c 및 2d를 참조하면, 반도체 기판(210) 상부에 제2 하드 마스크층(미도시)을 형성한다. 다음으로, 셀/코아 영역(2000c)과 주변 영역(2000p)의 경계에 위치한 반도체 기판(210)의 일부를 노출하는 마스크를 이용한 사진 식각 공정을 수행하여 제2 하드 마스크층을 패터닝하여 제1 리세스 영역(220)을 노출하는 제2 하드 마스크 패턴(218)을 형성한다. 이후, 제2 하드 마스크 패턴(218)을 식각 마스크로 제1 리세스 영역(220) 하부에 노출된 반도체 기판(210)의 일부를 식각하여 이온 주입 영역(216)을 노출하는 제1 리세스(222)를 형성한다.
한편, 제1 리세스(222) 형성을 위한 식각 공정은 이온 주입 영역(216)의 성분이 검출될 때까지 수행할 수 있다. 본 발명의 다른 실시 예에 따르면, 이온 주입 영역(216)의 형성 깊이와 같은 조건을 이용하여 식각 시간을 조절하여 제1 리세스(222)를 형성할 수도 있다. 따라서, 본 발명은 제1 리세스(222) 구현하기 위한 예시로, 이에 제한되지 않는다.
제1 리세스 영역(220)은 도 1의 제1 리세스 마스크 영역(102)에 대응하며, 셀/코아 영역(2000c)과 주변 영역(2000p)의 경계 일부만을 포함한다. 따라서, 도 1의 제2 리세스 마스크 영역(104)에 대응하는 반도체 기판(210)은 식각되지 않아, 후속 언더-컷 공간 형성을 위한 식각 공정 시 언더-컷 공간의 상부 구조를 지지한다. 한편, 제1 리세스 영역(220)과 도 2h에 도시된 제2 리세스 영역(230)은 플로팅 바디의 붕괴를 방지하며 언더-컷 공간을 구현하기 위한 예시로 이에 제한되지 않는다.
도 2e 내지 2g를 참조하면, 제1 리세스(222) 내에 노출된 이온 주입 영역(216)을 선택 식각 방법으로 제거하여 언더-컷 공간(224)을 형성한다. 다음으로, 제2 하드 마스크 패턴(218)을 제거하여 반도체 기판(210)을 노출한다. 이후, 반도체 기판(210) 상부에 제1 절연막(226)을 형성하여 제1 리세스(222) 및 언더-컷 공간(224)을 매립한다.
이때, 제1 절연막(226)은 갭-필 특성이 우수한 화학 기상 증착(Chemical vapor deposition: CVD) 방법, 스핀-온-절연(Spin-on-dielectric) 방법, 스핀-온-글래스(Spin-on-glass) 방법 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나 방법을 이용하여 산화막으로 형성하는 것이 바람직하다. 그 다음, 반도체 기판(210)을 노출할 때까지 제1 절연막(226)에 대한 평탄화 식각 공정을 수행한다. 이때, 평탄화 식각 공정은 에치-백(Etch-back) 방법이나 화학적 기계적 연마(Chemical mechanical polishing) 방법으로 수행하는 것이 바람직하다.
또한, 제1 절연막(226) 형성 방법은 열산화 방식으로 제1 리세스(222) 및 언더-컷 공간(224)의 표면에 얇은 열산화막을 형성한다. 이후, CVD 방법, SOD 방법, SOG 방법 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 방법을 이용하여 제1 리세스(222) 및 언더-컷 공간(224)을 매립하는 제1 절연막(226)을 형성한다. 이때, 제1 절연막(226)과 반도체 기판(210) 사이의 계면에 형성된 산화막은 계면 특성을 향상시킨다.
도 2f 내지 2j를 참조하면, 반도체 기판(210) 상부에 제3 하드 마스크층(미도시)을 형성한다. 다음으로, 도 2c에서 노출되지 않은 셀/코아 영역(2000c)과 주변 영역(2000p)의 경계를 노출하는 마스크(미도시)로 제3 하드 마스크층을 패터닝하여 제2 리세스 영역(230)을 노출하는 제3 하드 마스크 패턴(228)을 형성한다. 이후, 제2 리세스 영역(230) 하부에 노출된 반도체 기판(210)의 일부를 선택 식각하여 제1 절연막(226)을 노출하는 제2 리세스(232)를 형성한다. 그 다음, 반도체 기판(210) 상부에 제2 절연막(234)을 형성하여 제2 리세스(232)를 매립한다. 이때, 제2 절연막(234)은 제1 절연막(226)과 동일한 물질로 형성하는 것이 바람직하다.
도 2k를 참조하면, 반도체 기판(110)을 노출할 때까지 제2 절연막(234)과 제3 하드 마스크 패턴(228)에 대한 평탄화 식각 공정을 수행한다. 이때, 셀/코아 영역(2000c)에는 제1 절연막(226)과 제2 절연막(234)으로 정의된 배리어층(236)을 포함한 SOI(Silicon-on-insulator) 구조의 반도체 기판(210)을 형성한다. 또한, 제1 절연막(226)과 제2 절연막(234)에 의해 셀/코아 영역(2000c)과 주변 영역(2000p)은 전기적으로 분리된다. 한편, 평탄화 식각 공정은 에치-백 방법이나 CMP 방법으로 수행하는 것이 바람직하다.
이후의 공정은 일반적인 게이트 형성 공정, 비트 라인 형성 공정 등을 수행하여 트랜지스터를 완성할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 도면이다. 도 3(i)은 평면도이고, 도 3(ii)은 도 3(i)의 III-III'에 따른 단면도이다. 반도체 소자는 플로팅 바디 셀(FBC)이 형성될 기판 구조를 포함한 셀/코아 영역(3000c)과 벌크 실리콘(Bulk-si) 구조를 포함한 주변 영역(3000p)을 포함한다. 본 발명의 일 실시 예에 따르면, 플로팅 바디 효과를 이용한 플로팅 바디 셀(FBC)이 형성될 기판 구조는 벌크 실리콘인 반도체 기판(340), 셀/코아 영역(3000c)과 주변 영역(3000p)을 전기적으로 분리시키는 배리어층(344) 및 플로팅 바디(342)를 포함한 SOI 구조인 것이 바람직하다. 한편, 셀/코아 영역(3000c)의 SOI 구조는 플로팅 바디 셀(FBC)이 형성될 기판 구조를 구현하기 위한 예시로, 이에 제한되지 않는다.
아울러 상기와 같은 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2a 내지 2k는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
102: 제1 리세스 마스크 영역 104: 제2 리세스 마스크 영역
210: 반도체 기판 212: 하드 마스크 패턴
214: 이온 주입 공정 216: 이온 주입 영역
218: 제2 하드 마스크 패턴 220: 제1 리세스 영역
222: 제1 리세스 224: 언더-컷 공간
226: 제1 절연막 228: 제3 하드 마스크 패턴
230: 제2 리세스 영역 232: 제2 리세스
234: 제2 절연막 236: 배리어층
340: 반도체 기판 344: 배리어층
342: 플로팅 바디
1000c, 2000c, 3000c: 셀/코아 영역
1000p, 2000p, 3000p: 주변 영역

Claims (11)

  1. 셀/코아 영역의 반도체 기판에 이온 주입 영역을 형성하는 단계;
    상기 반도체 기판을 선택 식각하여 상기 이온 주입 영역의 경계부를 노출하는 리세스를 형성하는 단계;
    상기 리세스 하부에 노출된 상기 이온 주입 영역을 선택 식각하여 상기 반도체 기판 하부에 언더-컷 공간을 형성하는 단계;
    상기 언더-컷 공간과 상기 리세스를 매립하는 절연막을 형성하여 상기 셀/코아 영역에 실리콘-온-인슐레이터(Silicon-on-insulator: SOI) 기판을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 셀/코아 영역의 기판에 이온 주입 공정을 수행하여 이온 주입 영역을 형성하는 단계;
    상기 이온 주입 영역의 경계에 위치한 상기 기판의 일부를 선택 식각하여 상기 이온 주입 영역을 노출하는 제1 리세스를 형성하는 단계;
    상기 제1 리세스를 통해 상기 이온 주입 영역을 제거하여 언더-컷 공간을 형성하는 단계;
    상기 언더-컷 공간 및 상기 제1 리세스를 매립하는 제1 절연막을 형성하는 단계;
    상기 기판의 일부를 선택 식각하여 상기 제1 절연막을 노출하는 제2 리세스 를 형성하는 단계; 및
    상기 제2 리세스를 매립하는 제2 절연막을 형성하여 상기 셀/코아 영역의 상기 기판에 SOI 구조를 형성하는 단계를 포함하는 반도체 기판 형성 방법.
  3. 제2항에 있어서,
    상기 셀/코아 영역의 플로팅 바디는 상기 제1 절연막과 상기 제2 절연막으로 주변 영역의 벌크 바디와 전기적으로 분리되는 것을 특징으로 하는 반도체 기판 형성 방법.
  4. 제2항에 있어서,
    상기 이온 주입 공정 시 주입된 불순물은 Ge 이온을 포함하는 것을 특징으로 하는 반도체 기판 형성 방법.
  5. 제4항에 있어서,
    상기 이온 주입 공정은 농도가 1E5 내지 1E20 ions/㎠이며, 에너지가 1 내지 1,000 KeV인 것을 특징으로 하는 반도체 기판 형성 방법.
  6. 제2항에 있어서,
    상기 기판에 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 형성 방법.
  7. 제6항에 있어서,
    상기 열처리 공정은 N2 또는 비활성 기체 분위기하에서 600 내지 1,000℃의 온도로 1 내지 1,800 초 동안 수행하는 것을 특징으로 반도체 기판 형성 방법.
  8. 제2항에 있어서,
    상기 제1 절연막 형성 단계는
    상기 제1 리세스 및 상기 언더-컷 공간의 표면에 열 산화막을 형성하는 단계; 및
    상기 열 산화막 상부에 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 형성 방법.
  9. 제8항에 있어서,
    상기 제3 절연막은 화학 기상 증착(Chemical vapor deposition: CVD) 방법, 스핀-온-절연(Spin-on-dielectric: SOD) 방법, 스핀-온-글레스(Spin-on-glass: SOG) 방법 및 이들의 조합으로 이루어진 일군으로 선택된 어느 하나의 방법으로 형성한 산화막을 포함하는 것을 특징으로 하는 반도체 기판 형성 방법.
  10. 플로팅 바디 셀(Floating body cell: FBC)이 형성된 셀/코아 영역; 및
    벌크-실리콘(Bulk-si) 구조를 갖는 주변 영역을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 플로팅 바디 셀(FBC)이 형성된 기판은 SOI 구조인 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090092103A (ko) * 2008-02-26 2009-08-31 삼성전자주식회사 반도체 기판과 반도체 기판 제조 방법
KR101278611B1 (ko) * 2009-12-09 2013-06-25 한국전자통신연구원 반도체 장치 및 그 형성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8800847A (nl) * 1988-04-05 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur.
EP0957515A1 (en) * 1998-05-15 1999-11-17 STMicroelectronics S.r.l. Method for manufacturing an SOI wafer
US6429091B1 (en) * 2000-12-08 2002-08-06 International Business Machines Corporation Patterned buried insulator
JP3934507B2 (ja) * 2002-08-08 2007-06-20 株式会社東芝 半導体記憶装置および半導体記憶装置の製造方法
JP2004235255A (ja) * 2003-01-28 2004-08-19 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
JP4028499B2 (ja) * 2004-03-01 2007-12-26 株式会社東芝 半導体記憶装置
KR100539269B1 (ko) * 2004-06-25 2005-12-27 삼성전자주식회사 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법
KR20060004079A (ko) * 2004-07-08 2006-01-12 삼성전자주식회사 부분적 ｓｏｉ 구조를 가지는 ｍｏｓ 트랜지스터 및 그제조방법
JP2006093268A (ja) * 2004-09-22 2006-04-06 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
US7538389B2 (en) * 2005-06-08 2009-05-26 Micron Technology, Inc. Capacitorless DRAM on bulk silicon

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