WO2015155862A1 - 半導体装置 - Google Patents

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WO2015155862A1
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mos transistor
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transistor
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舛岡　富士雄
正通 浅野
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
正通 浅野
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 it is necessary to completely separate the N-well region for forming the PMOS and the P-type silicon substrate (or P-well region) for forming the NMOS, In addition, the N-well region and the P-type silicon substrate each need a body terminal for applying a potential, which is a factor of increasing the area.
  • SGT Surrounding Gate Transistor
  • FIG. 21 is a circuit diagram of an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 22 is a plan view of a layout in which the inverter of FIG. 21 is configured by SGT.
  • FIG. 23 is a cross-sectional view taken along the cut line AA ′ in the plan view of FIG. 22 and 23, planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and the planar silicon layers 2p and 2n are impurity implanted or the like. Thus, a p + diffusion layer and an n + diffusion layer are formed.
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2p, 2n), which connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p and silicide layers connected to the n + diffusion layers 7n
  • 10p and 10n are silicide layers 9p and 9n and metal wiring 13a.
  • 13b, and 11 are contacts for connecting the gate wiring 6a and the metal wiring 13c, respectively.
  • the silicon pillar 4n, the diffusion layer 2p, the diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the silicon pillar 4p, the diffusion layer 2n, the diffusion layer 7n, the gate insulating film 5 and the gate electrode 6 constitute the PMOS transistor Qp.
  • the NMOS transistor Qn is configured. Diffusion layers 7p and 7n serve as sources, and diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal wiring 13a, a reference power supply Vss is supplied to the metal wiring 13b, and an input signal IN is connected to the metal wiring 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, and no well separation is required unlike the planar transistor. Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • An object of the present invention is to provide a semiconductor device that uses the feature of SGT to provide a decoder having a minimum area by arranging NAND type decoders and inverters using a three-input NAND circuit in one column. It is.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the six transistors are: A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and silicide each other.
  • the source region of the second N-channel MOS transistor and the drain region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar, A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact; The source region of the second N-channel MOS transistor is connected to the drain region of the third N-channel MOS transistor via a lower diffusion layer and a silicide layer, Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through contacts, The source region of the third N-channel MOS transistor is connected to a reference power line through a contact, The decoder A first address signal line; A second address signal line; A second address signal line; Have The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to the first address signal line, The gates of the second
  • the six transistors include the third P-channel MOS transistor, the second P-channel MOS transistor, the first P-channel MOS transistor, and the first N-channel MOS.
  • the transistors, the second N-channel MOS transistor, and the third N-channel MOS transistor are arranged in one row in the order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the six transistors are at least A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor and the second N-channel
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are arranged on the substrate side from the silicon pillar, and The output terminal (DEC1) is connected through the silicide region,
  • the source region of the second N-channel MOS transistor and the drain region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • a source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact;
  • the source region of the second N-channel MOS transistor is connected to the drain region of the third N-channel MOS transistor via a lower diffusion layer and a silicide layer, Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line
  • the six transistors include the third P-channel MOS transistor, the second P-channel MOS transistor, the first P-channel MOS transistor, and the first N-channel MOS.
  • Transistors, the second N-channel MOS transistor, and the third N-channel MOS transistor are arranged in one row in the order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the six transistors are: A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor and the second N-channel MOS transistor
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar.
  • the drain region of the second N-channel MOS transistor and the source region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other through a contact and output terminals (DEC1)
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through a lower diffusion layer and a silicide region
  • the source region of the first N-channel MOS transistor is connected to the drain region of the second N-channel MOS transistor via a lower diffusion layer and a silicide region
  • the source region of the second N-channel MOS transistor is connected to the drain region of the third N-channel MOS transistor through a contact
  • the source region of the third N-channel MOS transistor includes a lower diffusion layer and Connected to the reference power line
  • the six transistors include the third P-channel MOS transistor, the second P-channel MOS transistor, the first P-channel MOS transistor, and the first N-channel MOS transistor.
  • the second N-channel MOS transistor and the third N-channel MOS transistor are arranged in one row in order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • a semiconductor device includes six transistors in which sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate, arranged in a row in the first direction on the substrate.
  • a semiconductor device constituting a NAND decoder Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the six transistors are at least A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar.
  • the drain region of the second N-channel MOS transistor and the source region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other through a contact and output terminals (DEC1)
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through a lower diffusion layer and a silicide layer
  • the source region of the first N-channel MOS transistor is connected to the drain region of the second N-channel MOS transistor via a lower diffusion layer and a silicide layer
  • the source region of the second N-channel MOS transistor is connected to the drain region of the third N-channel MOS transistor through a contact, and the source region of the third N-channel MOS transistor is a lower diffusion layer and Connected to the reference power line
  • the six transistors include the third P-channel MOS transistor, the second P-channel MOS transistor, the first P-channel MOS transistor, and the first N-channel MOS.
  • Transistors, the second N-channel MOS transistor, and the third N-channel MOS transistor are arranged in one row in the order.
  • the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor constituting the a ⁇ b ⁇ c NAND decoders are commonly connected via a silicide layer.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the eight transistors are: A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A fourth P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; A fourth N-channel MOS transistor; Consists of The NAND decoder is A first P-channel MOS transistor; A second P-channel
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are arranged on the substrate side from the silicon pillar, and The first output terminal (DEC1) is connected through the silicide layer,
  • the source region of the second N-channel MOS transistor and the drain region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar, Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through contacts,
  • a source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact;
  • the source region of the second N-channel MOS transistor is connected to the drain region of the third N-channel MOS transistor via a silicide layer, The source
  • the NAND decoder is A first address signal line; A second address signal line; A third address signal line; Have The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to the first address signal line, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to the second address signal line, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor connected to each other are connected to the third address signal line, The power supply line, the reference power supply line, the first address signal line, the second address signal, and the third address signal line are arranged to extend in a second direction perpendicular to the first direction. It is characterized by being.
  • the eight transistors are one of the fourth N-channel MOS transistor or the fourth P-channel MOS transistor, the fourth N-channel MOS transistor or the fourth P-channel MOS transistor.
  • the third N-channel MOS transistors are arranged in a row in the order of the third N-channel MOS transistors.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the eight transistors are: A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A fourth P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; A fourth N-channel MOS transistor; Consists of The decoder is at least A first P-channel MOS transistor; A second P-channel MO
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and are mutually connected.
  • the first output terminal (DEC1) is connected through the silicide layer,
  • the source region of the second N-channel MOS transistor and the drain region of the third MOS transistor are disposed on the substrate side from the silicon pillar, Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through contacts,
  • a source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact;
  • the source region of the second N-channel MOS transistor is connected to the drain region of the third N-channel MOS transistor via a silicide layer,
  • the source region of the third N-channel MOS transistor is connected to a reference power line through a contact,
  • the gates of the fourth P-channel MOS transistor and the fourth N-channel MOS transistor are connected to each other and connected to the first output terminal (DEC1),
  • the semiconductor device includes: A first a address signal lines; A second b address signal lines; A third c address signal lines; a ⁇ b ⁇ c NAND decoders and inverters; Have In each of the a ⁇ b ⁇ c NAND decoders and inverters, The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to any one of the first a address signal lines, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to any one of the second b address signal lines, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor connected to each other are connected to any one of the third c address signal lines, The power supply line, the reference power supply line, the first a address signal lines, the second b address signal lines, and the third c address signal lines are perpendicular to the first direction. And extending in the second direction.
  • the eight transistors are one of the fourth N-channel MOS transistor or the fourth P-channel MOS transistor, the fourth N-channel MOS transistor or the fourth P-channel MOS transistor.
  • the other of the channel MOS transistors, the third P channel MOS transistor, the second P channel MOS transistor, the first P channel MOS transistor, the first N channel MOS transistor, and the second N channel MOS transistor The third N-channel MOS transistors are arranged in one row in the order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the eight transistors are: A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A fourth P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; A fourth N-channel MOS transistor; Consists of The NAND decoder is A first P-channel MOS transistor; A second P-channel
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar.
  • the drain region of the second N-channel MOS transistor and the source region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other via a contact and Output terminal (DEC1),
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through a silicide region
  • the source region of the first N-channel MOS transistor is connected to the drain region of the second N-channel MOS transistor via a silicide layer,
  • the source region of the second N channel MOS transistor is connected to the drain region of the third N channel MOS transistor via a contact,
  • the source region of the third N-channel MOS transistor is connected to a reference power source through a silicide layer,
  • the NAND decoder is A first address signal line; A second address signal line; A third address signal line; Have The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to the first address signal line, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to the second address signal line, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor connected to each other are connected to the third address signal line, The power supply line, the reference power supply line, the first address signal line, the second address signal line, and the third address signal line extend in a second direction perpendicular to the first direction. It is characterized by being arranged.
  • the eight transistors are one of the fourth N-channel MOS transistor or the fourth P-channel MOS transistor, the fourth N-channel MOS transistor, or the fourth P-channel MOS transistor.
  • the third N-channel MOS transistors are arranged in one row in the order.
  • source regions of the fourth P-channel MOS transistor and the fourth N-channel MOS transistor are disposed closer to the substrate side than the silicon pillar,
  • the eight transistors include the fourth N-channel MOS transistor, the fourth P-channel MOS transistor, the third P-channel MOS transistor, the second P-channel MOS transistor, and the first P-channel MOS transistor.
  • the first N-channel MOS transistor, the second N-channel MOS transistor, and the third N-channel MOS transistor are arranged in one row in this order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the eight transistors are: A first P-channel MOS transistor; A second P-channel MOS transistor; A third P-channel MOS transistor; A fourth P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; A third N-channel MOS transistor; A fourth N-channel MOS transistor; Consists of The NAND decoder is A first P-channel MOS transistor; A second P-channel
  • the gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other.
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar.
  • the drain region of the second N-channel MOS transistor and the source region of the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other via a contact and Output terminal (DEC1),
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS transistor are connected to a power supply line through a silicide region
  • the source region of the first N-channel MOS transistor is connected to the drain region of the second N-channel MOS transistor via a silicide layer,
  • the source region of the second N channel MOS transistor is connected to the drain region of the third N channel MOS transistor via a contact,
  • the source region of the third N-channel MOS transistor is connected to a reference power source through a silicide layer,
  • the semiconductor device includes: A first a address signal lines; A second b address signal lines; A third c address signal lines; a ⁇ b ⁇ c NAND decoders and inverters; Have In each of the a ⁇ b ⁇ c NAND decoders and inverters, The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to any one of the first a address signal lines, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to any one of the second b address signal lines, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor connected to each other are connected to any one of the third c address signal lines, The power supply line, the reference power supply line, the first a address signal lines, the second b address signal lines, and the third c address signal lines are perpendicular to the first direction. And extending in the second direction.
  • the eight transistors are one of the fourth N-channel MOS transistor or the fourth P-channel MOS transistor, the fourth N-channel MOS transistor, or the fourth P-channel MOS transistor.
  • the third N-channel MOS transistors are arranged in one row in the order.
  • source regions of the fourth P-channel MOS transistor and the fourth N-channel MOS transistor are disposed closer to the substrate than the silicon pillar,
  • the eight transistors include the fourth N-channel MOS transistor, the fourth P-channel MOS transistor, the third P-channel MOS transistor, the second P-channel MOS transistor, and the first P-channel MOS transistor.
  • the first N-channel MOS transistor, the second N-channel MOS transistor, and the third N-channel MOS transistor are arranged in one row in this order.
  • the first P-channel MOS transistor, the second P-channel MOS transistor, and the third P-channel MOS constituting the a ⁇ b ⁇ c NAND decoders and inverters
  • the transistor and the source region of the fourth P-channel MOS transistor are commonly connected via a silicide layer.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, or the second P-channel MOS transistor and the second N-channel MOS transistor At least one of the gates or the gates of the third P-channel MOS transistor and the third N-channel MOS transistor is at least via a wiring of a first metal wiring layer arranged to extend in the first direction. And connected to address signal lines corresponding to the first to third address signal lines constituted by the wiring of the second metal wiring layer arranged to extend in the second direction.
  • FIG. 3 is an equivalent circuit diagram illustrating the decoder according to the first embodiment of the present invention. It is a top view of the decoder of Example 1 of this invention. It is a top view of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the
  • FIG. 1 shows a circuit diagram in which transistors constituting a three-input NAND type decoder constituted by a three-input NAND circuit applied to the present invention are arranged corresponding to the arrangement of the embodiment.
  • Tp11, Tp12, and Tp13 are PMOS transistors composed of SGT
  • Tn11, Tn12, and Tn13 are NMOS transistors that are also composed of SGT.
  • the sources of the PMOS transistors Tp11, Tp12, and Tp13 are connected to the power supply Vcc, and the drains are commonly connected to the output terminal DEC1.
  • the drain of the NMOS transistor Tn11 is connected to the output terminal DEC1, the source is connected to the drain of the NMOS transistor Tn12, the source of the NMOS transistor Tn12 is connected to the drain of the NMOS transistor Tn13, and the source of the NMOS transistor Tn13 is the reference Connected to the power supply Vss.
  • the address signal line A1 is connected to the gates of the PMOS transistor Tp11 and NMOS transistor Tn11, the address signal line A2 is connected to the gates of the PMOS transistor Tp12 and NMOS transistor Tn12, and the gates of the PMOS transistor Tp13 and NMOS transistor Tn13. Is connected to the address signal line A3.
  • a PMOS transistor Tp11, Tp12, Tp13 and NMOS transistors Tn11, Tn12 and Tn13 constitute a 3-input NAND decoder 101.
  • the NAND decoder 101 is a decoder having a negative logic output (the output of the selected decoder is logic “0”). When a positive logic output (the output of the selected decoder becomes logic “1”) is required, an inverter may be combined as will be described later.
  • FIGS. 2a, 2b, and 3a to 3h are shown in FIGS. 2a, 2b, and 3a to 3h.
  • FIG. 2A is a plan view of the layout (arrangement) of the 3-input NAND decoder 101 of this embodiment.
  • FIG. 2B is a plan view of the transistor and the gate wiring, and shows the connection relationship between the address signal and the gate wiring.
  • 3a is a cross-sectional view along the cut line AA ′ in FIG. 2a
  • FIG. 3b is a cross-sectional view along the cut line BB ′ in FIG. 2a
  • FIG. 3c is a cut line CC in FIG. 3d is a cross-sectional view along the cut line DD ′ in FIG.
  • FIG. 3e is a cross-sectional view along the cut line EE ′ in FIG. 2a
  • FIG. 2a is a cross-sectional view taken along the cut line FF ′ in FIG. 2a
  • FIG. 3g is a cross-sectional view taken along the cut line GG ′ in FIG. 2a
  • FIG. 3h is a cross-sectional view taken along the cut line HH ′ in FIG. The figure is shown.
  • FIGS. 2a, 2b, and 3a to 3h portions having the same structure as in FIGS. 21, 22, and 23 are indicated by equivalent symbols in the 100s.
  • PMOS transistors Tp13, Tp12, Tp11, NMOS transistors Tn11, Tn12, and Tn13 which are six SGTs constituting the NAND decoder 101 of FIG. are defined in a direction). Further, in the vertical direction of the figure (this is defined as a second direction perpendicular to the first direction), wirings 115a, 115b, 115d, 115e, 115g, 115h, and 115j of a second metal wiring layer to be described later are provided.
  • the power supply line Vcc, the power supply line Vcc, the power supply line Vcc, the address signal line A1, the address signal line A2, the address signal line A3, and the reference power supply line Vss are arranged extending in the vertical direction (second direction).
  • the feature of this embodiment is that the six transistors constituting the three-input NAND decoder are arranged in one row, and the circuit is efficiently connected so that the arrangement area is minimized.
  • the gate electrodes 106 of the PMOS transistor Tp11 and the NMOS transistor Tn11 are directly connected by the gate wiring 106a
  • the gate electrodes 106 of the PMOS transistor Tp12 and the NMOS transistor Tn12 are directly connected by the gate wiring 106b.
  • the gate electrodes 106 of the PMOS transistor Tp13 and NMOS transistor Tn13 are directly connected by the gate wiring 106c (disposed on the lower side of the figure), thereby arranging the three-input NAND decoders in one column. It is possible. Further, the address signal line is supplied to the gate wiring by using the wiring of the second metal wiring layer arranged to extend vertically (second direction). That is, the address signal A1 supplied to the wiring 115e of the second metal wiring layer is connected to the gate wiring 106a by the A1 contact portion including the contact 111k, the wiring 113k of the first metal wiring layer, and the contact 114k.
  • the address signal A2 supplied to the wiring 115g of the second metal wiring layer is connected to the gate wiring 106b by the A2 contact portion including the wiring 113m of the first metal wiring layer and the contact 114m, and the wiring of the contact 111n and the wiring of the first metal wiring layer
  • the address signal A3 supplied to the wiring 115h of the second metal wiring layer is connected to the gate wiring 106c by the A3 contact portion consisting of 113n and contact 114n.
  • one NAND type decoder with three inputs is used, but the repetition pitch (dimension) when a plurality of NAND decoders are arranged in the vertical direction is Ly.
  • the reason why the pitch can be set to Ly is that, as will be described later, the upper gate wiring 106b is shared with a decoder disposed adjacent to the upper side, and the lower gate wiring 106c is shared with a decoder disposed adjacent to the lower side. It is to be done. That is, the upper and lower decoders can minimize the layout area by inverting the 3-input NAND type decoder of this embodiment.
  • this embodiment will be described in detail.
  • Planar silicon layers 102pa, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer are formed.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102pa, 102na and 102nb), and connects the planar silicon layers 102pa and 102na.
  • 104n11, 104n12, 104n13 are n-type silicon pillars
  • 104p11, 104p12, 104p13 are p-type silicon pillars
  • 105 is a gate insulating film surrounding the silicon pillars 104n11, 104n12, 104n13, 104p11, 104p12, 104p13
  • 106 is a gate electrode
  • 106a, 106b and 106c are gate wirings.
  • the gate insulating film 105 is also formed under the gate electrode 106 and the gate wirings 106a, 106b, and 106c.
  • P + diffusion layers 107p11, 107p12, and 107p13 are respectively formed on the uppermost portions of the silicon pillars 104n11, 104n12, and 104n13 by impurity implantation or the like, and n + diffusion layers 107n11 and 107n12 are formed on the uppermost parts of the silicon pillars 104p11, 104p12, and 104p13, respectively. And 107n13 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p11, 109p12, 109p13, 109n11, 109n12 and 109n13 are silicides connected to p + diffusion layers 107p11, 107p12 and 107p13 and n + diffusion layers 107n11, 107n12 and 107n13, respectively. Is a layer.
  • 110p11, 110p12, 110p13, 110n11, 110n12, and 110n13 are contacts that connect the silicide layers 109p11, 109p12, 109p13, 109n11, 109n12, and 109n13 and the wirings 113c, 113b, 113a, 113d, 113d, and 113e of the first metal wiring layer, respectively.
  • 111k is a contact for connecting the gate wiring 106a and the wiring 113k of the first metal wiring layer
  • 111m is a contact for connecting the gate wiring 106b and the wiring 113m of the first metal wiring layer
  • 111n is a contact of the gate wiring 106c and the first metal wiring layer.
  • 114p11 is a contact connecting the wiring 113c of the first metal wiring layer and the wiring 115d of the second metal wiring layer
  • 114p12 is a contact connecting the wiring 113b of the first metal wiring layer and the wiring 115b of the second metal wiring layer
  • 114p13 is A contact connecting the wiring 113a of the first metal wiring layer and the wiring 115a of the second metal wiring layer
  • 114n13 is a contact connecting the wiring 113e of the first metal wiring layer and the wiring 115j of the second metal wiring layer
  • 114k is the first.
  • a contact connecting the wiring 113k of the metal wiring layer and the wiring 115e of the first metal wiring layer, 114m is a contact connecting the wiring 113m of the first metal wiring layer and the wiring 115g of the second metal wiring layer, and 114n is the first metal wiring layer.
  • the silicon pillar 104n11, the lower diffusion layer 102pa, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp11.
  • the silicon pillar 104n12, the lower diffusion layer 102pa, the upper diffusion layer 107p12, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp12.
  • the silicon pillar 104n13, the lower diffusion layer 102pa, the upper diffusion layer 107p13, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp13.
  • the silicon pillar 104p11, the lower diffusion layer 102na, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn11.
  • the silicon pillar 104p12, the lower diffusion layer 102nb, the upper diffusion layer 107n12, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn12
  • the silicon pillar 104p13, the lower diffusion layer 102nb, the upper diffusion layer 107n13, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn13.
  • the gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp11 and NMOS transistor Tn11
  • the gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp12 and NMOS transistor Tn12
  • the PMOS transistor Tp13 and the NMOS transistor Tn13 are connected to the gate electrode 106.
  • the lower diffusion layers 102pa and 102na are connected by the silicide layer 103 to be a common drain of the PMOS transistor Tp11, the PMOS transistor Tp12, the PMOS transistor Tp13, and the NMOS transistor Tn11, and are connected to the output DEC1.
  • the upper diffusion layer 107p11 which is the source of the PMOS transistor Tp11 is connected to the wiring 113c of the first metal wiring layer through the silicide 109p11 and the contact 110p11, and the wiring 113c of the first metal wiring layer is connected to the second metal wiring through the contact 114p11.
  • the power supply Vcc is supplied to the wiring 115d of the second metal wiring layer.
  • the upper diffusion layer 107p12 that is the source of the PMOS transistor Tp12 is connected to the wiring 113b of the first metal wiring layer through the silicide 109p12 and the contact 110p12, and the wiring 113b of the first metal wiring layer is connected to the second metal wiring through the contact 114p12.
  • the power supply Vcc is supplied to the wiring 115b of the second metal wiring layer.
  • the upper diffusion layer 107p13 which is the source of the PMOS transistor Tp13 is connected to the wiring 113a of the first metal wiring layer through the silicide 109p13 and the contact 110p13, and the wiring 113a of the first metal wiring layer is connected to the second metal wiring through the contact 114p13.
  • the power supply Vcc is supplied to the wiring 115a of the second metal wiring layer.
  • the upper diffusion layer 107n11 which is the source of the NMOS transistor Tn11 is connected to the wiring 113d of the first metal wiring layer via the silicide 109n11 and the contact 110n11, and the upper diffusion layer 107n12 which is the drain of the NMOS transistor Tn12 is connected to the silicide 109n12 and the contact 110n12.
  • the source of the NMOS transistor Tn11 and the drain of the NMOS transistor Tn12 are connected through the wiring 113d of the first metal wiring layer.
  • the lower diffusion layer 102nb covered with the silicide layer 103 becomes the source region of the NMOS transistor Tn12 and the drain region of the NMOS transistor Tn13, and the source of the NMOS transistor Tn12 and the drain of the NMOS transistor Tn13 are connected.
  • the source region 107n13 of the NMOS transistor Tn13 is connected to the wiring 115j of the second metal wiring layer via the contact 110n13, the wiring 113e of the first metal wiring layer, and the contact 114n13, and the reference power supply is connected to the wiring 115j of the second metal wiring layer. Vss is supplied.
  • the address signal A1 is supplied to the wiring 115e of the second metal wiring layer, and is connected to the gate wiring 106a through the contact 114k, the wiring 113k of the first metal wiring layer, and the contact 111k, and the PMOS transistor Tp11 and the NMOS transistor Tn11. Supplied to the gate electrode.
  • the address signal A2 is supplied to the wiring 115g of the second metal wiring layer, and is connected to the gate wiring 106b through the contact 114m, the wiring 113m of the first metal wiring layer, and the contact 111m, and the PMOS transistor Tp12 and the NMOS transistor Tn12 Supplied to the gate electrode.
  • the address signal A3 is supplied to the wiring 115h of the second metal wiring layer, and is connected to the gate wiring 106c through the contact 114n, the wiring 113n of the first metal wiring layer, and the contact 111n, and the PMOS transistor Tp13 and the NMOS transistor Tn13. Supplied to the gate electrode.
  • the dimension in the vertical direction (second direction) is the minimum processing dimension determined by the dimension of the SGT, the margin between the SGT and the lower diffusion layer, and the distance between the diffusion layers, and is defined as Ly. That is, a plurality of the three-input NAND type decoders 101 according to the present embodiment can be arranged adjacent to each other with a minimum pitch (minimum interval) Ly in the vertical direction.
  • six SGTs constituting a three-input NAND decoder are arranged in one column in the first direction, and the power supply line Vcc, the reference power supply line Vss, the address signal lines A1, A2, and A3 are By disposing and extending in the second direction perpendicular to the first direction, it is possible to provide a semiconductor device that constitutes a three-input NAND decoder with a reduced area without providing unnecessary wiring and contact regions.
  • FIG. 4 shows a circuit diagram in which a 3-input NAND decoder applied to the present invention and a decoder constituting the inverter are arranged corresponding to the arrangement of the embodiment.
  • a three-input NAND decoder 101 is the same as FIG.
  • the decoder 100 is configured by adding an inverter 102 including a PMOS transistor Tp14 and an NMOS transistor Tn14 to FIG.
  • the gates of the PMOS transistor Tp14 and the NMOS transistor Tn14 are commonly connected to the output DEC1 of the three-input NAND type decoder 101, the drains of the PMOS transistor Tp14 and the NMOS transistor Tn14 are commonly connected to form the decoder output SEL1, and the PMOS transistor Tp14. And the source of the NMOS transistor Tn14 are connected to the power supply Vcc and the reference power supply Vss, respectively.
  • the output SEL1 of the decoder 100 becomes a positive logic output (the output of the selected decoder is logic “1”).
  • the inverter 102 has both a logic inversion function and a buffer function (amplifying the driving capability of the NAND decoder 101).
  • FIG. 5 is a plan view of the layout (arrangement) of the 3-input NAND decoder 101 and the inverter 102 of this embodiment.
  • 6 is a cross-sectional view taken along the cut line BB ′ in FIG. 5, and corresponds to FIG. 3b.
  • FIGS. 5 and 6 portions having the same structure as in FIGS. 2a and 3b are indicated by equivalent symbols in the 100s.
  • PMOS transistors Tp13, Tp12, Tp11, NMOS transistors Tn11, Tn12 and Tn13 which are six SGTs constituting the NMOS transistor Tn14, the PMOS transistor Tp14, and the 3-input NAND decoder 101 constituting the inverter 102, They are arranged in a row in the horizontal direction (first direction) from the right side of the figure.
  • the 3-input NAND decoder 101 of FIG. 5 is the same as FIG. 2a, and the inverter 102 not shown in FIG. 2a will be described in detail.
  • Planar silicon layers 102pb and 102nc are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate, and the planar silicon layers 102pb and 102nc are respectively formed as p + diffusion layers by impurity implantation or the like. , N + diffusion layers are formed.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layers (102pb, 102nc), which connects the planar silicon layers 102pb and 102nc.
  • 104n14 is an n-type silicon pillar
  • 104p14 is a p-type silicon pillar
  • 105 is a gate insulating film surrounding the silicon pillars 104n14 and 104p14
  • 106 is a gate electrode
  • 106d is a gate wiring.
  • a p + diffusion layer 107p14 is formed on the uppermost part of the silicon pillar 104n14 by impurity implantation or the like
  • an n + diffusion layer 107n14 is formed on the uppermost part of the silicon pillar 104p14 by impurity implantation or the like.
  • Reference numeral 108 denotes a silicon nitride film for protecting the gate insulating film 105
  • reference numerals 109p14 and 109n14 denote silicide layers connected to the p + diffusion layer 107p14 and the n + diffusion layer 107n14, respectively.
  • 110p14 and 110n14 are contacts for connecting the silicide layers 109p14 and 109n14 and the wirings 113g and 113f of the first metal wiring layer, respectively.
  • 111a is a contact for connecting the gate wiring 106d and the wiring 113h of the first metal wiring layer
  • 112a is a contact for connecting the silicide layer 103 which is the output DEC1 of the 3-input NAND decoder and the wiring 113h of the first metal wiring layer
  • 114p14 is a contact for connecting the wiring 113g of the first metal wiring layer and the wiring 115l of the second metal wiring layer
  • 114n14 is a contact for connecting the wiring 113f of the first metal wiring layer and the wiring 115k of the second metal wiring layer.
  • the silicon pillar 104n14, the lower diffusion layer 102pb, the upper diffusion layer 107p14, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp14.
  • the silicon pillar 104p14, the lower diffusion layer 102nc, the upper diffusion layer 107n14, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn14.
  • the gate electrodes 106 of the PMOS transistor Tp14 and the NMOS transistor Tn14 are connected in common and the gate wiring 106d is connected.
  • the lower diffusion layers 102pb and 102nc are connected by the silicide layer 103, become the common drain of the PMOS transistor Tp14 and the NMOS transistor Tn14, and are connected to the output SEL1.
  • the upper diffusion layer 107p14 which is the source region of the PMOS transistor Tp14 is connected to the wiring 113g of the first metal wiring layer via the silicide layer 109p14 and the contact 110p14, and the wiring 113g of the first metal wiring layer is connected to the second metal via the contact 114p14.
  • the power supply Vcc is supplied to the wiring 115l of the second metal wiring layer connected to the wiring 115l of the metal wiring layer.
  • the upper diffusion layer 107n14 that is the source region of the NMOS transistor Tn14 is connected to the wiring 113f of the first metal wiring layer via the silicide layer 109n14 and the contact 110n14, and the wiring 113f of the first metal wiring layer is connected to the second metal via the contact 114n14.
  • the reference power supply Vss is supplied to the wiring 115k of the second metal wiring layer, which is connected to the wiring 115k of the metal wiring layer.
  • the address signal A1 is supplied to the wiring 115e of the second metal wiring layer, and is connected to the gate wiring 106a through the contact 114k, the wiring 113k of the first metal wiring layer, and the contact 111k, and the PMOS transistor Tp11 and the NMOS transistor Tn11. Supplied to the gate electrode.
  • the address signal A2 is supplied to the wiring 115g of the second metal wiring layer, and is connected to the gate wiring 106b through the contact 114m, the wiring 113m of the first metal wiring layer, and the contact 111m, and the PMOS transistor Tp12 and the NMOS transistor Tn12 Supplied to the gate electrode.
  • the address signal A3 is supplied to the wiring 115h of the second metal wiring layer, and is connected to the gate wiring 106c through the contact 114n, the wiring 113n of the first metal wiring layer, and the contact 111n, and the PMOS transistor Tp13 and the NMOS transistor Tn13. Supplied to the gate electrode.
  • the dimension in the vertical direction is the minimum processing dimension determined by the SGT dimension, the margin between the SGT and the lower diffusion layer, and the diffusion layer interval, and is defined as Ly.
  • a plurality of decoders 100 three-input NAND decoder 101 and inverter 102 of this embodiment can be arranged adjacent to each other with a minimum pitch (minimum interval) Ly in the vertical direction.
  • a decoder constituting a three-input NAND decoder and two SGTs constituting an inverter are arranged in one column in the first direction, and a power supply line Vcc, a reference power supply line Vss,
  • a decoder 3-input NAND
  • a semiconductor device constituting a type decoder and an inverter
  • FIG. 7 shows an equivalent circuit diagram in which a plurality of 3-input NAND decoders and inverters applied to the present invention are arranged to constitute the decoder.
  • Six address signal lines A1, A2, A3, A4, A5, and A6 are provided.
  • A1 and A2 are selectively connected to the gates of the PMOS transistor Tpk1 (k is a natural number) and the NMOS transistor Tnk1, and
  • A3 and A4 is selectively connected to the gates of PMOS transistor Tpk2 and NMOS transistor Tnk2, and
  • A5 and A6 are selectively connected to the gates of PMOS transistor Tpk3 and NMOS transistor Tnk3.
  • Six address signals A1 to A6 constitute eight decoders 100-1 to 100-8.
  • Address signal lines A1, A3 and A5 are connected to the decoder 100-1
  • Address signal lines A2, A3 and A5 are connected to the decoder 100-2
  • Address signal lines A1, A4 and A5 are connected to the decoder 100-3
  • Address signal lines A2, A4 and A5 are connected to the decoder 100-4
  • Address signal lines A1, A3 and A6 are connected to the decoder 100-5
  • Address signal lines A2, A3 and A6 are connected to the decoder 100-6
  • Address signal lines A1, A4 and A6 are connected to the decoder 100-7
  • Address signal lines A2, A4 and A6 are connected to the decoder 100-8.
  • the address signal line A3 is commonly connected to the decoders 100-1 and 100-2, and is commonly connected to the decoders 100-5 and 100-6.
  • the address signal line A4 is commonly connected to the decoders 100-3 and 100-4, and is commonly connected to the decoders 100-7 and 100-8.
  • the address signal line A5 is commonly connected to the decoders 100-1 to 100-4, and the address signal line A6 is commonly connected to the decoders 100-5 to 100-8.
  • FIG. 8 shows an address map of the eight decoders of FIG. Address signals connected to the decoder outputs DEC1 / SEL1 to DEC8 / SEL8 are indicated by circles. As will be described later, a contact is provided and connected.
  • FIGS. 9a to 9d and FIGS. 10a to 10m A third embodiment is shown in FIGS. 9a to 9d and FIGS. 10a to 10m.
  • This embodiment implements the equivalent circuit shown in FIG. 7.
  • Eight decoders 100 in FIG. 5 and 100-1 to 100-8 are adjacent to each other in the vertical direction (second direction) with the minimum pitch Ly. Are arranged.
  • 100-1, 100-3, 100-5, and 100-7 are arranged upside down in FIG. 5, and 100-2, 100-4, 100-6, and 100-8 are arranged in the normal direction. It is.
  • the gate wiring 106c or the gate wiring 106d of the adjacent decoders can be shared, and the vertical pitch can be minimized.
  • FIGS. 9a and 9b are plan views of the layout (arrangement) of the three-input NAND decoder and inverter of the present invention.
  • FIGS. 9c and 9d are the bottom diffusion layer, each transistor and each of the plan views of FIGS. 9a and 9b.
  • FIG. 5 is a diagram showing only the gate wiring and showing the connection between the address signal and the gate wiring in an easy-to-understand manner.
  • 10a is a cross-sectional view along the cut line AA ′ in FIG. 9a
  • FIG. 10b is a cross-sectional view along the cut line BB ′ in FIG. 9a
  • FIG. 10c is along the cut line CC ′ in FIG. 10d is a cross-sectional view taken along the cut line DD ′ in FIG.
  • FIG. 10e is a cross-sectional view taken along the cut line EE ′ in FIG. 9b
  • FIG. 10f is a cut line F— in FIG.
  • FIG. 10g is a cross-sectional view along the cut line GG ′ in FIG. 9a
  • FIG. 10h is a cross-sectional view along the cut line HH ′ in FIG. 9a
  • FIG. 10i is in FIG. 9a
  • FIG. 10j is a cross-sectional view along the cut line JJ ′ in FIG. 9a
  • FIG. 10k is a cross-sectional view along the cut line KK ′ in FIG. 9a
  • FIG 10m is cut line M-M in FIG.
  • FIGS. 9a and 9b are continuous drawings, in order to enlarge the drawings, the drawings are divided into FIGS. 9a and 9b for convenience.
  • the NMOS transistor Tn14, the PMOS transistors Tp14, Tp13, Tp12, Tp11, and the NMOS transistors Tn11, Tn12, and Tn13 constituting the decoder 100-1 of FIG. 7 are laterally (first direction) from the right in the drawing.
  • One row is arranged in the top row of the figure.
  • the NMOS transistor Tn24, PMOS transistors Tp24, Tp23, Tp22, Tp21, and NMOS transistors Tn21, Tn22, and Tn23 constituting the decoder 100-2 are arranged in one column in the horizontal direction (first direction) from the right side of the figure, It is arranged in the second column from.
  • the decoder 100-3 and the decoder 100-4 are sequentially arranged from the top of FIG. 9a.
  • the gate electrodes 106 of the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn12 and Tn22 are commonly connected by a gate wiring 106c. Since the gate wiring 106c is disposed in the gap (dead space) between the lower diffusion layers of the decoder 100-1 and the decoder 100-2, the size in the vertical direction (second direction) can be minimized, and the gate wiring is shared. By doing so, the parasitic capacitance of the wiring can be reduced, and high-speed operation becomes possible.
  • the gate electrodes 106 of the PMOS transistors Tp32 and Tp42 and the NMOS transistors Tn32 and Tn42 are commonly connected by a gate wiring 106c.
  • the gate wiring 106c is disposed in a gap (dead space) between the lower diffusion layers of the decoder 100-3 and the decoder 100-4.
  • the gate electrodes 106 of the PMOS transistors Tp13, Tp23, Tp33, Tp43, and the NMOS transistors Tn13, Tn23, Tn33, and Tn34 are connected in common by gate wirings 106d, 106d1, 106d2, 106d3, 106d4.
  • the gate wiring 106d is disposed in the gap (dead space) between the lower diffusion layers of the decoder 100-2 and the decoder 100-3, the size in the vertical direction (second direction) can be minimized and the gate wiring can be shared. By doing so, the parasitic capacitance of the wiring can be reduced, and high-speed operation becomes possible.
  • the NMOS transistor Tn64, PMOS transistors Tp64, Tp63, Tp62, Tp61 and NMOS transistors Tn61, Tn62, and Tn63 constituting the decoder 100-6 are arranged in one column in the horizontal direction (first direction) from the right in the figure, It is arranged in the second column from.
  • the decoder 100-7 and the decoder 100-8 are sequentially arranged from the top of FIG. 9b.
  • the gate electrodes 106 of the PMOS transistors Tp52 and Tp62 and the NMOS transistors Tn52 and Tn62 are connected in common by a gate wiring 106c. Since the gate wiring 106c is disposed in the gap (dead space) between the lower diffusion layers of the decoder 100-5 and the decoder 100-6, the vertical dimension (second direction) can be minimized and the gate wiring can be shared. By doing so, the parasitic capacitance of the wiring can be reduced, and high-speed operation becomes possible.
  • the gate electrodes 106 of the PMOS transistors Tp72 and Tp82 and the NMOS transistors Tn72 and Tn82 are commonly connected by a gate wiring 106c.
  • the gate wiring 106c is disposed in a gap (dead space) between the lower diffusion layers of the decoder 100-7 and the decoder 100-8.
  • the gate electrodes 106 of the PMOS transistors Tp53, Tp63, Tp73, Tp83, and the NMOS transistors Tn53, Tn63, Tn73, and Tn83 are connected in common by gate wirings 106d, 106d1, 106d2, 106d3, and 106d4.
  • the gate wiring 106d is arranged in the gap (dead space) between the lower diffusion layers of the decoder 100-6 and the decoder 100-7, the size in the vertical direction (second direction) can be minimized and the gate wiring can be shared. By doing so, the parasitic capacitance of the wiring can be reduced, and high-speed operation becomes possible.
  • the wirings 115k, 115l, 115a, 115b, 115c, 115d, 115e, 115f, 115g, 115h, 115i, and 115j of the second metal wiring layer are arranged in the vertical direction (second direction) from the right side.
  • FIGS. 9a to 9d and FIGS. 10a to 10m portions having the same structure as those in FIGS. 2a, 2b, and 3a to 3h are indicated by equivalent symbols in the 100s.
  • NMOS transistors Tn14 which are eight SGTs constituting the decoder 100-1, PMOS transistors Tp14, Tp13, Tp12, Tp11, NMOS transistors Tn11, Tn12, Tn13, and NMOSs which are eight SGTs constituting the decoder 110-8
  • the arrangement of the transistors Tn84, PMOS transistors Tp84, Tp83, Tp82, Tp81, NMOS transistors Tn81, Tn82, Tn83 are NMOS transistors Tn14, PMOS transistors Tp14, Tp13, Tp12, Tp11 which are eight SGTs in FIG.
  • the arrangement of the NMOS transistors Tn11, Tn12, and Tn13 is the same.
  • 9a, 9b and FIG. 5 are different from FIG. 5 in that the arrangement position and the connection position of the second metal wiring layer for supplying the address signal are changed due to the increase of the address signal from A1 to A3 to A1 to A6. That
  • the wiring 115k of the second metal wiring layer that supplies the reference power supply Vss extends in the second direction and is connected to the sources of the NMOS transistors Tn14, Tn24 to Tn84.
  • the wiring 115l of the second metal wiring layer for supplying the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp14 and Tp24 to Tp84.
  • the wiring 115a of the second metal wiring layer for supplying the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp13 and Tp23 to Tp83.
  • the wiring 115b of the second metal wiring layer for supplying the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp12 and Tp22 to Tp82.
  • the wiring 115c of the second metal wiring layer that supplies the address signal A1 extends in the second direction, and is connected to the gate wiring 106b via the contact 114k1, the wiring 113k1 of the first metal wiring layer, and the contact 111k1, and the PMOS
  • the gate electrodes 106 of the transistors Tp11, Tp31, Tp51, and Tp71 are connected to the gate electrodes 106 of the NMOS transistors Tn11, Tn31, Tn51, and Tn71 through the gate wiring 106a.
  • the wiring 115d of the second metal wiring layer for supplying the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp11, Tp21 to Tp81.
  • the second metal wiring layer wiring 115e for supplying the address signal A2 extends in the second direction and is connected to the gate wiring 106a via the contact 114k2, the first metal wiring layer wiring 113k2, and the contact 111k2, respectively.
  • the gate electrodes of the PMOS transistor Tp21 and NMOS transistor Tn21, the gate electrodes of the PMOS transistor Tp41 and NMOS transistor Tn41, the gate electrodes of the PMOS transistor Tp61 and NMOS transistor Tn61, and the gate electrodes of the PMOS transistor Tp81 and NMOS transistor Tn81 are connected.
  • the wiring 115f of the second metal wiring layer that supplies the address signal A3 extends in the second direction, and is connected to the gate wiring 106c via the contact 114m1, the wiring 113m1 of the first metal wiring layer, and the contact 111m1, and the PMOS
  • the transistors Tp12 and Tp22 are connected to the gate electrodes 106 of the NMOS transistors Tn12 and Tn22, and are also connected to the gate wiring 106c through the contact 114m1, the first metal wiring layer wiring 113m1 and the contact 111m1, and the PMOS transistors Tp52 and Tp62. Are connected to the gate electrodes 106 of the NMOS transistors Tn52 and Tn62.
  • the wiring 115g of the second metal wiring layer for supplying the address signal A4 extends in the second direction, and is connected to the gate wiring 106c via the contact 114m2, the wiring 113m2 of the first metal wiring layer, and the contact 111m2, and the PMOS
  • the transistors Tp32 and Tp42 are connected to the gate electrodes 106 of the NMOS transistors Tn32 and Tn42, and are also connected to the gate wiring 106c through the contact 114m2, the first metal wiring layer wiring 113m2, and the contact 111m2, and the PMOS transistors Tp72 and Tp82. Are connected to the gate electrodes 106 of the NMOS transistors Tn72 and Tn82.
  • the second metal wiring layer 115h for supplying the address signal A5 extends in the second direction, and is connected to the gate wiring 106d through the contact 114n1, the first metal wiring layer 113n1, and the contact 111n1, and is connected to the PMOS.
  • the gate electrodes of the transistors Tp23 and Tp33 and the NMOS transistors Tn23 and Tn33 are connected to the gate electrodes of the PMOS transistors Tp13 and Tp43 and the NMOS transistors Tn13 and Tn43 through the gate wirings 106d1 to 106d4, respectively.
  • the wiring 115i of the second metal wiring layer that supplies the address signal A6 extends in the second direction, and is connected to the gate wiring 106d via the contact 114n2, the wiring 113n2 of the first metal wiring layer, and the contact 111n2, and the PMOS
  • the gate electrodes of the transistors Tp63 and Tp73 and the NMOS transistors Tn63 and Tn73 are connected to the gate electrodes of the PMOS transistors Tp53 and Tp83 and the NMOS transistors Tn53 and Tn83 through the gate wirings 106d1 to 106d4, respectively.
  • the wiring 115j of the second metal wiring layer that supplies the reference power supply Vss extends in the second direction and is connected to the sources of the NMOS transistors Tn13, Tn23 to Tn83.
  • the address signal is set to A1 to A6 and eight decoders are provided.
  • increasing the number of decoders by increasing the address signal is included in the scope of the present invention.
  • a three-input NAND type decoder and a plurality of decoders in which eight SGTs constituting an inverter are arranged in a line in the first direction are arranged adjacent to each other, and the power supply line Vcc and the reference power supply line Vss are arranged.
  • the address signal lines (A1 to A6) in the second direction perpendicular to the first direction, the first direction and the second direction can be provided without providing unnecessary wiring and contact regions. Both can be arranged with a minimum pitch, and a semiconductor device that constitutes a 3-input NAND decoder and inverter with a minimum area can be provided.
  • FIG. 11 shows an equivalent circuit diagram of a three-input NAND decoder 201 applied to the present invention.
  • FIG. 11 shows a transistor arrangement and circuit connection method corresponding to an embodiment described later. This embodiment differs from the first embodiment described above in that the source and drain directions of the PMOS transistors Tp11, Tp12, Tp13, and the NMOS transistors Tn11, Tn12, and Tn13 are arranged upside down. As a result, the wiring connecting the drain, source and gate of each transistor is different. In order to clarify the wiring means, the types of wiring are shown in FIG.
  • Tp11, Tp12, and Tp13 are PMOS transistors configured by SGT
  • Tn11, Tn12, and Tn13 are NMOS transistors also configured by SGT.
  • the sources of the PMOS transistors Tp11, Tp12 and Tp13 serve as a lower diffusion layer, connected to the wiring of the first metal wiring layer through the wiring of the silicide layer, and further connected to the wiring of the second metal wiring layer. Supplied.
  • the drains of the PMOS transistors Tp11, Tp12, Tp13 and the NMOS transistor Tn11 are commonly connected to the output line DEC1 formed by the wiring of the first metal wiring layer.
  • the source of the NMOS transistor Tn11 is connected to the drain of the NMOS transistor Tn12 through the lower diffusion layer and the silicide layer, and the source of the NMOS transistor Tn12 is connected to the drain of the NMOS transistor Tn13 through the wiring of the first metal wiring layer.
  • the source of the transistor Tn13 is connected to the wiring of the second metal wiring layer through the lower silicide layer, and the reference power supply Vss is supplied.
  • the address signal line A1 is connected to the gates of the PMOS transistor Tp11 and the NMOS transistor Tn11 via the wiring of the second metal wiring layer, the wiring of the first metal wiring layer, and the gate wiring, and the PMOS transistor Tp12 and the NMOS transistor Tn12.
  • the gate is connected to the address signal line A2 via the wiring of the second metal wiring layer, the wiring of the first metal wiring layer, and the gate wiring.
  • the gates of the PMOS transistor Tp13 and the NMOS transistor Tn13 are connected to the second metal wiring layer.
  • Address signal line A3 is connected through the first wiring, the first metal wiring layer, and the gate wiring.
  • FIG. 12 a is a plan view of the layout (arrangement) of the 3-input NAND decoder of the present invention.
  • FIG. 12B is a diagram showing the lower diffusion layer, each transistor, and the gate wiring in the plan view of FIG. 13a is a cross-sectional view along the cut line AA ′ in FIG. 12a
  • FIG. 13b is a cross-sectional view along the cut line BB ′ in FIG. 12a
  • FIG. 13c is a cut line CC in FIG. 3d is a cross-sectional view along the cut line DD ′ in FIG.
  • FIG. 13e is a cross-sectional view along the cut line EE ′ in FIG. 12a
  • FIG. 12a is a cross-sectional view taken along the cut line FF ′ in FIG. 12a
  • FIG. 13g is a cross-sectional view taken along the cut line GG ′ in FIG. 12a
  • FIG. 13h is a cross-sectional view taken along the cut line HH ′ in FIG.
  • FIGS. 13a and 13i are cross-sectional views taken along the cut line II ′ in FIG. 12a
  • FIGS. 13j are cross-sectional views taken along the cut line JJ ′ in FIG. 12a.
  • parts having the same structure as those in FIGS. 2 and 3a to 3h are indicated by equivalent symbols in the 200s.
  • PMOS transistors Tp13, Tp12, Tp11, NMOS transistors Tn11, Tn12, and Tn13 constituting the NAND decoder 201 of FIG. 11 are arranged in a row in the horizontal direction (first direction) from the right in the figure. Yes. Also, wirings 215a, 215c, 215e, 215g, and 215j, which will be described later, extend in the vertical direction (second direction perpendicular to the first direction) in the figure, and are arranged to extend to the power supply lines Vcc, Address signal lines A3, A2, A1, and a reference power supply line Vss are configured.
  • the feature of the present embodiment is that the address signal A1 supplied to the wiring 215g of the second metal wiring layer is temporarily replaced with the wiring 213k of the first metal wiring layer through the contact 214k, and extended through the contact 211k. And connecting to the gate wiring 206b.
  • the reason for this is that when a plurality of this embodiment are arranged, as shown in other embodiments described later, a plurality of address signal lines are necessary for easily arranging without increasing the area. is there.
  • Planar silicon layers 202pa, 202na, and 202nb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202pa, 202na, 202nb).
  • 204n11, 204n12, 204n13 are n-type silicon pillars
  • 204p11, 204p12, 204p13 are p-type silicon pillars
  • 205 is a gate insulating film surrounding the silicon pillars 204n11, 204n12, 204n13, 204p11, 204p12, 204p13
  • 206 is a gate electrode
  • 206a, 206b, 206c and 206d are gate wirings.
  • the gate insulating film 205 is also formed under the gate electrode 206 and the gate wirings 206a, 206b, 206c and 206d.
  • P + diffusion layers 207p11, 207p12, and 207p13 are formed on the uppermost portions of the silicon pillars 204n11, 204n12, and 204n13, respectively, by impurity implantation or the like. And 207n13 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205, 209p11, 209p12, 209p13, 209n11, 209n12 and 209n13 are silicides connected to the p + diffusion layers 207p11, 207p12 and 207p13 and n + diffusion layers 207n11, 207n12 and 207n13, respectively. Is a layer.
  • 210p11, 210p12, 210p13, 210n11, 210n12 and 210n13 are contacts connecting the silicide layers 209p11, 209p12, 209p13, 209n11, 209n12 and 209n13 and the wirings 213b, 213b, 213b, 213c and 213c of the first metal wiring layer, respectively.
  • 211k is a contact connecting the gate wiring 206b and the first metal wiring layer 213k
  • 211m is a contact connecting the gate wiring 206c and the first metal wiring layer 213m
  • 211n is the gate wiring 206d and the first metal wiring layer This is a contact for connecting the wiring 213n.
  • 212a is a contact connecting the silicide layer 203 connected to the p + diffusion layer 202pa and the wiring 213a of the first metal wiring layer
  • 212b (two are arranged in FIG. 13a) is a silicide layer 203 connected to the n + diffusion layer 202nb. And a contact for connecting the wiring 213d of the first metal wiring layer.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a contact connecting the wiring 213d of the first metal wiring layer and the wiring 215j of the second metal wiring layer
  • 214k is A contact connecting the wiring 213k of the first metal wiring layer and the wiring 215g of the second metal wiring layer
  • 214m is a contact connecting the wiring 213m of the first metal wiring layer and the wiring 215e of the second metal wiring layer
  • 214n is the first This is a contact for connecting the wiring 213n of the metal wiring layer and the wiring 215c of the second metal wiring layer.
  • the silicon pillar 204n11, the lower diffusion layer 202pa, the upper diffusion layer 207p11, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp11.
  • the silicon pillar 204n12, the lower diffusion layer 202pa, the upper diffusion layer 207p12, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp12.
  • the silicon pillar 204n13, the lower diffusion layer 202pa, the upper diffusion layer 207p13, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp13.
  • the silicon pillar 204p11, the lower diffusion layer 202na, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn11.
  • the silicon pillar 204p12, the lower diffusion layer 202na, the upper diffusion layer 207n12, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn12.
  • the silicon pillar 204p13, the lower diffusion layer 202nb, the upper diffusion layer 207n13, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn13.
  • the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Tp11 and the NMOS transistor Tn11, and the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor Tn11.
  • a gate wiring 206c is connected to the gate electrodes 206 of the PMOS transistor Tp12 and the NMOS transistor Tn12, and a gate wiring 206d is commonly connected to the gate electrodes 206 of the PMOS transistor Tp13 and the NMOS transistor Tn13.
  • P + diffusion layer 207p11 is the drain of the PMOS transistor Tp11, p + diffusion layer 207p12, n + diffusion layer and p + drain diffusion layer 207p13 and NMOS transistors Tn11 is the drain of the PMOS transistor Tp13 is the drain of the PMOS transistor Tp12 207n11 is commonly connected via the wiring 213b of the first metal wiring layer and becomes the output line DEC1.
  • the lower diffusion layer 202pa which is the source of the PMOS transistor Tp11, the PMOS transistor Tp12, and the PMOS transistor Tp13, is commonly connected by the silicide layer 203.
  • the silicide layer 203 is connected via the contact 212a, the wiring 213a of the first metal wiring layer, and the contact 214a.
  • the lower diffusion layer 202na which is the source region of the NMOS transistor Tn11 is connected to the drain region of the NMOS transistor Tn12 via the silicide layer 203, and the upper diffusion layer 207n12 which is the source region of the NMOS transistor Tn12 is connected via the silicide layer 209n12 and the contact 210n12.
  • the drain region of the NMOS transistor Tn13 is connected to the wiring 213c of the first metal wiring layer through the upper diffusion layer 207n13, the silicide layer 209n13, and the contact 210n13.
  • the source of the NMOS transistor Tn12 and the drain of the NMOS transistor Tn13 are connected via the wiring 213c of the first metal wiring layer.
  • the lower diffusion layer 202nb which is the source region of the NMOS transistor Tn13 is connected to the wiring 215j of the second metal wiring layer via the silicide layer 203, the contact 212b, the wiring 213d of the first metal wiring layer, and the contact 214b.
  • the reference power source Vss is supplied to the wiring 215j of the two metal wiring layer. Note that the contact 212b, the wiring 213d of the first metal wiring layer, and the contact 214b are arranged at two positions on the upper and lower sides in the drawing.
  • the address signal A1 is supplied to the wiring 215g of the second metal wiring layer, and 215g is connected to the wiring 213k of the first metal wiring layer arranged to extend through the contact 214k, and further to the gate wiring 206b through the contact 211k.
  • the address signal A2 is supplied to the wiring 215e of the second metal wiring layer and is connected to the gate wiring 206c through the contact 214m, the wiring 213m of the first metal wiring layer, and the contact 211m, and the gates of the PMOS transistor Tp12 and the NMOS transistor Tn12 Supplied to the electrode 206.
  • the address signal A3 is supplied to the wiring 215c of the second metal wiring layer and is connected to the gate wiring 206d through the contact 214n, the wiring 213n of the first metal wiring layer and the contact 211n, and the gates of the PMOS transistor Tp13 and the NMOS transistor Tn13 Supplied to the electrode 206.
  • the dimension in the vertical direction (second direction) is the minimum processing dimension determined by the dimension of the SGT, the margin between the SGT and the lower diffusion layer, and the distance between the diffusion layers, and is defined as Ly.
  • the three-input NAND decoder 201 in this embodiment can be shared with the adjacent three-input NAND decoder 201 by inverting and arranging in the vertical direction, so that the minimum pitch (minimum) A plurality can be arranged adjacent to each other at an interval (Ly). Since the address signal A1 is connected to the gate wiring 206b by replacing the wiring 215g of the second metal wiring layer with the wiring 213k of the first metal wiring layer, the arrangement position of the wiring 215g of the second metal wiring layer is shown in FIG. In 12a, it can be moved to an appropriate position between the wiring 215e of the second metal wiring layer and the wiring 215j of the second metal wiring layer.
  • the wiring 213k of the first metal wiring layer is made possible by extending in the lateral direction (first direction). Further, in the present embodiment, the wiring 213k of the first metal wiring layer is extended and arranged in the connection of the address signal A1, but it may be applied to the address signal A2 or A3.
  • the source regions of the PMOS transistors Tp11, Tp12 and Tp13 are formed as a lower diffusion layer (202pa) and a silicide.
  • the power source line Vcc, the reference power source line Vss, and the address signal lines A1, A2, and A3 are commonly connected by the layer 203, so that unnecessary wiring and contacts A semiconductor device that constitutes a three-input NAND decoder with a minimum area without providing a region can be provided.
  • the flexibility of the address signal supply method can be increased. it can.
  • FIG. 14 shows a circuit diagram in which a three-input NAND type decoder applied to the present invention and a decoder constituting an inverter are arranged corresponding to the arrangement of the embodiment.
  • the 3-input NAND decoder 201 is the same as FIG.
  • an inverter 202 composed of a PMOS transistor Tp14 and an NMOS transistor Tn14 is added to form a decoder 200.
  • the gates of the PMOS transistor Tp14 and the NMOS transistor Tn14 are commonly connected to the output DEC1 of the three-input NAND type decoder 201.
  • the drains of the PMOS transistor Tp14 and the NMOS transistor Tn14 are commonly connected to form the decoder output SEL1, and the PMOS transistor Tp14.
  • the source of the NMOS transistor Tn14 are connected to the power supply Vcc and the reference power supply Vss, respectively.
  • the source of the PMOS transistor Tp14 is arranged and connected in common with the PMOS transistors Tp11, Tp12, Tp13 by the lower silicide layer.
  • the inverter 102 has both a logic inversion function and a buffer function (amplifying the driving capability of the NAND decoder 101).
  • FIG. 15a, FIG. 15b, FIG. 16a, FIG. 15A is a plan view of the layout (arrangement) of the 3-input NAND decoder 201 and the inverter 202 of this embodiment.
  • FIG. 15B is a diagram showing the lower diffusion layer, each transistor, and the gate wiring in the plan view of FIG. 16a is a cross-sectional view along the cut line AA ′ in FIG. 15a
  • FIG. 16b is a cross-sectional view along the cut line BB ′ in FIG. 15a
  • FIG. 16c is a cut line CC in FIG. It is sectional drawing along '.
  • FIG. 15a is obtained by adding an inverter 202 composed of a PMOS transistor Tp14 and an NMOS transistor Tn14 to FIG. 12a, but differs in the method of connecting the gate electrodes of the PMOS transistor Tp13 and the NMOS transistor Tn13. That is, in FIG. 12a (Embodiment 4), the gate electrodes 206 of the PMOS transistor Tp13 and the NMOS transistor Tn13 are directly connected using the gate wiring 206d, but in FIG. 15a (Embodiment 5), the gate wirings are 206d and 206e. 206d and 206e are separated by using the wiring 213n of the first metal wiring layer.
  • the wiring 213n of the first metal wiring layer extends in the lateral direction (first direction) in FIG. 15a.
  • the degree of freedom of arrangement of the wiring 215p of the second metal wiring layer that supplies the address signal A3 is increased.
  • FIG. 15a, FIG. 15b, FIG. 16a, FIG. 16b, and FIG. 16c portions having the same structure as FIG. 12a and FIG. 13a to FIG.
  • wirings 215k, 215p, 215a, 215e, 215g, and 215j in the second metal wiring layer are arranged to extend in the vertical direction (second direction perpendicular to the first direction), and are respectively connected to the reference power supply line Vss and the address.
  • the signal line A3, the power supply line Vcc, the address signal lines A2 and A1, and the reference power supply line Vss are configured.
  • the present embodiment is characterized in that the address signal A1 supplied to the wiring 215g of the second metal wiring layer is temporarily replaced with the wiring 213k of the first metal wiring layer through the contact 214k.
  • the address signal A3 supplied to the wiring 215p of the second metal wiring layer is temporarily supplied to the wiring 213n of the first metal wiring layer via the contact 214n.
  • the replacement wiring is extended and connected to the gate wiring 206d through the contact 211a. The reason for this is that when a plurality of the present embodiments are arranged, as shown in other embodiments described later, a plurality of address signal lines are required to be easily arranged without increasing the area. .
  • the feature of this embodiment is that the lower diffusion layer (202pa) which is the source region of the PMOS transistor Tp14 constituting the inverter 202 is changed to the lower region which is the source region of the PMOS transistors Tp11, Tp12 and Tp13 of the three-input NAND decoder 201.
  • the diffusion layer (202pa) By sharing the diffusion layer (202pa) with the common wiring (215a) of the second metal wiring layer that supplies the power Vcc, the number of wirings of the second metal wiring layer can be reduced. The configuration will be described in detail below.
  • Planar silicon layers 202pa, 202na, 202nb, and 202nc are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate.
  • the planar silicon layers 202pa, 202na, 202nb, and 202nc are impurity-implanted.
  • the p + diffusion layer, the n + diffusion layer, the n + diffusion layer, and the n + diffusion layer are respectively configured.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202pa, 202na, 202nb, 202nc).
  • 204n11, 204n12, 204n13, 204n14 are n-type silicon pillars
  • 204p11, 204p12, 204p13, 204p14 are p-type silicon pillars
  • 205 is a silicon pillar 204n11, 204n12, 204n13, 204n14, 204p11, 204p12, 204p13, 204p14.
  • 206 are gate electrodes
  • 206a, 206b, 206c, 206d, 206e, 206f and 206g are gate wirings.
  • the gate insulating film 205 is also formed under the gate electrode 206 and the gate wirings 206a, 206b, 206c, 206d, 206e, 206f and 206g.
  • P + diffusion layers 207p11, 207p12, 207p13, and 207p14 are formed by impurity implantation or the like on the uppermost parts of the silicon pillars 204n11, 204n12, 204n13, and 204n14, respectively, and the uppermost parts of the silicon pillars 204p11, 204p12, 204p13, and 204p14 are formed on the uppermost parts.
  • N + diffusion layers 207n11, 207n12, 207n13, and 207n14 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205, 209p11, 209p12, 209p13, 209p14, 209n11, 209n12, 209n13, 209n14 are p + diffusion layers 207p11, 207p12, 207p13 and 207p14, n + diffusion layers 207n11, 207n12, It is a silicide layer connected to 207n13 and 207n14.
  • 210p11, 210p12, 210p13, 210p14, 210n11, 210n12, 210n13 and 210n14 are silicide layers 209p11, 209p12, 209p13, 209p14, 209n11, 209n12, 209n13 and 209n14 and the first metal wiring layers 213b, 213b, 213b, 213f, Contacts 213b, 213c, 213c, and 213f are connected to each other.
  • 211k is a contact connecting the gate wiring 206b and the first metal wiring layer 213k
  • 211m is a contact connecting the gate wiring 206c and the first metal wiring layer 213m
  • 211n is the gate wiring 206e and the first metal wiring layer This is a contact for connecting the wiring 213n.
  • 211a is a contact for connecting the gate wiring 206d and the wiring 213n of the first metal wiring layer
  • 211b is a contact for connecting the gate wiring 206g and the wiring 213b of the first metal wiring layer.
  • 212a is a contact connecting the silicide layer 203 connected to the p + diffusion layer 202pa and the wiring 213a of the first metal wiring layer, and 212b (two pieces arranged in the upper and lower sides in FIG.
  • 15a is a silicide connected to the n + diffusion layer 202nb.
  • the contact connecting the layer 203 and the wiring 213d of the first metal wiring layer, and 212c (arranged in the upper and lower portions in FIG. 15a) connect the silicide layer 203 connected to the n + diffusion layer 202nc and the wiring 213e of the first metal wiring layer. It is a contact to be connected.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a contact connecting the wiring 213d of the first metal wiring layer and the wiring 215j of the second metal wiring layer
  • 214c is This is a contact for connecting the wiring 213e of the first metal wiring layer and the wiring 215k of the second metal wiring layer.
  • 214k is a contact for connecting the wiring 213k of the first metal wiring layer and the wiring 215g of the second metal wiring layer
  • 214m is a contact for connecting the wiring 213m of the first metal wiring layer and the wiring 215e of the second metal wiring layer
  • 214n is a contact for connecting the wiring 213n of the first metal wiring layer and the wiring 215p of the second metal wiring layer.
  • the silicon pillar 204n11, the lower diffusion layer 202pa, the upper diffusion layer 207p11, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp11.
  • the silicon pillar 204n12, the lower diffusion layer 202pa, the upper diffusion layer 207p12, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp12.
  • the silicon pillar 204n13, the lower diffusion layer 202pa, the upper diffusion layer 207p13, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp13.
  • the silicon pillar 204n14, the lower diffusion layer 202pa, the upper diffusion layer 207p14, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp14.
  • the silicon pillar 204p11, the lower diffusion layer 202na, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn11.
  • the silicon pillar 204p12, the lower diffusion layer 202na, the upper diffusion layer 207n12, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn12.
  • the silicon pillar 204p13, the lower diffusion layer 202nb, the upper diffusion layer 207n13, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn13
  • the silicon pillar 204p14, the lower diffusion layer 202nc, the upper diffusion layer 207n14, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn14.
  • the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Tp11 and the NMOS transistor Tn11
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor Tn11.
  • a gate wiring 206c is connected to the gate electrodes 206 of the PMOS transistor Tp12 and the NMOS transistor Tn12.
  • a gate wiring 206e is connected to the gate electrode of the PMOS transistor Tp13, and a gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor Tn13.
  • a gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor Tp14 and the NMOS transistor Tn14, and a gate wiring 206g is connected to the gate electrode 206 of the PMOS transistor Tp14.
  • P + diffusion layer 207p11 is the drain of the PMOS transistor Tp11, p + diffusion layer 207p12, n + diffusion layer and p + drain diffusion layer 207p13 and NMOS transistors Tn11 is the drain of the PMOS transistor Tp13 is the drain of the PMOS transistor Tp12 207n11 is commonly connected via the wiring 213b of the first metal wiring layer and becomes the output line DEC1.
  • the lower diffusion layer 202pa which is the source of the PMOS transistor Tp11, the PMOS transistor Tp12, the PMOS transistor Tp13, and the PMOS transistor Tp14, is commonly connected by the silicide layer 203.
  • the silicide layer 203 includes the contact 212a, the wiring 213a of the first metal wiring layer, and The contact 214a is connected to the wiring 215a of the second metal wiring layer, and the power Vcc is supplied to the wiring 215a of the second metal wiring layer.
  • the lower diffusion layer 202na which is the source region of the NMOS transistor Tn11 is connected to the drain region of the NMOS transistor Tn12 via the silicide layer 203, and the upper diffusion layer 207n12 which is the source region of the NMOS transistor Tn12 is connected via the silicide layer 209n12 and the contact 210n12. To the wiring 213c of the first metal wiring layer.
  • the drain region of the NMOS transistor Tn13 is connected to the wiring 213c of the first metal wiring layer through the upper diffusion layer 207n13, the silicide layer 209n13, and the contact 210n13.
  • the source of the NMOS transistor Tn12 and the drain of the NMOS transistor Tn13 are connected via the wiring 213c of the first metal wiring layer.
  • the lower diffusion layer 202nb which is the source region of the NMOS transistor Tn13 is connected to the wiring 215j of the second metal wiring layer via the silicide layer 203, the contact 212b, the wiring 213d of the first metal wiring layer, and the contact 214b.
  • the reference power source Vss is supplied to the wiring 215j of the two metal wiring layer.
  • the contact 212b, the wiring 213d of the first metal wiring layer, and the contact 214b are arranged at two locations on the upper and lower sides in FIG. 15a.
  • the lower diffusion layer 202nc which is the source region of the NMOS transistor Tn14, is connected to the second metal wiring layer wiring 215k via the silicide layer 203, the contact 212c, the first metal wiring layer wiring 213e, and the contact 214c.
  • a reference power source Vss is supplied to the wiring 215p of the wiring layer.
  • the contact 212c, the wiring 213e of the first metal wiring layer, and the contact 214c are arranged at two locations on the upper and lower sides in FIG. 15a.
  • the drains of the PMOS transistor Tp14 and the NMOS transistor Tn14 are commonly connected to the wiring 213f of the first metal wiring layer via the upper diffusion layer 207p14, the silicide layer 209p14, the contact 210p14, or the upper diffusion layer 207n14, the silicide layer 209n14, and the contact 210n14, respectively. And becomes the output SEL1 of the decoder 200.
  • the address signal A1 is supplied to the wiring 215g of the second metal wiring layer, and 215g is connected to the wiring 213k of the first metal wiring layer arranged to extend through the contact 214k, and further to the gate wiring 206b through the contact 211k.
  • the address signal A2 is supplied to the wiring 215e of the second metal wiring layer and is connected to the gate wiring 206c through the contact 214m, the wiring 213m of the first metal wiring layer, and the contact 211m, and the gates of the PMOS transistor Tp12 and the NMOS transistor Tn12 Supplied to the electrode 206.
  • the address signal A3 is supplied to the wiring 215p of the second metal wiring layer, connected to the gate wiring 206e via the contact 214n, the wiring 213n of the first metal wiring layer, and the contact 211n, and connected to the gate electrode 206 of the PMOS transistor Tp13.
  • the wiring 213n of the first metal wiring layer is arranged to extend to the left side and is connected to the gate wiring 206d through the contact 211a, and the gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor Tn13.
  • the dimension in the vertical direction is the minimum processing dimension determined by the dimension of the SGT, the margin between the SGT and the lower diffusion layer, and the distance between the diffusion layers, and is defined as Ly. That is, the decoder 200 constituted by the 3-input NAND decoder 201 and the inverter 202 in the present embodiment can share the gate wirings 206c, 206d, and 206e with the adjacent decoder 200 by being inverted in the vertical direction. Therefore, a plurality can be arranged adjacent to each other with the minimum pitch (minimum interval) Ly.
  • the address signal A1 is connected to the gate wiring 206b by replacing the wiring 215g of the second metal wiring layer with the wiring 213k of the first metal wiring layer, the arrangement position of the wiring 215g of the second metal wiring layer is shown in FIG. In 15a, it can be moved to an appropriate position between the wiring 215e of the second metal wiring layer and the wiring 215j of the second metal wiring layer.
  • the wiring 213k of the first metal wiring layer is made possible by extending in the lateral direction (first direction).
  • the address signal A3 is connected to the gate wiring 206e or the gate wiring 206d by replacing the wiring 215p of the second metal wiring layer with the wiring 213n of the first metal wiring layer, the address signal A3 is connected to the wiring 215p of the second metal wiring layer.
  • the arrangement position can be moved to an appropriate position between the wiring 215k of the second metal wiring layer and the wiring 215a of the second metal wiring layer.
  • the address signal A2 is not particularly arranged to extend the wiring 213m of the first metal wiring layer, but may be arranged to extend like the A1 or A3.
  • six SGTs constituting the 3-input NAND decoder (201) and two SGT transistors constituting the inverter (202) are arranged in a line in the first direction, and the PMOS transistor Tp11 is arranged.
  • Tp12, Tp13, and Tp14 are connected in common by the lower diffusion layer (202pa) and the silicide layer 203, and the power supply line Vcc, the reference power supply line Vss, and the address signal lines A1, A2, and A3 are perpendicular to the first direction.
  • a semiconductor device constituting a decoder (200) including a three-input NAND decoder and an inverter with a minimum area without providing useless wiring and contact regions. . Furthermore, by replacing the address signal supplied to the wiring of the second metal wiring layer with the wiring of the first metal wiring layer extended to connect to the gate wiring, the flexibility of the address signal supply method can be increased. it can.
  • Example 6 (Equivalent circuit applied to the embodiment of the present invention) 17a and 17b show an equivalent circuit diagram in which a plurality of three-input NAND type decoders and inverters applied to the present invention are arranged to constitute a decoder. It is described corresponding to the arrangement and connection method of the embodiment.
  • the wiring by the silicide layer, the gate wiring, the wiring of the first metal wiring layer, and the wiring of the second metal wiring layer are distinguished from each other.
  • A1 to A4 are connected to the PMOS transistor Tpk1 (k is a natural number).
  • A5 to A8 are selectively connected to the gates of the PMOS transistor Tpk2 and NMOS transistor Tnk2, and A9 to A12 are selectively connected to the gates of the PMOS transistor Tpk3 and NMOS transistor Tnk3.
  • Twelve address signals A1 to A12 constitute 64 decoders 200-1 to 200-64.
  • 8 decoders 200-1 to 200-8 are displayed in FIG. 17a, and in FIG. Eight of 57-200-64 are described. In FIG.
  • Address signal lines A1, A5 and A9 are connected to the decoder 200-1
  • Address signal lines A2, A5 and A9 are connected to the decoder 200-2
  • Address signal lines A3, A5 and A9 are connected to the decoder 200-3
  • Address signal lines A4, A5 and A9 are connected to the decoder 200-4
  • Address signal lines A1, A6 and A9 are connected to the decoder 200-5
  • Address signal lines A2, A6 and A9 are connected to the decoder 200-6
  • Address signal lines A3, A6 and A9 are connected to the decoder 200-7
  • Address signal lines A4, A6 and A9 are connected to the decoder 200-8.
  • Address signal lines A1, A7 and A12 are connected to the decoder 200-57, Address signal lines A2, A7 and A12 are connected to the decoder 200-58, Address signal lines A3, A7 and A12 are connected to the decoder 200-59, Address signal lines A4, A7 and A12 are connected to the decoder 200-60, Address signal lines A1, A8 and A12 are connected to the decoder 200-61, Address signal lines A2, A8 and A12 are connected to the decoder 200-62, Address signal lines A3, A8 and A12 are connected to the decoder 200-63, Address signal lines A4, A8 and A12 are connected to the decoder 200-64.
  • a location where the address signal line is connected is indicated by a dotted circle.
  • the address signal line A5 is commonly connected to the decoders 200-1 and 200-2, and is further commonly connected to the decoders 200-3 and 200-4. It is commonly connected to 200-5 and 200-6, and further commonly connected to decoders 200-7 and 200-8.
  • the address signal A7 is commonly connected to the decoders 200-57 and 200-58, and is further commonly connected to the decoders 200-59 and 200-60, and the address signal line A8 is connected to the decoder 200-61. Are connected in common to decoders 200-63 and 200-64.
  • the address signal lines A1 to A4 are temporarily connected to the first metal wiring layer from the wiring of the second metal wiring layer extending in the vertical direction (second direction). Connected to wiring and connected to gate wiring.
  • the address signal A12 is also connected to the wiring of the first metal wiring layer from the wiring of the second metal wiring layer arranged to extend in the vertical direction (second direction). Connected to gate wiring.
  • 18a and 18b show address maps of 64 decoders of this embodiment. Address signals connected to the decoder outputs DEC1 / SEL1 to DEC64 / SEL64 are indicated by circles. As will be described later, a contact is provided and connected.
  • Example 6 is shown in FIGS. 19a to 19e and FIGS. 20a to 20s.
  • This embodiment implements the equivalent circuit shown in FIGS. 17a and 17b.
  • 16 decoders 200-1 to 200-
  • 8 and 200-57 to 200-64 are arranged adjacent to each other with the minimum pitch Ly.
  • 19a to 19d are plan views of the layout (arrangement) of the 3-input NAND decoder 201 and the inverter 202 of the present invention
  • FIG. 19e is the SGT, gate wiring and address signals A1, A2, A3, A4 of FIG. 19d.
  • FIG. 20A is a cross-sectional view taken along the cut line AA ′ in FIG. 19a
  • FIG. 20b is a cut line B-- in FIG. 19a
  • FIG. 20c is a cross-sectional view along the cut line CC ′ in FIG. 19a
  • FIG. 20d is a cross-sectional view along the cut line DD ′ in FIG. 19a
  • FIG. 20e is in FIG. 19a.
  • FIG. 20f is a cross-sectional view along cut line FF ′ in FIG. 19b
  • FIG. 20g is a cut line GG ′ in FIG. 19c
  • 20h is a cross-sectional view along the cut line HH ′ in FIG. 19c, FIG.
  • 20i is a cross-sectional view along the cut line II ′ in FIG. 19d
  • FIG. 20j is a cut line in FIG. 19a
  • 20k is a cross-sectional view along the cut line KK ′ in FIG. 19a
  • FIG. 20l is a cross-sectional view along the cut line LL ′ in FIG. 19a
  • FIG. 20m is a cross-sectional view along the line JJ ′
  • 20a is a cross-sectional view along the cut line NN ′ in FIG. 19a
  • FIG. 20p is a cross-sectional view along the cut line PP ′ in FIG. 19a
  • 20q is a cross-sectional view along the cut line QQ ′ in FIG. 19a
  • FIG. 20r is a cross-sectional view along the cut line RR ′ in FIG. 19a
  • FIG. 20s is a cut line SS in FIG.
  • 19a corresponds to the decoder block 210a in FIG. 17a
  • FIG. 19b corresponds to the decoder block 210b in FIG. 17a
  • FIG. 19c corresponds to the decoder block 210c in FIG. 17b
  • FIG. 19d corresponds to FIG.
  • FIGS. 19a and 19b and FIGS. 19c and 19d are continuous drawings, but are shown separately in FIGS. 19a to 19d for the sake of convenience in order to enlarge the drawings.
  • the NMOS transistor Tn14, PMOS transistors Tp14, Tp13, Tp12, Tp11, NMOS transistors Tn11, Tn12, and Tn13 constituting the decoder 200-1 of FIG. 17a are laterally (first direction) from the right in the figure.
  • One row is arranged in the top row of the figure.
  • the NMOS transistor Tn24, the PMOS transistors Tp24, Tp23, Tp22, Tp21, and the NMOS transistors Tn21, Tn22, and Tn23 constituting the decoder 200-2 are arranged in one column in the horizontal direction from the right side of the drawing in the second column from the top of the drawing. ing.
  • the decoder 200-3 and the decoder 200-4 are sequentially arranged from above in FIG. 19a.
  • the decoders 200-1 and 200-3 are normally arranged based on the decoder of FIG. 15a, and the decoders 200-2 and 200-4 are arranged upside down.
  • the gate wiring 206c for connecting the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn12 and Tn22 is provided in common and is disposed in the gap (dead space) between the lower diffusion layers of the decoder 200-1 and the decoder 200-2.
  • the parasitic capacitance of the wiring can be reduced, and high-speed operation is possible.
  • the gate wiring 206c that connects the PMOS transistors Tp32 and Tp42 and the NMOS transistors Tn32 and Tn42 is provided in common.
  • the gate electrodes 206 of the PMOS transistors Tp13, Tp23, Tp33, and Tp43 are connected by gate wirings 206e1, 206e, and 206e2, respectively. Further, the gate electrodes 206 of the NMOS transistors Tn13, Tn23, Tn33, and Tn43 are connected in common by a gate wiring 206d, and the gate wiring 206d extends a gap between the lower diffusion layers of the decoders 200-2 and 200-3. It is arranged in the horizontal direction.
  • the gate wiring 206d and the gate wiring 206e are commonly connected by the wiring 213n1 of the first metal wiring layer through the contact 211a and the contact 211n1. That is, in FIG.
  • the wiring 215p of the second metal wiring layer to which the address signal A9 is supplied is a gate wiring from one place of the contact 214n1 via the wiring 213n1, the contact 211n1 or the contact 211a of the first metal wiring layer.
  • the gate electrode 206 is connected to the gate electrode 206 of the PMOS transistors Tp13, Tp23, Tp33, Tp43, and the NMOS transistors Tn13, Tn23, Tn33, Tn43.
  • the decoders 200-2 and 200-4 are inverted, but the contacts 211k1 to 211k4 for supplying the address signals A1 to A4, the wirings 213k1 to 213k4 of the first metal wiring layer, and The contacts 214k1 to 214k4 are not arranged in reverse but in a normal arrangement.
  • the address signals A1 to A4 can be independently supplied to the gate lines 206b of the decoders 200-1, 200-2, 2003, and 200-4.
  • decoders 200-5 to 200-8, decoders 200-57 to 200-60, and decoders 200-61 to 200-64 are arranged in the same manner.
  • the second metal wiring layer wirings 215k, 215l, 215m, 215n, 215p, 215a, 215b, 215c, 215d, 215e, 215f, 215g, 215h, 215i and 215j are arranged in the vertical direction (second The reference power supply Vss, the address signals A12, A11, A10, A9, the power supply Vcc, the address signal lines A8, A7, A6, A5, A4, A3, A2, A1, and the reference power supply Vss, respectively. Supply.
  • the horizontal dimension can be arranged at the minimum.
  • portions having the same structure as those of FIGS. 15a, 15b, and 16a to 16c are indicated by equivalent symbols in the 200s.
  • the wiring 215k of the second metal wiring layer that supplies the reference power supply Vss extends in the second direction, and contacts 214c, wiring 213e of the first metal wiring layer, and
  • the contact 212c is connected to the silicide layer 203 that commonly connects the lower diffusion layer 202nc, which is the source region of the NMOS transistors Tn14 to Tn84 and Tn574 to Tn644. Note that a plurality of connection locations (214c, 213e, 212c) are provided. Further, the silicide layer 203 covering the lower diffusion layers 202nc and 202nc is shared and connected by vertically adjacent decoders.
  • the wiring 215l of the second metal wiring layer for supplying the address signal A12 extends in the vertical direction (second direction), and as shown in FIGS. 19c and 20h, the contact 214n4 and the horizontal direction (first direction). Is connected to the gate wiring 206e via the wiring 213n4 and the contact 211n4 of the first metal wiring layer extended to the gate electrode 206, and is connected to the gate electrode 206 of the PMOS transistors Tp573, Tp583, Tp593, Tp603 and via the contact 211a. And connected to the gate electrode 206 of the NMOS transistors Tn573, Tn583, Tn593, and Tn603.
  • FIG. 19c and 20h Is connected to the gate wiring 206e via the wiring 213n4 and the contact 211n4 of the first metal wiring layer extended to the gate electrode 206, and is connected to the gate electrode 206 of the PMOS transistors Tp573, Tp583, Tp593, Tp603 and via the contact 211a. And connected to
  • the contact 214n4 is connected to the gate wiring 206e via the first metal wiring layer wiring 213n1 extended in the lateral direction (first direction) and the contact 211n1, and the PMOS transistors Tp613, Tp623,
  • the gate electrode 206 is connected to the gate electrodes 206 of Tp633 and Tp643, is connected to the gate wiring 206d through the contact 211a, and is connected to the gate electrode 206 of the NMOS transistors Tn613, Tn623, Tn633, and Tn643.
  • the address signal A12 is supplied to 16 decoders 200-49 to 200-64 by the contact 214n4, the first metal wiring layer wiring 213n4, and the contact 211n4 as described above. Supply.
  • the wiring 215m of the second metal wiring layer for supplying the address signal A11 extends in the vertical direction (second direction) and is not shown, but, like the address A12, the contact 214n3 not shown and the horizontal direction (first direction) Are connected to the gate wiring 206e and the gate wiring 206d via the first metal wiring layer wiring 213n3 and the contact 211n3 extending in the direction), and 16 to the decoders 200-33 to 200-48 according to the address map FIG. 18b.
  • the address signal A11 is supplied to each.
  • the wiring 215n of the second metal wiring layer for supplying the address signal A10 extends in the vertical direction (second direction) and is not shown. However, like the address A12, the contact 214n2 not shown and the horizontal direction (first direction) Are connected to the gate wiring 206e and the gate wiring 206d via the first metal wiring layer wiring 213n2 and the contact 211n2 which are arranged extending in the direction), and according to the address map FIG. 18a, 16 decoders 200-17 to 200-32 are connected. The address signal A10 is supplied to each.
  • the wiring 215p of the second metal wiring layer for supplying the address signal A9 extends in the vertical direction (second direction), and as shown in FIGS. 19a and 20d, the contact 214n1 and the horizontal direction (first direction) Is connected to the gate wiring 206e via the wiring 213n1 and the contact 211n1 of the first metal wiring layer extending to the gate electrode 206, and is connected to the gate electrode 206 of the PMOS transistors Tp13, Tp23, Tp33, Tp43 and via the contact 211a. And connected to the gate electrode 206 of the NMOS transistors Tn13, Tn23, Tn33, and Tn43. Further, in FIG.
  • the contact 214n1, the wiring 213n1 of the first metal wiring layer arranged to extend in the lateral direction (first direction), and the gate wiring 206e via the contact 211n1 are connected to the PMOS transistors Tp53, Tp63,
  • the gate electrode 206 is connected to the gate electrodes 206 of Tp73 and Tp83, is connected to the gate wiring 206d through the contact 211a, and is connected to the gate electrode 206 of the NMOS transistors Tn53, Tn63, Tn73, and Tn83.
  • the wiring 215a of the second metal wiring layer for supplying the power source Vcc is extended and arranged in the second direction, and the PMOS transistors Tp11 of all the decoders are connected via the contact 214a, the wiring 213a of the first metal wiring layer, and the contact 212a.
  • Tp12, Tp13, Tp14 to Tp641, Tp642, Tp643, and Tp644 are connected to the silicide layer 203 that commonly connects the lower diffusion layers 202pa that are the source regions. Note that a plurality of connection locations (214a, 213a, 212a) are provided.
  • the first metal wiring 213a extends in the lateral direction (first direction), and by disposing a plurality of contacts 212a, the resistance of the silicide layer 203 is reduced, and the power source Vcc is supplied to the source of each PMOS transistor. Can be supplied efficiently.
  • the second metal wiring layer wiring 215b for supplying the address signal A8 extends in the vertical direction (second direction).
  • the contact 214m4 and the first metal wiring layer wiring 213m4 are arranged. Are connected to the gate wiring 206c through the contact 211m4, and are connected to the gate electrodes of the PMOS transistors Tp612 and Tp622 and the NMOS transistors Tn612 and Tn622. Similarly, it is connected to the gate wiring 206c through the contact 214m4, the first metal wiring layer wiring 213m4, and the contact 211m4, and is connected to the gate electrodes of the PMOS transistors Tp632 and Tp642 and the NMOS transistors Tn632 and Tn642.
  • the second metal wiring layer wiring 215c for supplying the address signal A7 extends in the vertical direction (second direction).
  • the contact 214m3 and the first metal wiring layer wiring 213m3 are provided. Are connected to the gate wiring 206c through the contact 211m3, and are connected to the gate electrodes of the PMOS transistors Tp572 and Tp582 and the NMOS transistors Tn572 and Tn582. Similarly, it is connected to the gate wiring 206c through the contact 214m3, the first metal wiring layer wiring 213m3, and the contact 211m3, and is connected to the gate electrodes of the PMOS transistors Tp592, Tp602, NMOS transistors Tn592, Tn602.
  • the wiring 215d of the second metal wiring layer that supplies the address signal A6 extends in the vertical direction (second direction).
  • the contact 214m2 and the wiring 213m2 of the first metal wiring layer are arranged. Are connected to the gate wiring 206c through the contact 211m2, and are connected to the gate electrodes of the PMOS transistors Tp52 and Tp62 and the NMOS transistors Tn52 and Tn62. Similarly, it is connected to the gate wiring 206c through the contact 214m2, the first metal wiring layer wiring 213m2, and the contact 211m2, and is connected to the gate electrodes of the PMOS transistors Tp72 and Tp82 and the NMOS transistors Tn72 and Tn82.
  • the second metal wiring layer wiring 215e for supplying the address signal A5 extends in the vertical direction (second direction), and as shown in FIGS. 19a and 20c, the contact 214m1 and the first metal wiring layer wiring 213m1.
  • the contact 214m1 and the first metal wiring layer wiring 213m1. are connected to the gate wiring 206c through the contact 211m1, and are connected to the gate electrodes of the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn12 and Tn22.
  • FIG. 20e it is connected to the gate wiring 206c via the contact 214m1, the first metal wiring layer wiring 213m1, and the contact 211m1, and is connected to the gate electrodes of the PMOS transistors Tp32 and Tp42 and the NMOS transistors Tn32 and Tn42. Is done.
  • the wiring 215f of the second metal wiring layer that supplies the address signal A4 extends in the vertical direction (second direction), and as shown in FIGS. 19a and 20e, the contact 214k4 and the horizontal direction (first direction). Is connected to the gate wiring 206b through the wiring 213k4 of the first metal wiring layer and the contact 211k4, and is connected to the gate electrode of the NMOS transistor Tn41, and is connected to the gate of the PMOS transistor Tp41 through the gate wiring 206a. Connected to the electrode. Similarly, as shown in FIG. 19b, the contact 214k4 is connected to the gate wiring 206b via the first metal wiring layer wiring 213k4 extending in the lateral direction (first direction), the contact 211k4, and the NMOS.
  • the gate electrode of the transistor Tn81 is connected to the gate electrode of the PMOS transistor Tp81 via the gate wiring 206a.
  • the contact 214k4, the wiring 213k4 of the first metal wiring layer arranged to extend in the lateral direction (first direction), and the gate wiring 206b through the contact 211k4 are connected to the NMOS transistor Tn601.
  • the contact 214k4, the wiring 213k4 of the first metal wiring layer arranged to extend in the lateral direction (first direction), and the gate wiring 206b through the contact 211k4 are connected to the NMOS transistor Tn641.
  • the wiring 215g of the second metal wiring layer for supplying the address signal A3 extends in the vertical direction (second direction), and as shown in FIGS. 19a and 20d, the contact 214k3 and the vertical direction (second direction). Is connected to the gate wiring 206b through the wiring 213k3 of the first metal wiring layer and the contact 211k3, and is connected to the gate electrode of the NMOS transistor Tn31, and is connected to the gate of the PMOS transistor Tp31 through the gate wiring 206a. Connected to the electrode. Similarly, as shown in FIG. 19b, the contact 214k3 is connected to the gate wiring 206b via the first metal wiring layer wiring 213k3 extending in the vertical direction (second direction), the contact 211k3, and the NMOS.
  • the contact 214k3 is connected to the gate wiring 206b via the first metal wiring layer wiring 213k3 extending in the lateral direction (first direction) and the contact 211k3, and the NMOS transistor Tn591. Are connected to the gate electrode of the PMOS transistor Tp591 through the gate wiring 206a.
  • the contact 214k3 is connected to the gate wiring 206b via the first metal wiring layer wiring 213k3 extending in the vertical direction (second direction), the contact 211k3, and the NMOS transistor Tn631. Are connected to the gate electrode of the PMOS transistor Tp631 through the gate wiring 206a.
  • the wiring 215h of the second metal wiring layer for supplying the address signal A2 extends in the vertical direction (second direction), and as shown in FIGS. 19a and 20c, contacts 214k2 and the horizontal direction (first direction). Is connected to the gate wiring 206b through the wiring 213k2 and the contact 211k2 of the first metal wiring layer extended to the gate electrode of the NMOS transistor Tn21 and is connected to the gate of the PMOS transistor Tp21 through the gate wiring 206a. Connected to the electrode. Similarly, as shown in FIG. 19b, the contact 214k2, the wiring 213k2 of the first metal wiring layer extending in the lateral direction (first direction), and the gate wiring 206b via the contact 211k2 are connected to the NMOS.
  • the gate electrode of the transistor Tn61 is connected to the gate electrode of the PMOS transistor Tp61 through the gate wiring 206a.
  • the contact 214k2, the first metal wiring layer wiring 213k2 extending in the lateral direction (first direction), and the contact 211k2 are connected to the gate wiring 206b to be connected to the NMOS transistor Tn581.
  • the contact 214k2, the wiring 213k2 of the first metal wiring layer arranged in the lateral direction (first direction), the gate 211b2 are connected to the gate wiring 206b, and the NMOS transistor Tn621 is connected.
  • the gate electrode of the PMOS transistor Tp621 through the gate wiring 206a.
  • the wiring 215i of the second metal wiring layer for supplying the address signal A1 extends in the vertical direction (second direction), and as shown in FIGS. 19a and 20a, the contact 214k1 and the horizontal direction (first direction). Is connected to the gate wiring 206b through the wiring 213k1 and the contact 211k1 of the first metal wiring layer extended to the gate electrode of the NMOS transistor Tn11, and is connected to the gate of the PMOS transistor Tp11 through the gate wiring 206a. Connected to the electrode. Similarly, as shown in FIG. 19b, the contact 214k1, the wiring 213k1 of the first metal wiring layer extending in the lateral direction (first direction), and the gate wiring 206b via the contact 211k1 are connected to the NMOS.
  • the gate electrode of the transistor Tn51 is connected to the gate electrode of the PMOS transistor Tp51 through the gate wiring 206a.
  • the contact 214k1, the first metal wiring layer wiring 213k1 extending in the lateral direction (first direction), and the contact 211k1 are connected to the gate wiring 206b to be connected to the NMOS transistor Tn571.
  • the gate 211b1 is connected to the gate wiring 206b via the contact 211k1, and the NMOS transistor Tn611.
  • the wiring 215j of the second metal wiring layer that supplies the reference power supply Vss extends in the second direction in FIGS. 19a to 19d, and is arranged via the contact 214b, the wiring 213d of the first metal wiring layer, and the contact 212b.
  • the NMOS transistors Tn13 to Tn83 and Tn573 to Tn643 are connected to the silicide layer 203 commonly connecting the lower diffusion layer 202nb which is the source region. Note that a plurality of connection locations (214b, 213d, 212b) are provided. Further, the silicide layer 203 covering the lower diffusion layers 202nb and 202nb is shared and connected by the decoders vertically adjacent to each other.
  • the address signals are set to A1 to A12 and 64 decoders are provided.
  • the address signal to be increased is arranged by extending the wiring of the second metal wiring layer in the vertical direction (second direction) and extending in the horizontal direction (first direction). If the first metal wiring layer is connected to the gate wirings 206b, 206c or 206d or 206e, the added second metal wiring layer wiring can also be arranged with the minimum pitch determined by processing, so that the minimum area is reduced.
  • Example 3 since the address signals are set to A1 to A6, the number is as few as 6, and when connecting from the wiring of the second metal wiring layer extending in the vertical direction to the gate wiring, although the wiring of the first metal wiring layer extending in the horizontal direction is not required, when the address signal is set to 12 or more as in the sixth embodiment (FIG. 19a), Similarly, if the wiring of the second metal wiring layer extending in the vertical direction is replaced with the wiring of the first metal wiring layer extending in the horizontal direction and connected to the gate wiring, the address signal can be easily increased. Can do.
  • a plurality of decoders (200) in which eight SGTs constituting a three-input NAND decoder (201) and an inverter (202) are arranged in a line in the first direction are arranged adjacent to each other.
  • the power supply line Vcc, the reference power supply line Vss, and the address signal lines (A1 to A12) extend in a second direction perpendicular to the first direction, and any one of the address signal lines (A1 to A12)
  • the semiconductor device can be provided with a minimum pitch in both the first direction and the second direction, and a 3-input NAND decoder and inverter can be provided with a minimum area.
  • the arrangement of 8 SGTs is the NMOS transistor Tn14, the PMOS transistors Tp14, Tp13, Tp12, Tp11, and the NMOS transistors Tn11, Tn12, and Tn13 from the right side.
  • the eight SGTs constituting the inverter are arranged in one row, and the connection to the lower diffusion layer wiring (silicide layer), the upper metal layer wiring, and the gate wiring is connected to the second metal wiring and the first metal wiring.
  • the present invention is to provide a decoder that can be effectively used to minimize the area, and in accordance with the arrangement method of the present invention, the arrangement of SGT, the wiring method of the gate wiring, the wiring position, the wiring method of the metal wiring, and the wiring position Those other than those shown in the drawings of this embodiment belong to the technical scope of the present invention.
  • a NAND-type decoder composed of 6 SGTs and an inverter composed of 2 SGTs also serving as buffers are combined to provide a positive logic decoder composed of 8 SGTs.
  • the essence of the present invention is composed of 6 SGTs.
  • the three-input NAND decoder is arranged efficiently with the wiring area being minimized, and includes a layout arrangement of NAND decoders composed of six SGTs. In this case, the decoder has a negative logic output (the output of the selected decoder becomes logic “0”).
  • the present embodiment can be easily realized even with a normal CMOS structure and is not limited to the BOX structure.
  • the silicon column of the PMOS transistor is defined as N-type silicon and the NMOS silicon column is defined as a P-type silicon layer for convenience.
  • the concentration by impurity implantation in a miniaturized process Therefore, both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material.
  • the difference of the work function (Work Function) may be used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials may be used.
  • a generic term for metal compounds is defined as silicide.

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダを構成する半導体装置を小さい面積で提供する。　１列に配置された６個のＭＯＳトランジスタ用いて構成された３入力ＮＡＮＤ型デコーダにおいて、前記デコーダを構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダを構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
吉澤浩和著、ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎、ＣＱ出版社、２００７年８月１日、ｐ．２３
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開第２００９／０９６４６５号
図２１、図２２、図２３に、ＳＧＴを用いたインバータの回路図とレイアウト図を示している。
図２１は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２２には、図２１のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図２３には、図２２の平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図２２、図２３において、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、前記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル配線１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、拡散層２ｐ、拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、拡散層２ｎ、拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。拡散層７ｐ、７ｎはソース、拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図２１、図２２、図２３で示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
本発明は、このＳＧＴの特徴を利用して、３入力ＮＡＮＤ回路を用いたＮＡＮＤ型デコーダおよびインバータを１列に配置して、面積が最小になるデコーダを構成する半導体装置を提供することが目的である。
（１）上記の目的を達成する本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型のデコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第２のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（２）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（４）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（５）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（６）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（７）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド領域を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド領域を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド領域を介して基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第３のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（８）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（９）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（１０）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド層を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド層を介して基準電源線に接続され、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか１つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（１１）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１２）また、別の態様では、前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続される。
　（１３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（１４）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第４のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第３のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（１５）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（１６）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（１７）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記デコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第４のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（１８）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（１９）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（２０）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第３のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第３のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（２１）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（２２）また、別の態様では、前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（２３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
　（２４）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第４のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
　（２５）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（２６）また、別の態様では、前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
　（２７）また、別の態様では、前記ａ×ｂ×ｃ個のＮＡＮＤデコーダおよびインバータを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第４のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続される。
　（２８）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
本発明の実施例１のデコーダを示す等価回路図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例２のデコーダを示す等価回路図である。 本発明の実施例２のデコーダの平面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例３のデコーダを示す等価回路図である。 本発明の実施例３のデコーダのアドレスマップである。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例４のデコーダを示す等価回路図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例５のデコーダを示す等価回路図である。 本発明の実施例５のデコーダの平面図である。 本発明の実施例５のデコーダの平面図である。 本発明の実施例５のデコーダの断面図である。 本発明の実施例５のデコーダの断面図である。 本発明の実施例５のデコーダの断面図である。 本発明の実施例６のデコーダを示す等価回路図である。 本発明の実施例６のデコーダを示す等価回路図である。 本発明の実施例６のデコーダのアドレスマップである。 本発明の実施例６のデコーダのアドレスマップである。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 従来例を示すインバータの等価回路である。 ＳＧＴで構成した従来のインバータの平面図である。 ＳＧＴで構成した従来のインバータの断面図である。
（実施例１）
（本発明の実施例に適用する等価回路）
図１に本発明に適用する３入力ＮＡＮＤ回路により構成された３入力ＮＡＮＤ型デコーダを構成するトランジスタを、実施例の配置に対応させて配置した回路図を示す。Ｔｐ１１、Ｔｐ１２およびＴｐ１３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１１、Ｔｎ１２およびＴｎ１３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソースは電源Ｖｃｃに接続され、ドレインは共通に出力端子ＤＥＣ１に接続される。ＮＭＯＳトランジスタＴｎ１１のドレインは前記出力端子ＤＥＣ１に接続され、ソースはＮＭＯＳトランジスタＴｎ１２のドレインに接続され、さらに、ＮＭＯＳトランジスタＴｎ１２のソースは、ＮＭＯＳトランジスタＴｎ１３のドレインに接続され、ＮＭＯＳトランジスタＴｎ１３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１のゲートにはアドレス信号線Ａ１が接続され、ＰＭＯＳトランジスタＴｐ１２、ＮＭＯＳトランジスタＴｎ１２のゲートにはアドレス信号線Ａ２が接続され、ＰＭＯＳトランジスタＴｐ１３、ＮＭＯＳトランジスタＴｎ１３のゲートにはアドレス信号線Ａ３が接続される。
ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３により３入力ＮＡＮＤ型デコーダ１０１が構成される。ＮＡＮＤ型デコーダ１０１は、負論理出力（選択されたデコーダの出力が論理“０”となる）のデコーダとなる。正論理出力（選択されたデコーダの出力が論理“１”となる）が必要な場合は、後述するように、インバータを組み合わせれば良い。
図１の等価回路を本発明に適用した実施例として、図２ａ、図２ｂ、図３ａ～図３ｈに、実施例１を示す。図２ａは、本実施例の３入力ＮＡＮＤ型デコーダ１０１のレイアウト（配置）の平面図である。また図２ｂは、トランジスタとゲート配線の平面図であり、アドレス信号とゲート配線との接続関係を抜き出した図である。図３ａは、図２ａにおけるカットラインＡ－Ａ’に沿った断面図、図３ｂは、図２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図３ｃは、図２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図３ｄは、図２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図３ｅは、図２ａにおけるカットラインＥ－Ｅ’に沿った断面図、図３ｆは、図２ａにおけるカットラインＦ－Ｆ’に沿った断面図、図３ｇは、図２ａにおけるカットラインＧ－Ｇ’に沿った断面図、図３ｈは、図２ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
なお、図２ａ、図２ｂ、図３ａ～図３ｈにおいて、図２１、図２２および図２３と同じ構造の箇所については、１００番台の同等の記号で示してある。
図２ａにおいて、図１のＮＡＮＤ型デコーダ１０１を構成する６個のＳＧＴである、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右側より横方向（これを第１の方向と定義する）に１列に配置されている。
また、図の縦方向（これを第１の方向と垂直の第２の方向と定義する）に、後述する第２メタル配線層の配線１１５ａ、１１５ｂ、１１５ｄ、１１５ｅ、１１５ｇ、１１５ｈおよび１１５ｊが、縦方向（第２の方向）に延在配置され、それぞれ電源線Ｖｃｃ、電源線Ｖｃｃ、電源線Ｖｃｃ、アドレス信号線Ａ１、アドレス信号線Ａ２、アドレス信号線Ａ３、基準電源線Ｖｓｓを構成する。本実施例の特徴は、３入力のＮＡＮＤ型デコーダを構成する６個のトランジスタを１列に配置して、且つ、配置面積が最小になるように、効率よく回路の結線を行うことである。図２ａ、図２ｂにて明らかなように、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６をゲート配線１０６ａで直接接続し、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極１０６をゲート配線１０６ｂで直接接続し（図の上側に配置）、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極１０６をゲート配線１０６ｃで直接接続（図の下側に配置）することで、３入力のＮＡＮＤ型デコーダを１列に配置可能にしている。さらに、アドレス信号線を、上下（第２の方向）に延在配置された第２メタル配線層の配線を用いて、ゲート配線に供給している。すなわち、コンタクト１１１ｋ、第１メタル配線層の配線１１３ｋ，コンタクト１１４ｋからなるＡ１コンタクト箇所により、第２メタル配線層の配線１１５ｅに供給されるアドレス信号Ａ１をゲート配線１０６ａに接続し、コンタクト１１１ｍ、第１メタル配線層の配線１１３ｍ，コンタクト１１４ｍからなるＡ２コンタクト箇所により、第２メタル配線層の配線１１５ｇに供給されるアドレス信号Ａ２をゲート配線１０６ｂに接続し、コンタクト１１１ｎ、第１メタル配線層の配線１１３ｎ，コンタクト１１４ｎからなるＡ３コンタクト箇所により、第２メタル配線層の配線１１５ｈに供給されるアドレス信号Ａ３をゲート配線１０６ｃに接続する。
なお、本実施例は、３入力のＮＡＮＤ型デコーダ１個分であるが、縦方向に複数個配置する場合の繰り返しピッチ（寸法）は、Ｌｙである。ピッチをＬｙにできる理由は、後述するように、上側のゲート配線１０６ｂは上側に隣接配置されるデコーダと共有され、また、下側のゲート配線１０６ｃは、下側に隣接配置されるデコーダと共有されるためである。すなわち、上下に隣接するデコーダは、本実施例の３入力ＮＡＮＤ型デコーダを反転配置することで、配置面積を最小にできる。以下に、本実施例を詳細に説明する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｎａおよび１０２ｎｂが形成され、この平面状シリコン層１０２ｐａ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層が構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｎａおよび１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐａと１０２ｎａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ１３はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ１３、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃはゲート配線である。ゲート絶縁膜１０５は、ゲート電極１０６、ゲート配線１０６ａ、１０６ｂ、１０６ｃの下にも形成される。
シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ１３の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２および１０７ｐ１３が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ１３の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２および１０７ｎ１３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｎ１１、１０９ｎ１２および１０９ｎ１３はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２および１０７ｐ１３、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２および１０７ｎ１３に接続されるシリサイド層である。
１１０ｐ１１、１１０ｐ１２、１１０ｐ１３、１１０ｎ１１、１１０ｎ１２および１１０ｎ１３は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｎ１１、１０９ｎ１２および１０９ｎ１３と第１メタル配線層の配線１１３ｃ、１１３ｂ、１１３ａ、１１３ｄ、１１３ｄおよび１１３ｅをそれぞれ接続するコンタクトである。１１１ｋはゲート配線１０６ａと第１メタル配線層の配線１１３ｋを接続するコンタクト、１１１ｍはゲート配線１０６ｂと第１メタル配線層の配線１１３ｍを接続するコンタクト、１１１ｎはゲート配線１０６ｃと第１メタル配線層の配線１１３ｎを接続するコンタクトである。１１４ｐ１１は第１メタル配線層の配線１１３ｃと第２メタル配線層の配線１１５ｄを接続するコンタクト、１１４ｐ１２は第１メタル配線層の配線１１３ｂと第２メタル配線層の配線１１５ｂを接続するコンタクト、１１４ｐ１３は第１メタル配線層の配線１１３ａと第２メタル配線層の配線１１５ａを接続するコンタクト、１１４ｎ１３は第１メタル配線層の配線１１３ｅと第２メタル配線層の配線１１５ｊを接続するコンタクト、１１４ｋは第１メタル配線層の配線１１３ｋと第メタル配線層の配線１１５ｅを接続するコンタクト、１１４ｍは第１メタル配線層の配線１１３ｍと第２メタル配線層の配線１１５ｇを接続するコンタクト、１１４ｎは第１メタル配線層の配線１１３ｎと第２メタル配線層の配線１１５ｎを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱１０４ｎ１３、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱１０４ｐ１２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱１０４ｐ１３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極１０６にはゲート配線１０６ｃが接続される。
下部拡散層１０２ｐａおよび１０２ｎａはシリサイド層１０３により接続されてＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１１の共通ドレインとなり、出力ＤＥＣ１に接続される。ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線層の配線１１３ｃに接続され、第１メタル配線層の配線１１３ｃはコンタクト１１４ｐ１１を介して第２メタル配線層の配線１１５ｄに接続され、第２メタル配線層の配線１１５ｄには電源Ｖｃｃが供給される。
ＰＭＯＳトランジスタＴｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線層の配線１１３ｂに接続され、第１メタル配線層の配線１１３ｂはコンタクト１１４ｐ１２を介して第２メタル配線層の配線１１５ｂに接続され、第２メタル配線層の配線１１５ｂには電源Ｖｃｃが供給される。
ＰＭＯＳトランジスタＴｐ１３のソースである上部拡散層１０７ｐ１３はシリサイド１０９ｐ１３、コンタクト１１０ｐ１３を介して第１メタル配線層の配線１１３ａに接続され、第１メタル配線層の配線１１３ａはコンタクト１１４ｐ１３を介して第２メタル配線層の配線１１５ａに接続され、第２メタル配線層の配線１１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線層の配線１１３ｄに接続され、ＮＭＯＳトランジスタＴｎ１２のドレインである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線層の配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１１のソースとＮＭＯＳトランジスタＴｎ１２のドレインは、第１メタル配線層の配線１１３ｄを介して接続される。また、シリサイド層１０３に覆われた下部拡散層１０２ｎｂはＮＭＯＳトランジスタＴｎ１２のソース領域およびＮＭＯＳトランジスタＴｎ１３のドレイン領域となり、ＮＭＯＳトランジスタＴｎ１２のソースとＮＭＯＳトランジスタＴｎ１３のドレインが接続される。ＮＭＯＳトランジスタＴｎ１３のソース領域１０７ｎ１３は、コンタクト１１０ｎ１３、第１メタル配線層の配線１１３ｅおよびコンタクト１１４ｎ１３を介して第２メタル配線層の配線１１５ｊに接続され、第２メタル配線層の配線１１５ｊには基準電源Ｖｓｓが供給される。
第２メタル配線層の配線１１５ｅには、アドレス信号Ａ１が供給され、コンタクト１１４ｋ、第１メタル配線層の配線１１３ｋおよびコンタクト１１１ｋを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極に供給される。
第２メタル配線層の配線１１５ｇには、アドレス信号Ａ２が供給され、コンタクト１１４ｍ、第１メタル配線層の配線１１３ｍおよびコンタクト１１１ｍを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
第２メタル配線層の配線１１５ｈには、アドレス信号Ａ３が供給され、コンタクト１１４ｎ、第１メタル配線層の配線１１３ｎおよびコンタクト１１１ｎを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極に供給される。
なお、図２ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例の３入力ＮＡＮＤ型デコーダ１０１は、上下方向に、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
本実施例によれば、３入力ＮＡＮＤ型デコーダを構成する６個のＳＧＴを第１の方向に１列に配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、面積が縮小された３入力ＮＡＮＤ型デコーダを構成する半導体装置が提供できる。
（実施例２）
（本発明の実施例に適用する等価回路）
図４に、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを構成するデコーダを、実施例の配置に対応させて配置した回路図を示す。
図４において、３入力ＮＡＮＤ型デコーダ１０１は、図１と同一である。図１に対して、ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４により構成されるインバータ１０２を追加して、デコーダ１００を構成する。ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のゲートは、３入力ＮＡＮＤ型デコーダ１０１の出力ＤＥＣ１に共通接続され、ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のドレインは共通接続されて、デコーダ出力ＳＥＬ１となり、また、ＰＭＯＳトランジスタＴｐ１４のソースおよびＮＭＯＳトランジスタＴｎ１４のソースはそれぞれ、電源Ｖｃｃ、基準電源Ｖｓｓに接続される。
前述したように、負論理出力のＮＡＮＤ型デコーダ１０１にインバータ１０２を追加することにより、デコーダ１００の出力ＳＥＬ１は、正論理出力（選択されたデコーダの出力が論理“１”）となる。ここで、インバータ１０２は、論理反転機能およびバッファ機能（ＮＡＮＤ型デコーダ１０１の駆動能力を増幅する）を兼ねている。
図４の等価回路を本発明に適用した実施例として、図５、図６に、実施例２を示す。図５は、本実施例の３入力ＮＡＮＤ型デコーダ１０１およびインバータ１０２のレイアウト（配置）の平面図である。図６は、図５におけるカットラインＢ－Ｂ’に沿った断面図であり、図３ｂに対応している。
なお、図５および図６において、図２ａおよび図３ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
図５において、インバータ１０２を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、３入力ＮＡＮＤ型デコーダ１０１を構成する６個のＳＧＴである、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右側より横方向（第１の方向）に１列に配置されている。
図５の３入力ＮＡＮＤ型デコーダ１０１は、図２ａと同一であり、図２ａに記載されないインバータ１０２について詳細に説明する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐｂおよび１０２ｎｃが形成され、この平面状シリコン層１０２ｐｂおよび１０２ｎｃは、不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層が構成される。１０３は、平面状シリコン層（１０２ｐｂ、１０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐｂと１０２ｎｃを接続する。１０４ｎ１４はｎ型シリコン柱、１０４ｐ１４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１４および１０４ｐ１４を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ｄはゲート配線である。
シリコン柱１０４ｎ１４の最上部にはｐ＋拡散層１０７ｐ１４が不純物注入等により形成され、シリコン柱１０４ｐ１４の最上部には、ｎ＋拡散層１０７ｎ１４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１４、１０９ｎ１４はそれぞれｐ＋拡散層１０７ｐ１４、ｎ＋拡散層１０７ｎ１４に接続されるシリサイド層である。
１１０ｐ１４および１１０ｎ１４は、シリサイド層１０９ｐ１４、１０９ｎ１４と第１メタル配線層の配線１１３ｇ、１１３ｆをそれぞれ接続するコンタクトである。１１１ａはゲート配線１０６ｄと第１メタル配線層の配線１１３ｈを接続するコンタクト、１１２ａは３入力ＮＡＮＤ型デコーダの出力ＤＥＣ１であるシリサイド層１０３と第メタル配線層の配線１１３ｈを接続するコンタクトである。１１４ｐ１４は第１メタル配線層の配線１１３ｇと第２メタル配線層の配線１１５ｌを接続するコンタクト、１１４ｎ１４は第１メタル配線層の配線１１３ｆと第２メタル配線層の配線１１５ｋを接続するコンタクトである。
シリコン柱１０４ｎ１４、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ１４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１４を構成し、
シリコン柱１０４ｐ１４、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ１４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１４を構成する。
また、ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４のゲート電極１０６は共通接続されてゲート配線１０６ｄが接続される。
下部拡散層１０２ｐｂおよび１０２ｎｃはシリサイド層１０３により接続されてＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４の共通ドレインとなり、出力ＳＥＬ１に接続される。
ＰＭＯＳトランジスタＴｐ１４のソース領域である上部拡散層１０７ｐ１４はシリサイド層１０９ｐ１４、コンタクト１１０ｐ１４を介して第１メタル配線層の配線１１３ｇに接続され、第１メタル配線層の配線１１３ｇはコンタクト１１４ｐ１４を介して第２メタル配線層の配線１１５ｌに接続され、第２メタル配線層の配線１１５ｌには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＴｎ１４のソース領域である上部拡散層１０７ｎ１４はシリサイド層１０９ｎ１４、コンタクト１１０ｎ１４を介して第１メタル配線層の配線１１３ｆに接続され、第１メタル配線層の配線１１３ｆはコンタクト１１４ｎ１４を介して第２メタル配線層の配線１１５ｋに接続され、第２メタル配線層の配線１１５ｋには基準電源Ｖｓｓが供給される。
第２メタル配線層の配線１１５ｅには、アドレス信号Ａ１が供給され、コンタクト１１４ｋ、第１メタル配線層の配線１１３ｋおよびコンタクト１１１ｋを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極に供給される。
第２メタル配線層の配線１１５ｇには、アドレス信号Ａ２が供給され、コンタクト１１４ｍ、第１メタル配線層の配線１１３ｍおよびコンタクト１１１ｍを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
第２メタル配線層の配線１１５ｈには、アドレス信号Ａ３が供給され、コンタクト１１４ｎ、第１メタル配線層の配線１１３ｎおよびコンタクト１１１ｎを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極に供給される。
なお、図５ａにおいて、図２ａと同様に、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例のデコーダ１００（３入力ＮＡＮＤ型デコーダ１０１およびインバータ１０２）は、上下方向に、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
本実施例によれば、３入力ＮＡＮＤ型デコーダを構成する６個のＳＧＴとインバータを構成する２個のＳＧＴを、第１の方向に１列に配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、面積が縮小されたデコーダ（３入力ＮＡＮＤ型デコーダおよびインバータ）を構成する半導体装置が提供できる。
（実施例３）
（本発明の実施例に適用する等価回路）
図７に、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを複数個配置して、デコーダを構成する等価回路図を示す。
アドレス信号線は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の６本設けられ、Ａ１およびＡ２は、ＰＭＯＳトランジスタＴｐｋ１（ｋは自然数）とＮＭＯＳトランジスタＴｎｋ１のゲートに選択的に接続され、Ａ３およびＡ４は、ＰＭＯＳトランジスタＴｐｋ２とＮＭＯＳトランジスタＴｎｋ２のゲートに選択的に接続され、Ａ５およびＡ６は、ＰＭＯＳトランジスタＴｐｋ３とＮＭＯＳトランジスタＴｎｋ３のゲートに選択的に接続される。アドレス信号Ａ１～Ａ６の６本によりデコーダ１００－１～１００－８の８個が構成される。
デコーダ１００－１には、アドレス信号線Ａ１、Ａ３およびＡ５が接続され、
デコーダ１００－２には、アドレス信号線Ａ２、Ａ３およびＡ５が接続され、
デコーダ１００－３には、アドレス信号線Ａ１、Ａ４およびＡ５が接続され、
デコーダ１００－４には、アドレス信号線Ａ２、Ａ４およびＡ５が接続され、
デコーダ１００－５には、アドレス信号線Ａ１、Ａ３およびＡ６が接続され、
デコーダ１００－６には、アドレス信号線Ａ２、Ａ３およびＡ６が接続され、
デコーダ１００－７には、アドレス信号線Ａ１、Ａ４およびＡ６が接続され、
デコーダ１００－８には、アドレス信号線Ａ２、Ａ４およびＡ６が接続される。
アドレス信号線が接続される箇所は、破線の丸印で示してある。
後述のとおり、アドレス信号線Ａ３はデコーダ１００－１と１００－２に共通に接続され、また、デコーダ１００－５とデコーダ１００－６と共通に接続される。アドレス信号線Ａ４はデコーダ１００－３と１００－４に共通に接続され、また、デコーダ１００－７と１００－８に共通に接続される。アドレス信号線Ａ５はデコーダ１００－１～１００－４に共通に接続され、アドレス信号線Ａ６はデコーダ１００－５～１００－８に共通に接続される。
図８に、図７の８個のデコーダのアドレスマップを示す。デコーダ出力のＤＥＣ１／ＳＥＬ１～ＤＥＣ８／ＳＥＬ８に接続されるアドレス信号が丸印で示してある。後述の通り、コンタクトを設けて接続する。
図９ａ～図９ｄ、図１０ａ～図１０ｍに、実施例３を示す。本実施例は、図７の等価回路を実現したものであり、図５におけるデコーダ１００を８個、１００－１～１００－８を最小ピッチＬｙにて図の上下（第２の方向）に隣接して配置したものである。配置にあたっては、１００－１、１００－３、１００－５、１００－７は、図５を上下反転配置させ、１００－２、１００－４、１００－６、１００－８は、正配置したものである。このことにより、隣接したデコーダのゲート配線１０６ｃあるいはゲート配線１０６ｄを共有することができ、縦方向のピッチを最小にできる。図９ａ、図９ｂは、本発明の３入力ＮＡＮＤ型デコーダとインバータのレイアウト（配置）の平面図、図９ｃ、図９ｄは、図９ａ、図９ｂの平面図において、下部拡散層、各トランジスタおよびゲート配線のみを示して、アドレス信号とゲート配線の接続をわかりやすく示した図である。
図１０ａは図９ａにおけるカットラインＡ－Ａ’に沿った断面図、図１０ｂは図９ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１０ｃは図９ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１０ｄは図９ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１０ｅは図９ｂにおけるカットラインＥ－Ｅ’に沿った断面図、図１０ｆは図９ａにおけるカットラインＦ－Ｆ’に沿った断面図、図１０ｇは図９ａにおけるカットラインＧ－Ｇ’に沿った断面図、図１０ｈは図９ａにおけるカットラインＨ－Ｈ’に沿った断面図、図１０ｉは図９ａにおけるカットラインＩ－Ｉ’に沿った断面図、図１０ｊは図９ａにおけるカットラインＪ－Ｊ’に沿った断面図、図１０ｋは図９ａにおけるカットラインＫ－Ｋ’に沿った断面図、図１０ｌは図９ａにおけるカットラインＬ－Ｌ’に沿った断面図、図１０ｍは図９ａにおけるカットラインＭ－Ｍ’に沿った断面図を示す。
なお、図９ａは、図７におけるデコーダブロック１１０ａに対応し、図９ｂは、図７におけるデコーダブロック１１０ｂに対応する。図９ａと図９ｂは連続した図面であるが、図面を拡大表示するために、便宜上図９ａと図９ｂに分けて示す。
図９ａにおいて、図７のデコーダ１００－１を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に、図の最上位列に配置されている。
デコーダ１００－２を構成するＮＭＯＳトランジスタＴｎ２４、ＰＭＯＳトランジスタＴｐ２４、Ｔｐ２３、Ｔｐ２２、Ｔｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２およびＴｎ２３が、図の右より横方向（第１の方向）に１列に、図の上から２列目に配置されている。同様にして、デコーダ１００－３、デコーダ１００－４が、順次図９ａの上から配置される。
ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２およびＴｎ２２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００－１とデコーダ１００－２の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
同様に、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２およびＴｎ４２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００－３とデコーダ１００－４の下部拡散層の隙間（デッドスペース）に配置される。
また、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３およびＴｎ３４のゲート電極１０６は、ゲート配線１０６ｄ、１０６ｄ１、１０６ｄ２、１０６ｄ３、１０６ｄ４により共通に接続される。ゲート配線１０６ｄは、デコーダ１００－２とデコーダ１００－３の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
図９ｂにおいても同様に、図７のデコーダ１００－５を構成するＮＭＯＳトランジスタＴｎ５４、ＰＭＯＳトランジスタＴｐ５４、Ｔｐ５３、Ｔｐ５２、Ｔｐ５１、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２およびＴｎ５３が、図の右より横方向（第１の方向）に１列に、図の最上位列に配置されている。
デコーダ１００－６を構成するＮＭＯＳトランジスタＴｎ６４、ＰＭＯＳトランジスタＴｐ６４、Ｔｐ６３、Ｔｐ６２、Ｔｐ６１、ＮＭＯＳトランジスタＴｎ６１、Ｔｎ６２およびＴｎ６３が、図の右より横方向（第１の方向）に１列に、図の上から２列目に配置されている。同様にして、デコーダ１００－７、デコーダ１００－８が、順次図９ｂの上から配置される。
ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２およびＴｎ６２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００－５とデコーダ１００－６の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
同様に、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２およびＴｎ８２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００－７とデコーダ１００－８の下部拡散層の隙間（デッドスペース）に配置される。
また、ＰＭＯＳトランジスタＴｐ５３、Ｔｐ６３、Ｔｐ７３、Ｔｐ８３、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ６３、Ｔｎ７３およびＴｎ８３のゲート電極１０６は、ゲート配線１０６ｄ、１０６ｄ１、１０６ｄ２、１０６ｄ３、１０６ｄ４により共通に接続される。ゲート配線１０６ｄは、デコーダ１００－６とデコーダ１００－７の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
図９ａおよび図９ｂにおいて、右側より、第２メタル配線層の配線１１５ｋ、１１５ｌ、１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉおよび１１５ｊが、縦方向（第２の方向）に延在配置され、それぞれ基準電源線Ｖｓｓ、電源線Ｖｃｃ、電源線Ｖｃｃ、電源線Ｖｃｃ、アドレス信号線Ａ１、電源線Ｖｃｃ、アドレス信号線Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、基準電源線Ｖｓｓを構成する。上記第２メタル配線層の配線１１５ａ～１１５ｌは、第２メタル配線層の最小ピッチ（最小配線幅および最小配線間隔）にて配置されるので、横方向の寸法は最小にて配置できる。
なお、図９ａ～図９ｄ、図１０ａ～図１０ｍにおいて、図２ａ、図２ｂ、図３ａ～図３ｈと同じ構造の箇所については、１００番台の同等の記号で示してある。
デコーダ１００－１を構成する８個のＳＧＴであるＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４，Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３、およびデコーダ１１０－８を構成する８個のＳＧＴであるＮＭＯＳトランジスタＴｎ８４、ＰＭＯＳトランジスタＴｐ８４、Ｔｐ８３、Ｔｐ８２、Ｔｐ８１、ＮＭＯＳトランジスタＴｎ８１、Ｔｎ８２、Ｔｎ８３までの各トランジスタの配置は、図５における８個のＳＧＴであるＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３の配置と同じである。図９ａ、図９ｂと図５と異なるところは、アドレス信号がＡ１～Ａ３からＡ１～Ａ６に増加したことにより、アドレス信号を供給する第２メタル配線層の配線の配置位置と接続箇所を変更したことである。
図９ａおよび図９ｂにおいて、
基準電源Ｖｓｓを供給する第２メタル配線層の配線１１５ｋは第２の方向に延在配置され、ＮＭＯＳトランジスタＴｎ１４、Ｔｎ２４～Ｔｎ８４のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｌは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ２４～Ｔｐ８４のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ａは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３～Ｔｐ８３のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｂは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２～Ｔｐ８２のソースに接続される。
アドレス信号Ａ１を供給する第２メタル配線層の配線１１５ｃは第２の方向に延在配置され、コンタクト１１４ｋ１、第１メタル配線層の配線１１３ｋ１、コンタクト１１１ｋ１を介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ３１、Ｔｐ５１、Ｔｐ７１のゲート電極１０６に接続されるとともに、ゲート配線１０６ａを介してＮＭＯＳトランジスタＴｎ１１、Ｔｎ３１、Ｔｎ５１、Ｔｎ７１のゲート電極１０６に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｄは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ２１～Ｔｐ８１のソースに接続される。
アドレス信号Ａ２を供給する第２メタル配線層の配線１１５ｅは第２の方向に延在配置され、コンタクト１１４ｋ２、第１メタル配線層の配線１１３ｋ２、コンタクト１１１ｋ２を介してゲート配線１０６ａに接続され、それぞれＰＭＯＳトランジスタＴｐ２１とＮＭＯＳトランジスタＴｎ２１のゲート電極、ＰＭＯＳトランジスタＴｐ４１とＮＭＯＳトランジスタＴｎ４１のゲート電極、ＰＭＯＳトランジスタＴｐ６１とＮＭＯＳトランジスタＴｎ６１のゲート電極、ＰＭＯＳトランジスタＴｐ８１とＮＭＯＳトランジスタＴｎ８１のゲート電極に接続される。
アドレス信号Ａ３を供給する第２メタル配線層の配線１１５ｆは第２の方向に延在配置され、コンタクト１１４ｍ１、第１メタル配線層の配線１１３ｍ１、コンタクト１１１ｍ１を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２のゲート電極１０６に接続されるとともに、同じくコンタクト１１４ｍ１、第１メタル配線層の配線１１３ｍ１、コンタクト１１１ｍ１を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２、Ｔｎ６２のゲート電極１０６に接続される。
アドレス信号Ａ４を供給する第２メタル配線層の配線１１５ｇは第２の方向に延在配置され、コンタクト１１４ｍ２、第１メタル配線層の配線１１３ｍ２、コンタクト１１１ｍ２を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２、Ｔｎ４２のゲート電極１０６に接続されるとともに、同じくコンタクト１１４ｍ２、第１メタル配線層の配線１１３ｍ２、コンタクト１１１ｍ２を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２、Ｔｎ８２のゲート電極１０６に接続される。
アドレス信号Ａ５を供給する第２メタル配線層の配線１１５ｈは第２の方向に延在配置され、コンタクト１１４ｎ１、第１メタル配線層の配線１１３ｎ１、コンタクト１１１ｎ１を介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ２３、Ｔｐ３３、ＮＭＯＳトランジスタＴｎ２３、Ｔｎ３３のゲート電極に接続されるとともに、ゲート配線１０６ｄ１～１０６ｄ４をそれぞれ介して、ＰＭＯＳトランジスタＴｐ１３，Ｔｐ４３、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ４３のゲート電極に接続される。
アドレス信号Ａ６を供給する第２メタル配線層の配線１１５ｉは第２の方向に延在配置され、コンタクト１１４ｎ２、第１メタル配線層の配線１１３ｎ２、コンタクト１１１ｎ２を介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ６３、Ｔｐ７３、ＮＭＯＳトランジスタＴｎ６３、Ｔｎ７３のゲート電極に接続されるとともに、ゲート配線１０６ｄ１～１０６ｄ４をそれぞれ介して、ＰＭＯＳトランジスタＴｐ５３，Ｔｐ８３、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ８３のゲート電極に接続される。
基準電源Ｖｓｓを供給する第２メタル配線層の配線１１５ｊは第２の方向に延在配置され、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３～Ｔｎ８３のソースに接続される。
このような配置と接続により、８個のデコーダが横方向、縦方向ともに最小ピッチ、最小面積で実現できる。
なお、本実施例では、アドレス信号をＡ１～Ａ６に設定して、８個のデコーダを設けたが、アドレス信号を増やして、デコーダの数を増加させることは本発明の範疇に含まれる。
本実施例によれば、３入力ＮＡＮＤ型デコーダとインバータを構成する８個のＳＧＴを第１の方向に１列に配置したデコーダを複数個隣接して配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線（Ａ１～Ａ６）を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、第１の方向、第２の方向ともに最小ピッチで配置ができ、最小面積にて３入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
（実施例４）
（本発明の実施例に適用する等価回路）
図１１に本発明に適用する３入力ＮＡＮＤ型デコーダ２０１の等価回路図を示す。図１１は、後述する実施例に対応したトランジスタの配置と回路の接続方法を示す。本実施例において、上述した実施例１と異なるところは、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３のソースとドレインの向きを上下逆に配置したことである。そのことにより、各トランジスタのドレイン、ソースおよびゲートを接続する配線が異なる。配線手段を明確にするために、図１１に配線の種類を記載する。
図１１において、Ｔｐ１１、Ｔｐ１２およびＴｐ１３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１１、Ｔｎ１２およびＴｎ１３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソースは下部拡散層となり、シリサイド層の配線を介して第１メタル配線層の配線に接続され、さらに、第２メタル配線層の配線に接続され、電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３およびＮＭＯＳトランジスタＴｎ１１のドレインは共通に第１メタル配線層の配線による出力線ＤＥＣ１に接続される。ＮＭＯＳトランジスタＴｎ１１のソースは下部拡散層およびシリサイド層を介してＮＭＯＳトランジスタＴｎ１２のドレインに接続され、ＮＭＯＳトランジスタＴｎ１２のソースは第１メタル配線層の配線を介してＮＭＯＳトランジスタＴｎ１３のドレインに接続され、ＮＭＯＳトランジスタＴｎ１３のソースは、下部シリサイド層を介して第２メタル配線層の配線に接続され、基準電源Ｖｓｓが供給される。
また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１のゲートには第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ１が接続され、ＰＭＯＳトランジスタＴｐ１２、ＮＭＯＳトランジスタＴｎ１２のゲートには、第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ２が接続され、ＰＭＯＳトランジスタＴｐ１３、ＮＭＯＳトランジスタＴｎ１３のゲートには、第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ３が接続される。
図１１の等価回路を本発明に適用した実施例として、図１２ａ、図１２ｂ、図１３ａ～図１３ｊに、実施例４を示す。図１２ａは、本発明の３入力ＮＡＮＤ型デコーダのレイアウト（配置）の平面図である。また、図１２ｂは、図１２ａの平面図において、下部拡散層、各トランジスタおよびゲート配線を示して、アドレス信号とゲート配線の接続をわかりやすく示した図である。
図１３ａは、図１２ａにおけるカットラインＡ－Ａ’に沿った断面図、図１３ｂは、図１２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１３ｃは、図１２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図３ｄは、図１２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１３ｅは、図１２ａにおけるカットラインＥ－Ｅ’に沿った断面図、図１３ｆは、図１２ａにおけるカットラインＦ－Ｆ’に沿った断面図、図１３ｇは、図１２ａにおけるカットラインＧ－Ｇ’に沿った断面図、図１３ｈは、図１２ａにおけるカットラインＨ－Ｈ’に沿った断面図、図１３ｉは、図１２ａにおけるカットラインＩ－Ｉ’に沿った断面図、図１３ｊは、図１２ａにおけるカットラインＪ－Ｊ’に沿った断面図を示す。
なお、図１２ａ、図１２ｂ、図１３ａ～図１３ｊにおいて、図２、図３ａ～図３ｈ同じ構造の箇所については、２００番台の同等の記号で示してある。
図１２ａにおいて、図１１のＮＡＮＤ型デコーダ２０１を構成するＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に配置されている。
また、図の縦方向（第１の方向と垂直の第２の方向）に、後述する第２メタル配線層の配線２１５ａ、２１５ｃ、２１５ｅ、２１５ｇおよび２１５ｊが延在配置され、それぞれ電源線Ｖｃｃ、アドレス信号線Ａ３、Ａ２、Ａ１、基準電源線Ｖｓｓを構成する。
本実施例の特徴は、第２メタル配線層の配線２１５ｇに供給されたアドレス信号Ａ１を、コンタクト２１４ｋを介して一旦第１メタル配線層の配線２１３ｋに置き換えて延在配線させ、コンタクト２１１ｋを介してゲート配線２０６ｂに接続することである。この理由は、本実施例を複数個配置する場合に、後述する他の実施例で示すように、複数のアドレス信号線を、面積を増加させることなく、容易に配置させるために必要な事項である。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐａ、２０２ｎａおよび２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃおよび２０６ｄはゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａ、２０６ｂ、２０６ｃおよび２０６ｄの下にも形成される。
シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２および２０７ｐ１３が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２および２０７ｎ１３が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｎ１１、２０９ｎ１２および２０９ｎ１３はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２および２０７ｐ１３、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２および２０７ｎ１３に接続されるシリサイド層である。
２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｎ１１、２１０ｎ１２および２１０ｎ１３は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｎ１１、２０９ｎ１２および２０９ｎ１３と第１メタル配線層の配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｃおよび２１３ｃをそれぞれ接続するコンタクトである。２１１ｋはゲート配線２０６ｂと第１メタル配線層の配線２１３ｋを接続するコンタクト、２１１ｍはゲート配線２０６ｃと第１メタル配線層の配線２１３ｍを接続するコンタクト、２１１ｎはゲート配線２０６ｄと第１メタル配線層の配線２１３ｎを接続するコンタクトである。２１２ａはｐ＋拡散層２０２ｐａと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ａを接続するコンタクト、２１２ｂ（図１３ａでは２個配置）はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｄを接続するコンタクトである。
２１４ａは第１メタル配線層の配線２１３ａと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１メタル配線層の配線２１３ｄと第２メタル配線層の配線２１５ｊを接続するコンタクト、２１４ｋは第１メタル配線層の配線２１３ｋと第２メタル配線層の配線２１５ｇを接続するコンタクト、２１４ｍは第１メタル配線層の配線２１３ｍと第２メタル配線層の配線２１５ｅを接続するコンタクト、２１４ｎは第１メタル配線層の配線２１３ｎと第２メタル配線層の配線２１５ｃを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱２０４ｎ１３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱２０４ｐ１１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱２０４ｐ１２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱２０４ｐ１３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ａが接続されるとともにＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｂが接続される。ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極２０６にはゲート配線２０６ｄが共通接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインであるｐ+拡散層２０７ｐ１１、ＰＭＯＳトランジスタＴｐ１２のドレインであるｐ+拡散層２０７ｐ１２、ＰＭＯＳトランジスタＴｐ１３のドレインであるｐ+拡散層２０７ｐ１３およびＮＭＯＳトランジスタＴｎ１１のドレインであるｎ+拡散層２０７ｎ１１は、第１メタル配線層の配線２１３ｂを介して共通接続され、出力線ＤＥＣ１となる。ＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２およびＰＭＯＳトランジスタＴｐ１３のソースである下部拡散層２０２ｐａはシリサイド層２０３により共通接続されて、このシリサイド層２０３はコンタクト２１２ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１４ａを介して第２メタル配線層の配線２１５ａに接続され、第２メタル配線層の配線２１５ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＴｎ１１のソース領域である下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ１２のドレイン領域と接続され、ＮＭＯＳトランジスタＴｎ１２のソース領域である上部拡散層２０７ｎ１２はシリサイド層２０９ｎ１２、コンタクト２１０ｎ１２を介して第１メタル配線層の配線２１３ｃに接続される。また、ＮＭＯＳトランジスタＴｎ１３のドレイン領域は上部拡散層２０７ｎ１３、シリサイド層２０９ｎ１３、コンタクト２１０ｎ１３を介して第１メタル配線層の配線２１３ｃに接続される。ここで、ＮＭＯＳトランジスタＴｎ１２のソースとＮＭＯＳトランジスタＴｎ１３のドレインは第１メタル配線層の配線２１３ｃを介して接続される。また、ＮＭＯＳトランジスタＴｎ１３のソース領域である下部拡散層２０２ｎｂは、シリサイド層２０３、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂを介して第２メタル配線層の配線２１５ｊに接続され、第２メタル配線層の配線２１５ｊには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂは、図において、上下の２箇所に配置される。
第２メタル配線層の配線２１５ｇにはアドレス信号Ａ１が供給され、２１５ｇはコンタクト２１４ｋを介して延在配置された第１メタル配線層の配線２１３ｋに接続され、さらにコンタクト２１１ｋを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極２０６に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ１１のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｅにはアドレス信号Ａ２が供給され、コンタクト２１４ｍ、第１メタル配線層の配線２１３ｍおよびコンタクト２１１ｍを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｃにはアドレス信号Ａ３が供給され、コンタクト２１４ｎ、第１メタル配線層の配線２１３ｎおよびコンタクト２１１ｎを介してゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極２０６に供給される。
なお、図１３ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例における３入力ＮＡＮＤ型デコーダ２０１は、上下方向に、反転配置することで、ゲート配線２０６ｃあるいは２０６ｄを隣接した３入力ＮＡＮＤ型デコーダ２０１と共有することができるため、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
アドレス信号Ａ１は、第２メタル配線層の配線２１５ｇから第１メタル配線層の配線２１３ｋに置き換えて、ゲート配線２０６ｂに接続しているので、第２メタル配線層の配線２１５ｇの配置位置は、図１２ａにおいて、第２メタル配線層の配線２１５ｅと第２メタル配線層の配線２１５ｊの間の適当な位置に移動させることができる。この場合は、第１メタル配線層の配線２１３ｋは、横方向（第１の方向）に延在させることで可能となる。
また、本実施例では、アドレス信号Ａ１の接続において、第１メタル配線層の配線２１３ｋを延在配置させたが、アドレス信号Ａ２あるいはＡ３に適用しても良い。
本実施例によれば、３入力ＮＡＮＤ型デコーダを構成する６個のＳＧＴを第１の方向に１列に配置し、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソース領域を下部拡散層（２０２ｐａ）およびシリサイド層２０３により共通接続し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、最小の面積で３入力ＮＡＮＤ型デコーダを構成する半導体装置が提供できる。さらに、第２メタル配線層の配線に供給されたアドレス信号を延在させた第１メタル配線層の配線に置き換えてゲート配線に接続することにより、アドレス信号の供給方法の自由度を増すことができる。
（実施例５）
（本発明の実施例に適用する等価回路）
図１４に、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを構成するデコーダを、実施例の配置に対応させて配置した回路図を示す。
図１４において、３入力ＮＡＮＤ型デコーダ２０１は、図１１と同一である。図１１に対して、ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４により構成されるインバータ２０２を追加して、デコーダ２００を構成する。ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のゲートは、３入力ＮＡＮＤ型デコーダ２０１の出力ＤＥＣ１に共通接続され、ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のドレインは共通接続されて、デコーダ出力ＳＥＬ１となり、また、ＰＭＯＳトランジスタＴｐ１４のソースおよびＮＭＯＳトランジスタＴｎ１４のソースはそれぞれ、電源Ｖｃｃ、基準電源Ｖｓｓに接続される。
ここで、ＰＭＯＳトランジスタＴｐ１４のソースは、下部シリサイド層により、ＰＭＯＳトランジスタＴｐ１１，Ｔｐ１２，Ｔｐ１３と共通に配置接続される。
前述したように、負論理出力のＮＡＮＤ型デコーダ１０１にインバータ１０２を追加することにより、デコーダ１００の出力ＳＥＬ１は、正論理出力（選択されたデコーダの出力が論理“１”）となる。ここで、インバータ１０２は、論理反転機能およびバッファ機能（ＮＡＮＤ型デコーダ１０１の駆動能力を増幅する）を兼ねている。
図１４の等価回路を本発明に適用した実施例として、図１５ａ、図１５ｂ、図１６ａ、図１６ｂ、図１６ｃに、実施例５を示す。図１５ａは、本実施例の３入力ＮＡＮＤ型デコーダ２０１およびインバータ２０２のレイアウト（配置）の平面図である。
また、図１５ｂは、図１５ａの平面図において、下部拡散層、各トランジスタおよびゲート配線を示して、アドレス信号とゲート配線の接続をわかり易く示した図である。
図１６ａは、図１５ａにおけるカットラインＡ－Ａ’に沿った断面図、図１６ｂは、図１５ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１６ｃは、図１５ａにおけるカットラインＣ－Ｃ’に沿った断面図である。
図１５ａは、図１２ａに対して、ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４から構成されるインバータ２０２を付加したものであるが、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極を接続する方法に関して異なる。すなわち、図１２ａ（実施例４）では、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極２０６は、ゲート配線２０６ｄを用いて直接接続したが、図１５ａ（実施例５）では、ゲート配線を２０６ｄと２０６ｅに分離して、２０６ｄと２０６ｅを第１メタル配線層の配線２１３ｎを用いて接続しているところである。第１メタル配線層の配線２１３ｎは、図１５ａにおいて、横方向（第１の方向）に延在させている。このような配置にすることで、後述するように、アドレス信号Ａ３を供給する第２メタル配線層の配線２１５ｐの配置の自由度が増すところにある。
なお、図１５ａ、図１５ｂ、図１６ａ、図１６ｂ、図１６ｃにおいて、図１２ａおよび図１３ａ～図１３ｊと同じ構造の箇所については、２００番台の同等の記号で示してある。
図１５ａにおいて、図１４のＮＡＮＤ型デコーダ２０１およびインバータ２０２を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に配置されている。
また、第２メタル配線層の配線２１５ｋ、２１５ｐ、２１５ａ、２１５ｅ、２１５ｇおよび２１５ｊが、縦方向（第１の方向と垂直の第２の方向）に延在配置され、それぞれ基準電源線Ｖｓｓ、アドレス信号線Ａ３、電源線Ｖｃｃ、アドレス信号線Ａ２、Ａ１、基準電源線Ｖｓｓを構成する。
本実施例の特徴は、図１２ａと同様に、第２メタル配線層の配線２１５ｇに供給されたアドレス信号Ａ１を、コンタクト２１４ｋを介して一旦第１メタル配線層の配線２１３ｋに置き換えて延在配線させ、コンタクト２１１ｋを介してゲート配線２０６ｂに接続することに加えて、第２メタル配線層の配線２１５ｐに供給されたアドレス信号Ａ３を、コンタクト２１４ｎを介して一旦第１メタル配線層の配線２１３ｎに置き換えて延在配線させ、コンタクト２１１ａを介してゲート配線２０６ｄに接続するである。この理由は、本実施例を複数個配置する場合に、後述する他の実施例で示すように、複数のアドレス信号線を面積を増加させることなく、容易に配置させるために必要な事項である。さらに、本実施例の特徴は、インパータ２０２を構成するＰＭＯＳトランジスタＴｐ１４のソース領域である下部拡散層（２０２ｐａ）を、３入力ＮＡＮＤ型デコーダ２０１のＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３のソース領域である下部拡散層（２０２ｐａ）と共通にすることにより、電源Ｖｃｃを供給する第２メタル配線層の配線（２１５ａ）を共通にすることにより、第２メタル配線層の配線の本数を削減できることにある。
以下に、構成を詳細に説明する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｎａ、２０２ｎｂおよび２０２ｎｃが形成され、この平面状シリコン層２０２ｐａ、２０２ｎａ、２０２ｎｂおよび２０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ）の表面に形成されるシリサイド層である。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆおよび２０６ｇはゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆおよび２０６ｇの下にも形成される。
シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３および２０７ｐ１４、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３および２０７ｎ１４に接続されるシリサイド層である。
２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｐ１４、２１０ｎ１１、２１０ｎ１２、２１０ｎ１３および２１０ｎ１４は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３および２０９ｎ１４と第１メタル配線層の配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｆ、２１３ｂ、２１３ｃ、２１３ｃおよび２１３ｆをそれぞれ接続するコンタクトである。２１１ｋはゲート配線２０６ｂと第１メタル配線層の配線２１３ｋを接続するコンタクト、２１１ｍはゲート配線２０６ｃと第１メタル配線層の配線２１３ｍを接続するコンタクト、２１１ｎはゲート配線２０６ｅと第１メタル配線層の配線２１３ｎを接続するコンタクトである。また、２１１ａはゲート配線２０６ｄと第１メタル配線層の配線２１３ｎを接続するコンタクト、２１１ｂはゲート配線２０６ｇと第１メタル配線層の配線２１３ｂを接続するコンタクトである。２１２ａはｐ＋拡散層２０２ｐａと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ａを接続するコンタクト、２１２ｂ（図１５ａでは上下に２個配置）はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｄを接続するコンタクト、２１２ｃ（図１５ａでは上下に２個配置）はｎ＋拡散層２０２ｎｃと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｅを接続するコンタクトである。
２１４ａは第１メタル配線層の配線２１３ａと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１メタル配線層の配線２１３ｄと第２メタル配線層の配線２１５ｊを接続するコンタクト、２１４ｃは第１メタル配線層の配線２１３ｅと第２メタル配線層の配線２１５ｋを接続するコンタクトである。また、２１４ｋは第１メタル配線層の配線２１３ｋと第２メタル配線層の配線２１５ｇを接続するコンタクト、２１４ｍは第１メタル配線層の配線２１３ｍと第２メタル配線層の配線２１５ｅを接続するコンタクト、２１４ｎは第１メタル配線層の配線２１３ｎと第２メタル配線層の配線２１５ｐを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱２０４ｎ１３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱２０４ｎ１４、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１４を構成し、
シリコン柱２０４ｐ１１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱２０４ｐ１２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱２０４ｐ１３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１３を構成し、
シリコン柱２０４ｐ１４、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１４を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ａが接続されるとともにＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｂが接続される。ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ１３のゲート電極にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＴｎ１３のゲート電極２０６にはゲート配線２０６ｄが接続される。ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４のゲート電極２０６にはゲート配線２０６ｆが接続されるとともにＰＭＯＳトランジスタＴｐ１４のゲート電極２０６にはゲート配線２０６ｇが接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインであるｐ+拡散層２０７ｐ１１、ＰＭＯＳトランジスタＴｐ１２のドレインであるｐ+拡散層２０７ｐ１２、ＰＭＯＳトランジスタＴｐ１３のドレインであるｐ+拡散層２０７ｐ１３およびＮＭＯＳトランジスタＴｎ１１のドレインであるｎ+拡散層２０７ｎ１１は、第１メタル配線層の配線２１３ｂを介して共通接続され、出力線ＤＥＣ１となる。ＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２、ＰＭＯＳトランジスタＴｐ１３およびＰＭＯＳトランジスタＴｐ１４のソースである下部拡散層２０２ｐａはシリサイド層２０３により共通接続されて、このシリサイド層２０３はコンタクト２１２ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１４ａを介して第２メタル配線層の配線２１５ａに接続され、第２メタル配線層の配線２１５ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＴｎ１１のソース領域である下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ１２のドレイン領域と接続され、ＮＭＯＳトランジスタＴｎ１２のソース領域である上部拡散層２０７ｎ１２はシリサイド層２０９ｎ１２、コンタクト２１０ｎ１２を介して第１メタル配線層の配線２１３ｃに接続される。また、ＮＭＯＳトランジスタＴｎ１３のドレイン領域は上部拡散層２０７ｎ１３、シリサイド層２０９ｎ１３、コンタクト２１０ｎ１３を介して第１メタル配線層の配線２１３ｃに接続される。ここで、ＮＭＯＳトランジスタＴｎ１２のソースとＮＭＯＳトランジスタＴｎ１３のドレインは第１メタル配線層の配線２１３ｃを介して接続される。また、ＮＭＯＳトランジスタＴｎ１３のソース領域である下部拡散層２０２ｎｂは、シリサイド層２０３、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂを介して第２メタル配線層の配線２１５ｊに接続され、第２メタル配線層の配線２１５ｊには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂは、図１５ａにおいて、上下の２箇所に配置される。ＮＭＯＳトランジスタＴｎ１４のソース領域である下部拡散層２０２ｎｃは、シリサイド層２０３、コンタクト２１２ｃ、第１メタル配線層の配線２１３ｅ、コンタクト２１４ｃを介して第２メタル配線層の配線２１５ｋに接続され、第２メタル配線層の配線２１５ｐには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ｃ、第１メタル配線層の配線２１３ｅ、コンタクト２１４ｃは、図１５ａにおいて、上下の２箇所に配置される。ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４のドレインは、それぞれ上部拡散層２０７ｐ１４、シリサイド層２０９ｐ１４、コンタクト２１０ｐ１４、あるいは上部拡散層２０７ｎ１４、シリサイド層２０９ｎ１４、コンタクト２１０ｎ１４を介して第１メタル配線層の配線２１３ｆに共通接続され、デコーダ２００の出力ＳＥＬ１となる。
第２メタル配線層の配線２１５ｇにはアドレス信号Ａ１が供給され、２１５ｇはコンタクト２１４ｋを介して延在配置された第１メタル配線層の配線２１３ｋに接続され、さらにコンタクト２１１ｋを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極２０６に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ１１のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｅにはアドレス信号Ａ２が供給され、コンタクト２１４ｍ、第１メタル配線層の配線２１３ｍおよびコンタクト２１１ｍを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｐにはアドレス信号Ａ３が供給され、コンタクト２１４ｎ、第１メタル配線層の配線２１３ｎおよびコンタクト２１１ｎを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１３のゲート電極２０６に接続されるとともに、第１メタル配線層の配線２１３ｎは左側に延在配置されてコンタクト２１１ａを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＴｎ１３のゲート電極２０６に接続される。
なお、図１５ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例における３入力ＮＡＮＤ型デコーダ２０１およびインバータ２０２より構成されるデコーダ２００は、上下方向に反転配置することで、ゲート配線２０６ｃ、２０６ｄおよび２０６ｅを隣接したデコーダ２００と共有することができるため、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
アドレス信号Ａ１は、第２メタル配線層の配線２１５ｇから第１メタル配線層の配線２１３ｋに置き換えて、ゲート配線２０６ｂに接続しているので、第２メタル配線層の配線２１５ｇの配置位置は、図１５ａにおいて、第２メタル配線層の配線２１５ｅと第２メタル配線層の配線２１５ｊの間の適当な位置に移動させることができる。この場合は、第１メタル配線層の配線２１３ｋは、横方向（第１の方向）に延在させることで可能となる。
さらにアドレス信号Ａ３は、第２メタル配線層の配線２１５ｐから第１メタル配線層の配線２１３ｎに置き換えて、ゲート配線２０６ｅあるいはゲート配線２０６ｄに接続しているので、第２メタル配線層の配線２１５ｐの配置位置は、図１５ａにおいて、第２メタル配線層の配線２１５ｋと第２メタル配線層の配線２１５ａの間の適当な位置に移動させることができる。
また、本実施例では、アドレス信号Ａ２については、第１メタル配線層の配線２１３ｍは、特に延在配置させていないが、Ａ１あるいはＡ３と同様に、延在配置させても良い。
本実施例によれば、３入力ＮＡＮＤ型デコーダ（２０１）を構成する６個のＳＧＴとインバータ（２０２）を構成する２個のＳＧＴトランジスタを第１の方向に１列に配置し、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３およびＴｐ１４のソース領域を下部拡散層（２０２ｐａ）およびシリサイド層２０３により共通接続し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、最小の面積で、３入力ＮＡＮＤ型デコーダおよびインバータからなるデコーダ（２００）を構成する半導体装置が提供できる。さらに、第２メタル配線層の配線に供給されたアドレス信号を延在させた第１メタル配線層の配線に置き換えてゲート配線に接続することにより、アドレス信号の供給方法の自由度を増すことができる。
（実施例６）
（本発明の実施例に適用する等価回路）
図１７ａおよび図１７ｂに、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを複数個配置して、デコーダを構成する等価回路図を示す。実施例の配置および接続方法に対応して記載してある。図１４と同様に、シリサイド層による配線、ゲート配線、第１メタル配線層の配線および第２メタル配線層の配線を区別して表示している。
アドレス信号線は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０、Ａ１１、およびＡ１２の１２本が設けられ、Ａ１～Ａ４は、ＰＭＯＳトランジスタＴｐｋ１（ｋは自然数）とＮＭＯＳトランジスタＴｎｋ１のゲートに選択的に接続され、Ａ５～Ａ８は、ＰＭＯＳトランジスタＴｐｋ２とＮＭＯＳトランジスタＴｎｋ２のゲートに選択的に接続され、Ａ９～Ａ１２は、ＰＭＯＳトランジスタＴｐｋ３とＮＭＯＳトランジスタＴｎｋ３のゲートに選択的に接続される。アドレス信号Ａ１～Ａ１２の１２本によりデコーダ２００－１～２００－６４の６４個が構成される。
ただし、６４個のデコーダを全て図面上に記載するのは困難なため、代表として、図１７ａには、デコーダ２００－１～２００－８の８個を表示し、図１７ｂには、デコーダ２００－５７～２００－６４の８個を記載する。
図１７ａにおいて、
デコーダ２００－１には、アドレス信号線Ａ１、Ａ５およびＡ９が接続され、
デコーダ２００－２には、アドレス信号線Ａ２、Ａ５およびＡ９が接続され、
デコーダ２００－３には、アドレス信号線Ａ３、Ａ５およびＡ９が接続され、
デコーダ２００－４には、アドレス信号線Ａ４、Ａ５およびＡ９が接続され、
デコーダ２００－５には、アドレス信号線Ａ１、Ａ６およびＡ９が接続され、
デコーダ２００－６には、アドレス信号線Ａ２、Ａ６およびＡ９が接続され、
デコーダ２００－７には、アドレス信号線Ａ３、Ａ６およびＡ９が接続され、
デコーダ２００－８には、アドレス信号線Ａ４、Ａ６およびＡ９が接続される。
また、図１７ｂにおいて、
デコーダ２００－５７には、アドレス信号線Ａ１、Ａ７およびＡ１２が接続され、
デコーダ２００－５８には、アドレス信号線Ａ２、Ａ７およびＡ１２が接続され、
デコーダ２００－５９には、アドレス信号線Ａ３、Ａ７およびＡ１２が接続され、
デコーダ２００－６０には、アドレス信号線Ａ４、Ａ７およびＡ１２が接続され、
デコーダ２００－６１には、アドレス信号線Ａ１、Ａ８およびＡ１２が接続され、
デコーダ２００－６２には、アドレス信号線Ａ２、Ａ８およびＡ１２が接続され、
デコーダ２００－６３には、アドレス信号線Ａ３、Ａ８およびＡ１２が接続され、
デコーダ２００－６４には、アドレス信号線Ａ４、Ａ８およびＡ１２が接続される。
アドレス信号線が接続される箇所は、破線の丸印で示してある。
後述のとおり、図１７ａにおいて、アドレス信号線Ａ５は、デコーダ２００－１と２００－２に共通に接続され、さらに、デコーダ２００－３と２００－４に共通に接続され、アドレス信号線Ａ６はデコーダ２００－５と２００－６に共通に接続され、さらに、デコーダ２００－７と２００－８に共通に接続される。また、図１７ｂにおいて、アドレス信号Ａ７は、デコーダ２００－５７と２００－５８に共通に接続され、さらに、デコーダ２００－５９と２００－６０に共通に接続され、アドレス信号線Ａ８はデコーダ２００－６１と２００－６２に共通に接続され、さらに、デコーダ２００－６３と２００－６４に共通に接続される。
図１７ａおよび図１７ｂにおいて、詳細は後述するが、アドレス信号線Ａ１～Ａ４は縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦第１メタル配線層の配線に接続されて、ゲート配線に接続される。また、図１７ｂにおいて、アドレス信号Ａ１２も、同様に、縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦第１メタル配線層の配線に接続されて、ゲート配線に接続される。
図１８ａおよび図１８ｂに、本実施例の６４個のデコーダのアドレスマップを示す。デコーダ出力のＤＥＣ１／ＳＥＬ１～ＤＥＣ６４／ＳＥＬ６４に接続されるアドレス信号が丸印で示してある。後述の通り、コンタクトを設けて接続する。
図１９ａ～図１９ｅ、図２０ａ～図２０ｓに、実施例６を示す。本実施例は、図１７ａおよび図１７ｂの等価回路を実現したものであり、実施例５（図１５ａ）のデコーダをベースに、図１７ａおよび図１７ｂに従って、デコーダ１６個（２００－１～２００－８および２００－５７～２００－６４）を最小ピッチＬｙにて隣接して配置したものである。図１９ａ～図１９ｄは、本発明の３入力ＮＡＮＤ型デコーダ２０１とインバータ２０２のレイアウト（配置）の平面図、図１９ｅは、図１９ｄの各ＳＧＴ、ゲート配線およびアドレス信号Ａ１、Ａ２、Ａ３、Ａ４、Ａ８、Ａ１２が接続される第１メタル配線層の配線のみを示した平面図、図２０ａは図１９ａにおけるカットラインＡ－Ａ’に沿った断面図、図２０ｂは図１９ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２０ｃは図１９ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２０ｄは図１９ａにおけるカットラインＤ－Ｄ’に沿った断面図、図２０ｅは図１９ａにおけるカットラインＥ－Ｅ’に沿った断面図、図２０ｆは図１９ｂにおけるカットラインＦ－Ｆ’に沿った断面図、図２０ｇは図１９ｃにおけるカットラインＧ－Ｇ’に沿った断面図、図２０ｈは図１９ｃにおけるカットラインＨ－Ｈ’に沿った断面図、図２０ｉは図１９ｄにおけるカットラインＩ－Ｉ’に沿った断面図、図２０ｊは図１９ａにおけるカットラインＪ－Ｊ’に沿った断面図、図２０ｋは図１９ａにおけるカットラインＫ－Ｋ’に沿った断面図、図２０ｌは図１９ａにおけるカットラインＬ－Ｌ’に沿った断面図、図２０ｍは図１９ａにおけるカットラインＭ－Ｍ’に沿った断面図、図２０ｎは図１９ａにおけるカットラインＮ－Ｎ’に沿った断面図、図２０ｐは図１９ａにおけるカットラインＰ－Ｐ’に沿った断面図、図２０ｑは図１９ａにおけるカットラインＱ－Ｑ’に沿った断面図、図２０ｒは図１９ａにおけるカットラインＲ－Ｒ’に沿った断面図、図２０ｓは図１９ａにおけるカットラインＳ－Ｓ’に沿った断面図を示す。
なお、図１９ａは、図１７ａにおけるデコーダブロック２１０ａに対応し、図１９ｂは、図１７ａにおけるデコーダブロック２１０ｂに対応し、図１９ｃは、図１７ｂにおけるデコーダブロック２１０ｃに対応し、図１９ｄは、図１７ｂにおけるデコーダブロック２１０ｄに対応する。図１９ａと図１９ｂおよび図１９ｃと図１９ｄは連続した図面であるが、図面を拡大表示するために、便宜上、図１９ａ～図１９ｄに分けて示す。
図１９ａにおいて、図１７ａのデコーダ２００－１を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に図の最上位列に配置されている。
デコーダ２００－２を構成するＮＭＯＳトランジスタＴｎ２４、ＰＭＯＳトランジスタＴｐ２４、Ｔｐ２３、Ｔｐ２２、Ｔｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２およびＴｎ２３が、図の右より横方向に１列に図の上から２列目に配置されている。同様にして、デコーダ２００－３、デコーダ２００－４が、順次図１９ａの上方から配置される。
デコーダ２００－１および２００－３は図１５ａのデコーダをベースに正配置され、デコーダ２００－２および２００－４は、上下に反転配置される。
これにより、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２およびＴｎ２２を接続するゲート配線２０６ｃは共通に設けられ、デコーダ２００－１とデコーダ２００－２の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。同様に、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２およびＴｎ４２を接続するゲート配線２０６ｃは共通に設けられる。
また、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３のゲート電極２０６は、それぞれゲート配線２０６ｅ１、２０６ｅ、２０６ｅ２により接続される。また、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３、Ｔｎ４３のゲート電極２０６は、ゲート配線２０６ｄにより共通に接続され、ゲート配線２０６ｄは、デコーダ２００－２と２００－３の下部拡散層の隙間を延在して横方向に配置される。ゲート配線２０６ｄとゲート配線２０６ｅは、コンタクト２１１ａおよびコンタクト２１１ｎ１を介して第１メタル配線層の配線２１３ｎ１により共通に接続される。すなわち、図１９ａにおいて、アドレス信号Ａ９が供給される第２メタル配線層の配線２１５ｐは、コンタクト２１４ｎ１の１箇所より、第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１あるいはコンタクト２１１ａを介してそれぞれゲート配線２０６ｅおよびゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３、Ｔｎ４３のゲート電極２０６に接続される。このような配置をすることにより、配線領域の面積を縮小するとともに、配線の寄生容量を削減することができ、高速動作が可能となる。
なお、ここで特記しておくことは、デコーダ２００－２、２００－４は反転配置されるが、アドレス信号Ａ１～Ａ４を供給するコンタクト２１１ｋ１～２１１ｋ４、第１メタル配線層の配線２１３ｋ１～２１３ｋ４およびコンタクト２１４ｋ１～２１４ｋ４は、反転配置せずに、正配置とすることである。このことにより、デコーダ２００－１、２００－２、２００３、２００－４のゲート配線２０６ｂには、それぞれ独立してアドレス信号Ａ１～Ａ４が供給できる。
図１９ｂ、図１９ｃ、図１９ｄにおいても同様な方式で、それぞれデコーダ２００－５～２００－８、デコーダ２００－５７～２００－６０およびデコーダ２００－６１～２００－６４が配置される。
図１９ａ～図１９ｄにおいて、第２メタル配線層の配線２１５ｋ、２１５ｌ、２１５ｍ、２１５ｎ、２１５ｐ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉおよび２１５ｊが、縦方向（第２の方向）に延在配置され、それぞれ基準電源Ｖｓｓ、アドレス信号Ａ１２、Ａ１１、Ａ１０、Ａ９、電源Ｖｃｃ、アドレス信号線Ａ８、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１、基準電源Ｖｓｓを供給する。上記第２メタル配線層の配線２１５ａ～２１５ｐは、第２メタル配線層の最小ピッチ（最小配線幅および最小配線間隔）にて配置されるので、横方向の寸法は最小にて配置できる。
なお、図１９ａ～図１９ｅ、図２０ａ～図２０ｓにおいて、図１５ａ、図１５ｂ、図１６ａ～図１６ｃと同じ構造の箇所については、２００番台の同等の記号で示してある。
図１９ａ～図１９ｄ、図２０ａ～図２０ｓにおいて、基準電源Ｖｓｓを供給する第２メタル配線層の配線２１５ｋは第２の方向に延在配置され、コンタクト２１４ｃ、第１メタル配線層の配線２１３ｅおよびコンタクト２１２ｃを介してＮＭＯＳトランジスタＴｎ１４～Ｔｎ８４およびＴｎ５７４～Ｔｎ６４４のソース領域である下部拡散層２０２ｎｃを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ｃ、２１３ｅ、２１２ｃ）は、複数個所設けられる。また、下部拡散層２０２ｎｃおよび２０２ｎｃを覆うシリサイド層２０３は、上下に隣接するデコーダで共有して接続される。
アドレス信号Ａ１２を供給する第２メタル配線層の配線２１５ｌは縦方向（第２の方向）に延在配置され、図１９ｃ、図２０ｈに示すように、コンタクト２１４ｎ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ４、コンタクト２１１ｎ４を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ５７３、Ｔｐ５８３、Ｔｐ５９３、Ｔｐ６０３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ５７３、Ｔｎ５８３、Ｔｎ５９３、Ｔｎ６０３のゲート電極２０６に接続される。
また、図１９ｄにおいて、コンタクト２１４ｎ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ６１３、Ｔｐ６２３、Ｔｐ６３３、Ｔｐ６４３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ６１３、Ｔｎ６２３、Ｔｎ６３３、Ｔｎ６４３のゲート電極２０６に接続される。
なお、図示しないが、アドレスマップ図１８ｂによれば、上記と同様にコンタクト２１４ｎ４、第１メタル配線層の配線２１３ｎ４、コンタクト２１１ｎ４によりデコーダ２００－４９～２００－６４までの１６個に、アドレス信号Ａ１２を供給する。
アドレス信号Ａ１１を供給する第２メタル配線層の配線２１５ｍは縦方向（第２の方向）に延在配置され、図示しないが、アドレスＡ１２と同様に、図示しないコンタクト２１４ｎ３、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ３、コンタクト２１１ｎ３を介してゲート配線２０６ｅおよびゲート配線２０６ｄに接続され、アドレスマップ図１８ｂに従って、デコーダ２００－３３～２００－４８までの１６個に、アドレス信号Ａ１１を供給する。
アドレス信号Ａ１０を供給する第２メタル配線層の配線２１５ｎは縦方向（第２の方向）に延在配置され、図示しないが、アドレスＡ１２と同様に、図示しないコンタクト２１４ｎ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ２、コンタクト２１１ｎ２を介してゲート配線２０６ｅおよびゲート配線２０６ｄに接続され、アドレスマップ図１８ａに従って、デコーダ２００－１７～２００－３２までの１６個に、アドレス信号Ａ１０を供給する。
アドレス信号Ａ９を供給する第２メタル配線層の配線２１５ｐは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｄに示すように、コンタクト２１４ｎ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３、Ｔｎ４３のゲート電極２０６に接続される。
また、図１９ｂにおいて、コンタクト２１４ｎ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ５３、Ｔｐ６３、Ｔｐ７３、Ｔｐ８３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ６３、Ｔｎ７３、Ｔｎ８３のゲート電極２０６に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線２１５ａは第２の方向に延在配置され、コンタクト２１４ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１２ａを介して、全てのデコーダのＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、Ｔｐ１４～Ｔｐ６４１、Ｔｐ６４２、Ｔｐ６４３、Ｔｐ６４４のソース領域である下部拡散層２０２ｐａを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ａ、２１３ａ、２１２ａ）は、複数個所設けられる。また、第１メタル配線２１３ａは横方向（第１の方向）に延在配置され、複数のコンタクト２１２ａを配置することにより、シリサイド層２０３の抵抗を削減し、各ＰＭＯＳトランジスタのソースに電源Ｖｃｃを効率よく供給できる。
アドレス信号Ａ８を供給する第２メタル配線層の配線２１５ｂは縦方向（第２の方向）に延在配置され、図１９ｄ、図２０ｉに示すように、コンタクト２１４ｍ４、第１メタル配線層の配線２１３ｍ４、コンタクト２１１ｍ４を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ６１２、Ｔｐ６２２、ＮＭＯＳトランジスタＴｎ６１２、Ｔｎ６２２のゲート電極に接続される。同様に、コンタクト２１４ｍ４、第１メタル配線層の配線２１３ｍ４、コンタクト２１１ｍ４を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ６３２、Ｔｐ６４２、ＮＭＯＳトランジスタＴｎ６３２、Ｔｎ６４２のゲート電極に接続される。
アドレス信号Ａ７を供給する第２メタル配線層の配線２１５ｃは縦方向（第２の方向）に延在配置され、図１９ｃ、図２０ｇに示すように、コンタクト２１４ｍ３、第１メタル配線層の配線２１３ｍ３、コンタクト２１１ｍ３を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５７２、Ｔｐ５８２、ＮＭＯＳトランジスタＴｎ５７２、Ｔｎ５８２のゲート電極に接続される。同様に、コンタクト２１４ｍ３、第１メタル配線層の配線２１３ｍ３、コンタクト２１１ｍ３を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５９２、Ｔｐ６０２、ＮＭＯＳトランジスタＴｎ５９２、Ｔｎ６０２のゲート電極に接続される。
アドレス信号Ａ６を供給する第２メタル配線層の配線２１５ｄは縦方向（第２の方向）に延在配置され、図１９ｂ、図２０ｆに示すように、コンタクト２１４ｍ２、第１メタル配線層の配線２１３ｍ２、コンタクト２１１ｍ２を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２、Ｔｎ６２のゲート電極に接続される。同様に、コンタクト２１４ｍ２、第１メタル配線層の配線２１３ｍ２、コンタクト２１１ｍ２を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２、Ｔｎ８２のゲート電極に接続される。
アドレス信号Ａ５を供給する第２メタル配線層の配線２１５ｅは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｃに示すように、コンタクト２１４ｍ１、第１メタル配線層の配線２１３ｍ１、コンタクト２１１ｍ１を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２のゲート電極に接続される。同様に、図２０ｅに示すように、コンタクト２１４ｍ１、第１メタル配線層の配線２１３ｍ１、コンタクト２１１ｍ１を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２、Ｔｎ４２のゲート電極に接続される。
アドレス信号Ａ４を供給する第２メタル配線層の配線２１５ｆは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｅに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ４１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ４１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ８１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ８１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６０１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６０１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６４１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６４１のゲート電極に接続される。
アドレス信号Ａ３を供給する第２メタル配線層の配線２１５ｇは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｄに示すように、コンタクト２１４ｋ３、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ３１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ３１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ３、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ７１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ７１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ３、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５９１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５９１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ３、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６３１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６３１のゲート電極に接続される。
アドレス信号Ａ２を供給する第２メタル配線層の配線２１５ｈは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｃに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ２１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５８１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５８１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６２１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６２１のゲート電極に接続される。
アドレス信号Ａ１を供給する第２メタル配線層の配線２１５ｉは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ａに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ１１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５７１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５７１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６１１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６１１のゲート電極に接続される。
基準電源Ｖｓｓを供給する第２メタル配線層の配線２１５ｊは、図１９ａ～図１９ｄにおいて、第２の方向に延在配置され、コンタクト２１４ｂ、第１メタル配線層の配線２１３ｄおよびコンタクト２１２ｂを介してＮＭＯＳトランジスタＴｎ１３～Ｔｎ８３およびＴｎ５７３～Ｔｎ６４３のソース領域である下部拡散層２０２ｎｂを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ｂ、２１３ｄ、２１２ｂ）は、複数個所設けられる。また、下部拡散層２０２ｎｂおよび２０２ｎｂを覆うシリサイド層２０３は、上下に隣接するデコーダで共有して接続される。
このような配置と接続により、６４個のデコーダが横方向、縦方向ともに最小ピッチ、最小面積で実現できる。
本実施例では、アドレス信号をＡ１～Ａ１２に設定して、６４個のデコーダを設けたが、アドレス信号を増やして、デコーダの数を増加させることは容易である。増加させるアドレス信号は、アドレス信号Ａ１～Ａ１２と同様に、第２メタル配線層の配線を縦方向（第２の方向）に延在配置させ、横方向（第１の方向）に延在配置された第１メタル配線層の配線によりゲート配線２０６ｂ、２０６ｃあるいは２０６ｄないしは２０６ｅと接続させるようにすれば、追加した第２メタル配線層の配線も、加工によって決まる最小ピッチにより配置できるので、最小面積にて、大規模のデコーダが提供できる。
なお、実施例３（図９ａ）においては、アドレス信号がＡ１～Ａ６に設定したため６本と少なく、特に、縦方向に延在する第２メタル配線層の配線からゲート配線へ接続する際に、横方向に延在する第１メタル配線層の配線は必要としないが、実施例６（図１９ａ）のように、アドレス信号を１２本、あるいはそれ以上に設定する場合には、実施例６と同様に、縦方向に延在する第２メタル配線層の配線から、少なくとも横方向に延在する第１メタル配線層の配線に置き換えてゲート配線へ接続すれば、容易にアドレス信号を増加することができる。
本実施例によれば、３入力ＮＡＮＤ型デコーダ（２０１）とインバータ（２０２）を構成する８個のＳＧＴを第１の方向に１列に配置したデコーダ（２００）を複数個隣接して配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線（Ａ１～Ａ１２）を、第１の方向と垂直の第２の方向に延在配置し、且つ上記アドレス信号線（Ａ１～Ａ１２）のいずれかにおいて、少なくとも第１の方向に延在配置された第１メタル配線層の配線を介して３入力ＮＡＮＤ型デコーダのゲート配線に接続することにより、入力アドレス信号の本数に制限されずに、無駄な配線やコンタクト領域を設けずに、第１の方向、第２の方向ともに最小ピッチで配置ができ、最小面積にて３入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
本実施例では、ＳＧＴ８個の配置を、右側から、ＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３としたが、本発明の本質は、３入力ＮＡＮＤ型デコーダとインバータを構成する８個のＳＧＴを１列に配置して、下部拡散層の配線（シリサイド層）、上部メタル層の配線、ゲート配線への接続を、第２メタル配線および第１メタル配線を有効に用いて、面積が最小になるデコーダを提供することであり、この発明の配置方法に従った場合において、ＳＧＴの配置、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
本実施例では、ＳＧＴ６個で構成するＮＡＮＤ型デコーダとバッファを兼ねるＳＧＴ２個で構成されるインバータを組み合わせてＳＧＴ８個構成による正論理のデコーダを提供したが、本発明の本質は、ＳＧＴ６個で構成される３入力のＮＡＮＤデコーダを、配線の面積を最小にして効率よく配置することであり、ＳＧＴ６個で構成されるＮＡＮＤ型デコーダのレイアウト配置を含む。この場合は負論理出力（選択されたデコーダの出力が論理“０”となる）のデコーダとなる。
なお、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はＮ型シリコン、ＮＭＯＳシリコン柱はＰ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
Ｔｐ１１、Ｔｐ１２、Ｔｐ１３、Ｔｐ１４～Ｔｐ６４１、Ｔｐ６４２，Ｔｐ６４３、Ｔｐ６４４：ＰＭＯＳトランジスタ
Ｔｎ１１、Ｔｎ１２、Ｔｎ１３、Ｔｐ１４～Ｔｎ６４１、Ｔｎ６４２，Ｔｎ６４３、Ｔｎ６４４：ＮＭＯＳトランジスタ
１０１、２０１：埋め込み酸化膜層
１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、２０２ｐａ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ：平面状シリコン層
１０３、２０３：シリサイド層
１０４ｐ、２０４ｐ：ｐ型シリコン柱
１０４ｎ、２０４ｎ：ｎ型シリコン柱
１０５、２０５：ゲート絶縁膜
１０６、２０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ：ゲート配線
１０７ｐ、２０７ｐ：ｐ＋拡散層
１０７ｎ、２０７ｎ：ｎ＋拡散層
１０８、２０８：シリコン窒化膜
１０９ｐ、１０９ｎ、２０９ｐ、２０９ｎ：シリサイド層
１１０ｐ、１１０ｎ、２１０ｐ、２１０ｎ：コンタクト
１１１、２１１：コンタクト
１１２、２１２：コンタクト
１１３、２１３：第１メタル配線層の配線
１１４、２１４：コンタクト
１１５、２１５：第２メタル配線層の配線

Claims (28)

  1. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型のデコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  2. 　前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  5. 　前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項４あるいは請求項５に記載の半導体装置。
  7. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド領域を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド領域を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド領域を介して基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  8. 　前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項７に記載の半導体装置。
  9. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項７あるいは請求項８に記載の半導体装置。
  10. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド層を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド層を介して基準電源線に接続され、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか１つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  11. 　前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続されることを特徴とする請求項１０あるいは１１に記載の半導体装置。
  13. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１０～請求項１２のいずれか１項に記載の半導体装置。
  14. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第４のＰチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  15. 　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１４あるいは請求項１５に記載の半導体装置。
  17. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記デコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第４のＰチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  18. 　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１７に記載の半導体装置。
  19. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１７あるいは請求項１８に記載の半導体装置。
  20. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第３のＰチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  21. 　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２０に記載の半導体装置。
  22. 　前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
    　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２０あるいは請求項２１に記載の半導体装置。
  23. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項２０～請求項２２のいずれか１項に記載の半導体装置。
  24. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第４のＰチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  25. 　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２０に記載の半導体装置。
  26. 　前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
    　前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２４あるいは請求項２５に記載の半導体装置。
  27. 　前記ａ×ｂ×ｃ個のＮＡＮＤデコーダおよびインバータを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第４のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続されることを特徴とする請求項２６に記載の半導体装置。
  28. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項２０～請求項２２のいずれか１項に記載の半導体装置。
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