CN101933136B - 半导体存储器件 - Google Patents

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CN101933136B CN200980103454.9A CN200980103454A CN101933136B CN 101933136 B CN101933136 B CN 101933136B CN 200980103454 A CN200980103454 A CN 200980103454A CN 101933136 B CN101933136 B CN 101933136B
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    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
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Abstract

在以纵型晶体管SGT所构成的CMOS型6T-SRAM中，实现小的SRAM单元面积与稳定的动作裕度。在使用6个MOS晶体管所构成的静态型存储器单元中，构成所述存储器单元的MOS晶体管是形成于埋入氧化膜上形成的平面状硅层上，具有漏极、栅极、以及源极配置于垂直方向，且栅极包围柱状半导体层的构造，所述平面状硅层是由具有第一导电型的第一主动区域与具有第二导电型的第二主动区域所构成，通过此等主动区域通过形成于平面状硅层表面的硅化物层相互连接，实现更小面积的SRAM单元。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其是涉及一种由SRAM(StaticRandom Access Memory：静态随机存取存储器)所构成的半导体存储器件。
背景技术
为了实现半导体器件的高集成化及高性能化，已提出有一种具有在半导体衬底的表面形成柱状半导体，且在柱状半导体侧壁以包围柱状半导体层的方式而形成的栅极(gate)的纵型栅极晶体管的SGT(Surrounding GateTransistor：环绕栅极式晶体管)(例如专利文献1：日本国特开平2-188966)。在SGT中，因漏极(drain)、栅极(gate)、以及源极(source)配置于垂直方向，故与现有的平面型晶体管(planar type transistor)相比，可大幅缩小占有面积。
当使用SGT构成LSI(大规模集成电路)时，此等快取(cache)用存储器必须使用以SGT的组合所构成的SRAM。近年来，因对搭载于LSI的SRAM的大容量化的要求非常强，故即使在使用SGT的情形也需实现具有小的单元(cell)面积的SRAM。
图28中(a)是显示通过使用专利文献2(日本国特开平7-99311)的实施例所示的SGT而设计的6个晶体管所构成的CMOS型6T-SRAM的平面图，图28中(b)是显示其剖面图。参考这些附图，说明所述SRAM。比特线(bitline)(801a、801b)是以N+扩散层所形成，接地配线GND是以N+扩散层802所形成，电源配线Vcc是以P+扩散层803所形成。在这些扩散层上形成有柱状硅层，该柱状硅层构成：用以存取存储器单元的存取晶体管(accesstransistor)(810a、810b)、以及用以驱动存储器单元的驱动晶体管(drivertransistor)(811a、811b)、供给电荷至存储器单元的负载晶体管(loadtransistor)(812a、812b)。以包围这些柱状硅层的方式来形成栅极(804a、804b、804c、804d)。存储节点(node)是由配线层(807a、807b)所构成。在所述SRAM单元中，因构成SRAM的各晶体管是在柱状硅层上于纵方向形成有源极、栅极、以及漏极，故可设计小的SRAM单元。
[专利文献1]日本国特开平2-188966
[专利文献2]日本国特开平7-99311(第51项、图75)
发明内容
(发明所欲解决的问题)
但是，在所述SRAM单元中，实际上具有如下的问题点。
在专利文献2的SRAM中，虽然形成于SRAM单元阵列内的电源配线803及接地配线802在形成最小尺寸程度的情形下可实现小的单元(cell)面积，但因所述电源配线803及接地配线802分别由P+扩散层及N+扩散层所形成，故在电源配线803及接地配线802形成最小尺寸程度的情形下会变成非常高的电阻，无法使SRAM稳定动作。相反地，为了使SRAM稳定动作，若加大电源配线803及接地配线802的尺寸，SRAM单元面积会增加。
本发明为有鉴于所述情况而做的创作，其目的为在使用SGT的CMOS型6T-SRAM中，实现面积小的SRAM单元，并且实现具有充分的动作裕度(margin)的SRAM单元。
(解决问题的手段)
依照本发明，提供一种半导体存储器件，具备6个MOS晶体管配置排列于形成于衬底上的绝缘膜上的静态型存储器单元，其特征为：
所述6个MOS晶体管分别为：
源极扩散层、漏极扩散层及柱状半导体层是配置在形成于衬底上的绝缘膜上朝垂直方向呈阶层状，所述柱状半导体层是配置于所述源极扩散层与所述漏极扩散层之间，且在所述柱状半导体层的侧壁形成有栅极；
并且，当作如下的元件发挥功能：用以存取存储器的第一及第二NMOS存取晶体管；为了保持存储器单元的数据而驱动存储节点的第一及第二NMOS驱动晶体管；为了保持存储器单元的数据而供给电荷的第一及第二PMOS负载晶体管；
第一NMOS存取晶体管、第一NMOS驱动晶体管及第一PMOS负载晶体管是相互邻接而配置排列；
第二NMOS存取晶体管、第二NMOS驱动晶体管及第二PMOS负载晶体管是相互邻接而配置排列；
在第一NMOS存取晶体管、第一NMOS驱动晶体管及第一PMOS负载晶体管中，将当作保持数据的第一存储节点而发挥功能的各个第一扩散层配置于所述绝缘膜上，通过形成于所述各个第一扩散层的表面的第一硅化物(silicide)层相互连接所述各个第一扩散层；
在第二NMOS存取晶体管、第二NMOS驱动晶体管及第二PMOS负载晶体管中，将当作保持数据的第二存储节点而发挥功能的各个第二扩散层配置于所述绝缘膜上，通过形成于所述各个第二扩散层的表面的第二硅化物层相互连接所述各个第二扩散层。
在本发明的较佳实施方式中，在所述半导体器件中，由形成于当作所述第一存储节点而发挥功能的扩散层上的驱动晶体管及负载晶体管的栅极延伸的栅极配线是通过共通的接触窗(contact)来连接，由形成于当作第二存储节点而发挥功能的扩散层上的驱动晶体管及负载晶体管的栅极延伸的栅极配线是通过共通的接触窗来连接。而且，在其他实施方式中，在所述半导体器件中，由形成于当作所述第一存储节点而发挥功能的扩散层上的驱动晶体管及负载晶体管的栅极延伸的每一条栅极配线是通过共通的接触窗而与当作所述第二存储节点而发挥功能的扩散层连接，由形成于当作所述第二存储节点而发挥功能的扩散层上的驱动晶体管及负载晶体管的栅极延伸的每一条栅极配线是通过共通的接触窗而与当作所述第一存储节点而发挥功能的扩散层连接。
在本发明其他的较佳实施方式中，在所述半导体器件中，用以形成存取晶体管的柱状半导体层、用以形成驱动晶体管的柱状半导体层、以及用以形成负载晶体管的柱状半导体层的侧壁的周围长度是根据读出时的动作裕度(margin)及写入时的动作裕度而决定。
此外，在本发明其他的较佳实施方式中，在所述半导体器件中，形成于由第一及第二NMOS存取晶体管的栅极电极延伸的栅极配线上的接触窗的至少一个接触窗是与形成于由邻接的存储器单元的NMOS存取晶体管的栅极电极延伸的栅极配线上的接触窗共有化。
此外，在本发明其他的较佳实施方式中，在所述半导体器件中，所述柱状半导体层是形成六方晶格状。
此外，依照本发明，在所述半导体器件中，所述6个MOS晶体管是在所述绝缘膜上排列成3行(row)2列(column)；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第2行第1列；
所述第一NMOS驱动晶体管是排列于第3行第1列；
所述第二NMOS存取晶体管是排列于第3行第2列；
所述第二PMOS负载晶体管是排列于第2行第2列；
所述第二NMOS驱动晶体管是排列于第1行第2列。
此外，在所述半导体器件中，所述6个MOS晶体管是在所述绝缘膜上排列成3行2列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第3行第1列；
所述第一NMOS驱动晶体管是排列于第2行第1列；
所述第二NMOS存取晶体管是排列于第3行第2列；
所述第二PMOS负载晶体管是排列于第1行第2列；
所述第二NMOS驱动晶体管是排列于第2行第2列。
此外，在所述半导体器件中，所述6个MOS晶体管是在所述绝缘膜上排列成3行2列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第3行第1列；
所述第一NMOS驱动晶体管是排列于第2行第1列；
所述第二NMOS存取晶体管是排列于第1行第2列；
所述第二PMOS负载晶体管是排列于第3行第2列；
所述第二NMOS驱动晶体管是排列于第2行第2列。
此外，在所述半导体器件中，所述6个MOS晶体管是在所述绝缘膜上排列成2行3列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第2行第2列；
所述第一NMOS驱动晶体管是排列于第2行第1列；
所述第二NMOS存取晶体管是排列于第2行第3列；
所述第二PMOS负载晶体管是排列于第1行第2列；
所述第二NMOS驱动晶体管是排列于第1行第3列。
附图说明
图1是显示本发明的实施例一的SRAM的等效电路。
图2是本发明的实施例一的SRAM俯视图。
图3a是本发明的实施例一的SRAM的剖面图。
图3b是本发明的实施例一的SRAM的剖面图。
图3c是本发明的实施例一的SRAM的剖面图。
图3d是本发明的实施例一的SRAM的剖面图。
图4是依工艺顺序显示本发明的制造方法的工艺图。
图5是依工艺顺序显示本发明的制造方法的工艺图。
图6是依工艺顺序显示本发明的制造方法的工艺图。
图7是依工艺顺序显示本发明的制造方法的工艺图。
图8是依工艺顺序显示本发明的制造方法的工艺图。
图9是依工艺顺序显示本发明的制造方法的工艺图。
图10是依工艺顺序显示本发明的制造方法的工艺图。
图11是依工艺顺序显示本发明的制造方法的工艺图。
图12是依工艺顺序显示本发明的制造方法的工艺图。
图13是依工艺顺序显示本发明的制造方法的工艺图。
图14是依工艺顺序显示本发明的制造方法的工艺图。
图15是依工艺顺序显示本发明的制造方法的工艺图。
图16是依工艺顺序显示本发明的制造方法的工艺图。
图17是依工艺顺序显示本发明的制造方法的工艺图。
图18是依工艺顺序显示本发明的制造方法的工艺图。
图19是依工艺顺序显示本发明的制造方法的工艺图。
图20是本发明的实施例二的SRAM俯视图。
图21是本发明的实施例三的SRAM俯视图。
图22是本发明的实施例四的SRAM俯视图。
图23是本发明的实施例五的SRAM俯视图。
图24是本发明的实施例六的SRAM俯视图。
图25是本发明的实施例七的SRAM俯视图。
图26是本发明的实施例八的SRAM俯视图。
图27a是本发明的实施例八的SRAM剖面图。
图27b是本发明的实施例八的SRAM剖面图。
图27c是本发明的实施例八的SRAM剖面图。
图27d是本发明的实施例八的SRAM剖面图。
图28是显示现有的SRAM的俯视图及剖面图。
其中，附图标记说明如下：
2a、2b、102a、102b、202a、202b、302a、302b   平面状硅层
3a、3b、103a、103b、203a、203b、303a、303b   N+漏极扩散层
4a、4b、104a、104b、204a、204b、304a、304b   P+漏极扩散层
5a、5b、105a、105b、205a、205b、305a、305b   N+漏极扩散层
6a、6b、106a、106b、206a、206b      存取晶体管源极扩散层上接触窗
7a、7b、107a、107b、207a、207b      存取晶体管字线配线上接触窗
8a、8b、108a、108b、208a、208b      负载晶体管源极扩散层上接触窗
9a、9b、109a、109b、209a、209b      驱动晶体管源极扩散层上接触窗
10a、10b、110a、110b、210a、210b    平面硅层上接触窗
11a、11b、111a、111b、211a、211b    栅极配线上接触窗
13a、13b、15、713a、713b、715    硅化物层
14、714    N+源极扩散层
16、716    P+源极扩散层
17、717    栅极绝缘膜
18、718    栅极电极
18a、18b、18c、18d、718a、718d、718e、18f  栅极配线
19         氮化硅膜掩模
20         平面状硅层
21a、21b、721a、721b    存取晶体管柱状硅层
22a、22b、722a、722b    驱动晶体管柱状硅层
23a、23b、723a、723b    负载晶体管柱状硅层
24a、24b、124a、124b、224a、224b  N+注入区域
25、125、225、325、425a、425b     P+注入区域
31    氧化硅膜
32    氮化膜侧壁
33    光刻胶
34    氮化硅膜
101、201、301、401、501、601、701    埋入氧化膜
306a、306b、406a、406b、506a、506b    存取晶体管源极扩散层上接触窗
307a、307b、407a、407b、507a、507b    存取晶体管字线配线上接触窗
308a、308b、408a、408b、508a、508b    负载晶体管源极扩散层上接触窗
309a、309b、409a、409b、509a、509b    驱动晶体管源极扩散层上接触窗
310a、310b、410a、410b、510a、510b    平面硅层上接触窗
311a、311b、411a、411b、511a、511b    栅极配线上接触窗
324a、324b、524、724a、724b    N+注入区域
402a、402b、502a、502b、602a、602b、702a、702b    平面状硅层
403a、403b、503a、503b、603a、603b、703a、703b    N+漏极扩散层
404a、404b、504a、504b、604a、604b、704a、704b    P+漏极扩散层
405a、405b、505a、505b、605a、605b                N+漏极扩散层
525、625a、625b、725      P+注入区域
606a、606b、706a、706b    存取晶体管源极扩散层上接触窗
607a、607b、707a、707b    存取晶体管字线配线上接触窗
608a、608b、708a、708b    负载晶体管源极扩散层上接触窗
609a、609b、709a、709b    驱动晶体管源极扩散层上接触窗
610a、610b、710a、710b    平面硅层上接触窗
611a、611b、711a、711b    栅极配线上接触窗
802        N+扩散层
804a、804b、804c、804d    栅极
807a、807b    配线层
810a、810b    存取晶体管
811a、811b    驱动晶体管
812a、812b    负载晶体管
BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8                  比特线
BLB1、BLB2、BLB3、BLB4、BLB5、BLB6、BLB7、BLB8          比特线
Qa、Qb    存储节点
Qn11、Qn12、Qn13、Qn14、Qn15、Qn16、Qn17、Qn18          存取晶体管
Qn21、Qn22、Qn23、Qn24、Qn25、Qn26、Qn27、Qn28          存取晶体管
Qn31、Qn32、Qn33、Qn34、Qn35、Qn36、Qn37、Qn38          驱动晶体管
Qn41、Qn42、Qn43、Qn44、Qn45、Qn46、Qn47、Qn48          驱动晶体管
Qp11、Qp12、Qp13、Qp14、Qp15、Qp16、Qp17、Qp18          负载晶体管
Qp21、Qp22、Qp23、Qp24、Qp25、Qp26、Qp27、Qp28          负载晶体管
Vcc1、Vcc2、Vcc3、Vcc4                                  电源线
Vcc5a、Vcc5b、Vcc6、Vcc7、Vcc8                          电源线
Vss1a、Vss1b、Vss2a、Vss2b、Vss3a、Vss3b、Vss4a、Vss4b  接地线
Vss5、Vss6、Vss7a、Vss7b、Vss8a、Vss8b                  接地线
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8                  字线
具体实施方式
图1为显示使用于本发明的CMOS型6T-SRAM的存储器单元的等效电路图。在图1中，BL1及BLB1为比特线，WL1为字线，Vcc1为电源电位，Vss1为接地电位，Qn11及Qn21是表示用以存取存储器单元的存取晶体管，Qn31及Qn41是表示驱动存储器单元的驱动晶体管，Qp11及Qp21是表示供给电荷至存储器单元的负载晶体管，Qa及Qb是表示用以存储数据的存储节点。
以下，图1的存储器单元的动作的一例是针对在存储节点Qa存储有“L”的数据，在存储节点Qb存储有“H”的数据的情形的读出动作来说明。在进行读出的情形下，比特线BL1及BLB1被预充电(precharge)成“H”电位。在预充电结束后，字线WL1变成“H”，开始数据的读出。此时，存取晶体管Qn11及Qn21变成导通(on)，成为“H”的比特线BL1的电位因存储节点Qb为接近“H”电位的值，故驱动晶体管Qn31变成导通，由存取晶体管Qn11通过存储节点Qa、驱动晶体管Qn31进行放电(discharge)而接近“L”电位。另一方面，比特线BLB1的电位因存储节点Qa为接近“L”电位的值，故驱动晶体管Qn41为不导通(off)而不被放电，相反地，因电荷由负载晶体管Qp21供给，故维持接近“H”电位的值。在BL 1与BLB 1的电位差成为可通过感测放大器(senseamplifier)放大的电平(level)的时间点，虽未图示，但通过起动连接于比特线的感测放大器，存储器单元的数据会被放大而输出。
图2为显示本发明的实施例一中的SRAM存储器单元的布局(layout)图。在SRAM单元阵列内重复配置图2所示的单位单元(unit cell)UC。在图3a、图3b、图3c、图3d分别显示图2的布局图的沿剖面线A-A’、B-B’、C-C’及D-D’的剖面构造。
首先，参照图2及图3针对本发明的布局来说明。
在形成于衬底上的埋入氧化膜层(BOX)1等的绝缘膜上形成有平面状硅层(2a，2b)，所述平面状硅层(2a，2b)是通过杂质注入等而由N+扩散层(3a，3b，5a，5b)及P+扩散层(4a，4b)所构成，形成于同一平面状硅层的N+扩散层与P+扩散层是通过形成于平面状硅层(2a，2b)的表面的硅化物层(13a，13b)相互连接。平面状硅层(2a，2b)是分别当作存储节点(Qa，Qb)而发挥功能。Qn11及Qn21为用以存取NMOS的存储器单元的存取晶体管，Qn31及Qn41为驱动NMOS的存储器单元的驱动晶体管，Qp11及Qp21为供给电荷至PMOS的存储器单元的负载晶体管。
在本实施例中，一个单位单元UC具备在埋入氧化膜层1上排列成3行2列的晶体管。在第1列由图的上侧分别排列有存取晶体管Qn11、负载晶体管Qp11及驱动晶体管Qn31。此外，配置于Qn11、Qp11及Qn31下方的层的扩散层3a，4a及5a是当作第一存储节点Qa而发挥功能。此外，在第2列由图的上侧分别排列有驱动晶体管Qn41、负载晶体管Qp21、存取晶体管Qn21。此外，配置于Qn41、Qp21及Qn21下方的层的扩散层3b，4b及5b是当作第二存储节点Qb而发挥功能。本实施例的SRAM单元阵列是通过将具备这种6个晶体管的单位单元UC连续地排列于图的上下方向而构成。
形成于平面状硅层2a上的接触窗10a是通过节点连接配线Na1而与形成于由驱动晶体管Qn41及负载晶体管Qp21的栅极电极延伸的栅极配线上的接触窗11b连接，形成于平面状硅层2b上的接触窗10b是通过节点连接配线Nb1而与形成于由驱动晶体管Qn31及负载晶体管Qp11的栅极电极延伸的栅极配线上的接触窗11a连接。形成于存取晶体管Qn11上部的接触窗6a是连接于比特线BL1，形成于存取晶体管Qn21上部的接触窗6b是连接于比特线BLB1。形成于由存取晶体管Qn11的栅极电极延伸的栅极配线上的接触窗7a及形成于由存取晶体管Qn21的栅极电极延伸的栅极配线上的接触窗7b是连接于字线WL1。形成于驱动晶体管(Qn31，Qn41)上部的接触窗(8a，8b)分别连接于接地电位的配线层(VSS1a，Vss1b)，形成于负载晶体管(Qp11，Qp21)上部的接触窗(9a，9b)是连接于电源电位的配线层Vcc1。
字线的配线、比特线的配线、电源电位的配线及接地电位的配线因与其他的存储器单元的配线共用，故优选为于在比各存储器单元内的配线的节点连接配线还上方的层连接。
此外，作为所述阶层式配线的构成的一例，可实现下述构成：节点连接配线(Na1)、节点连接配线(Nb1)及接地电位的配线(Vss1a，Vss1b)是在比比特线(BL1，BLB1)及电源电位的配线(Vcc1)还下方的层进行配线，字线(WL1)是在比比特线(BL1，BLB1)及电源电位的配线(Vcc1)还上方的层进行配线，使各配线不接触不应接触的接触窗。
图2为显示N+注入区域(24a，24b)及P+注入区域25。在本实施例的SRAM单元阵列区域中，用以形成N+注入区域(24a，24b)及P+注入区域25的图案(pattern)是通过单纯的线及空间所形成。因此，尺寸偏移或对位的偏移的影响小，可将N+注入区域与P+注入区域边界附近的尺寸的裕度抑制到最小，若以图面上来说，有效缩小SRAM单元的纵方向的长度(各SRAM单元的连接方向的长度)。
此外，在本实施例中，因图2的布局(layout)所示的存储节点或栅极配线的形状仅由长方形的形状构成，故通过OPC(Optical Proximity Correction：光学邻近修正)进行的图案形状的修正容易，为适合用以实现小的SRAM单元面积的布局。
在本发明中，将构成SRAM的各晶体管的源极及漏极定义如下。关于驱动晶体管(Qn31，Qn41)，将形成于连接在接地电压的柱状半导体层上部的扩散层定义为源极扩散层，将形成于柱状半导体层下部的扩散层定义为漏极扩散层。关于负载晶体管(Qp11，Qp21)，将形成于连接在电源电压的柱状半导体层上部的扩散层定义为源极扩散层，将形成于柱状半导体层下部的扩散层定义为漏极扩散层。关于存取晶体管，虽根据动作状态，形成于柱状半导体层上部的扩散层及形成于下部的扩散层都会变成源极或漏极，惟方便上，将形成于柱状半导体层上部的扩散层定义为源极扩散层，将形成于柱状半导体层下部的扩散层定义为漏极扩散层。
接着，参照图3的剖面构造，针对本发明的SRAM的构造来说明。如图3a所示，在埋入氧化膜层(BOX)1上形成有存储节点的平面状硅层(2a，2b)，通过杂质注入等在所述平面状硅层(2a，2b)形成有N+漏极扩散层(3a，5b)。分离平面状硅层(2a，2b)用的元件分离因可仅通过蚀刻(etch)分离平面状硅层2而形成，故用以形成元件分离所需的工艺步骤少，可形成最小加工尺寸的元件分离。在N+漏极扩散层(3a，5b)上形成有硅化物层(13a，13b)。在N+漏极扩散层3a上形成有构成存取晶体管Qn11的柱状硅层21a，在N+漏极扩散层3b上形成有构成驱动晶体管Qn41的柱状硅层22b。在各个柱状硅层的周围形成有栅极绝缘膜17及栅极电极18。在柱状硅层上部，N+源极扩散层14是通过杂质注入等形成，在源极扩散层表面形成有硅化物层15。形成于存取晶体管Qn11上的接触窗6a是连接于比特线BL1，形成于由存取晶体管Qn11的栅极延伸的栅极配线16上的接触窗7a是连接于字线WL1，形成于驱动晶体管Qn41上的接触窗8b是连接于接地电位配线Vss1。
如图3b所示，在埋入氧化膜层(BOX)1上形成有存储节点的平面状硅层(2a，2b)，通过杂质注入等在所述平面状硅层(2a，2b)形成有N+漏极扩散层(3a，5b)。在N+漏极扩散层上形成有硅化物层(13a，13b)。形成于N+漏极扩散层3a上的接触窗10a是形成于N+漏极扩散层3a与P+漏极扩散层4a的边界上，通过存储节点连接配线Na1连接于由驱动晶体管Qn41及负载晶体管Qp21的栅极电极延伸的栅极配线18d上的接触窗11b。
如图3c所示，在埋入氧化膜层(BOX)1上形成有存储节点的平面状硅层(2a，2b)，通过杂质注入等在所述平面状硅层(2a，2b)形成有P+漏极扩散层(4a，4b)，在P+漏极扩散层(4a，4b)表面形成有硅化物层(13a，13b)。在P+漏极扩散层4a上形成有构成负载晶体管Qp11的柱状硅层23a，在P+漏极扩散层4b上形成有构成负载晶体管Qp21的柱状硅层23b。在各个柱状硅层的周围形成有栅极绝缘膜17及栅极电极18。通过杂质注入等在柱状硅层上部形成P+源极扩散层16，在源极扩散层表面形成有硅化物层15。形成于负载晶体管(Qp11，Qp21)上的接触窗(9a，9b)都通过配线层连接于电源电位配线Vcc1。
如图3d所示，在埋入氧化膜层(BOX)1上形成有存储节点的平面状硅层，通过杂质注入等在所述平面状硅层形成有N+漏极扩散层(3a，5a)及P+漏极扩散层4a。在漏极扩散层上形成有硅化物层13a，通过硅化物层13a，N+漏极扩散层(3a，5a)与P+漏极扩散层4a会直接连接。因此，无须形成用以分离N+漏极扩散层与P+漏极扩散层的元件分离或用以连接N+漏极扩散层与P+漏极扩散层的接触窗，有效缩小存储器单元的面积。
在N+漏极扩散层3a上形成有构成存取晶体管Qn11的柱状硅层21a，在N+漏极扩散层5a上形成有构成驱动晶体管Qn31的柱状硅层22a，在P+漏极扩散层4a上形成有构成负载晶体管Qp11的柱状硅层23a。N+漏极扩散层3a、P+漏极扩散层4a、以及N+漏极扩散层5a是通过形成于平面状硅层2a的表面的硅化物层13a直接连接。在各个柱状硅层的周围形成有栅极绝缘膜17及栅极电极18。通过杂质注入等在各个柱状硅层上部形成源极扩散层，在源极扩散层表面形成有硅化物层15。形成于存取晶体管Qn11上的接触窗6a是连接于比特线BL1，形成于驱动晶体管Qn31上的接触窗8a是连接于电源电位配线Vss1a，形成于负载晶体管Qp11上的接触窗9a是连接于电源电位配线Vcc1。
驱动晶体管Qn31与负载晶体管Qp11的栅极电极是在由该等晶体管延伸的栅极配线18c上连接于共通的接触窗11a。接触窗11a是通过存储节点连接配线Nb1连接于形成于存储节点2b的漏极扩散层上的接触窗10b。形成于漏极扩散层3a与4a的边界上的接触窗10a是通过存储节点连接配线Na1连接于形成于由驱动晶体管Qn41及负载晶体管Qp21的栅极电极延伸的栅极配线18d上的接触窗11b。
在本发明中，形成于存储节点的平面状硅层(2a，2b)的N+漏极扩散层与P+漏极扩散层是通过在形成于平面状硅层表面的硅化物层直接连接，使存取晶体管、驱动晶体管及负载晶体管的漏极扩散层共通化，而当作SRAM的存储节点发挥功能。因此，无须用以分离通常在平面型晶体管为必要的N+源极/漏极扩散层与P+源极/漏极扩散层的元件分离，仅分离SRAM的两个存储节点的元件分离就足够，故可实现非常小的SRAM单元面积。
在本发明中，优选为栅极绝缘膜以HfO2等的高介电常数(High-k)膜形成，栅极电极以TiN或TaN等的金属膜或金属膜与一部分被硅化物化的多晶硅(polysilicon)的叠层构造形成。
在本发明中，优选为所述柱状硅层的沟道(channel)部未被掺杂(doped)杂质，或杂质浓度为1×10-17cm-3以下。此是因若杂质浓度比此还高，则因杂质的统计变动造成的晶体管的特性变动变大，读出裕度等的SRAM动作裕度会显著劣化。此情形，晶体管的阈值(threshold value)调整可不通过沟道部的杂质浓度来调整，而是通过调整栅极材料的功函数(work function)来进行。
以下参照图4至图20说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)为俯视图，(b)为沿D-D’线的剖面图。
如图4所示，在埋入氧化膜层(BOX)1上形成有SOI(Silicon-On-Insulator；绝缘层上覆硅)层膜厚100nm至400nm左右的SOI衬底上形成膜厚50nm至100nm左右的氮化硅膜的掩模(mask)19。之后，通过光刻(lithography)形成柱状硅层(21a至23a，21b至23b)的图案，并通过蚀刻形成柱状硅层(21a至23a，21b至23b)。柱状硅层的直径为5nm至50nm左右，高度为30nm至300nm左右。此时，在柱状半导体底部平面状地形成厚度10nm至50nm左右的硅。
如图5所示，分离平面状硅层，形成成为存储节点的平面状硅层(2a，2b)。在本发明中，因元件分离可仅通过分离平面状硅层而形成，故可形成工艺步骤少，具有最小加工尺寸的分离宽的元件分离。
如图6所示，在N+注入区域24a、24b及P+注入区域25各自通过离子注入等导入杂质，在平面状硅层形成柱状硅层下部的漏极扩散层。此时，优选为以杂质到达埋入氧化膜1，且杂质覆盖柱状硅层的底部而分布方式来调整注入条件。此外，通过氮化硅膜19，杂质不会导入柱状硅层上部。
如图7所示，栅极绝缘膜是通过CVD(Chemical Vapor Deposition；化学气相沉积)法或ALD(Atomic Layer Deposition；原子层沉积)法以1nm至5nm左右的厚度形成HfO2等的高介电常数(High-k)膜17。接着，栅极导电膜是以10nm至60nm左右的厚度形成TiN或TaN等的栅极导电膜18。
如图8所示，形成氧化硅膜31并埋入柱状硅层间。
如图9所示，通过CMP(Chemical Mechanical Polishing；化学机械研磨)研磨氧化硅膜31、柱状硅层上部的栅极导电膜18、以及高介电常数(High-k)膜17，使栅极上部平坦化。通过利用CMP使栅极上部平坦化，可实现良好的栅极形状，并可抑制栅极长度的变动。在CMP时，以柱状硅层上部的氮化硅膜掩模19当作CMP的阻挡层(stopper)来使用。通过以氮化硅膜掩模19当作CMP的阻挡层来使用，可再现性佳地控制CMP研磨量。
如图10所示，为了决定栅极长度，将栅极导电膜18及氧化硅膜31予以深蚀刻(etch back)，形成柱状硅层侧壁的栅极电极。此时，尽可能以相同速率蚀刻栅极导电膜18与氧化硅膜31，此外，使用对氮化硅膜掩模19取高选择比的蚀刻条件。
如图11所示，形成氮化硅膜并将氮化硅膜予以深蚀刻，借此在金属栅极的上部形成氮化硅膜侧壁32。此时，设定氮化硅膜成膜量与深蚀刻量，使残留在栅极上的氮化硅膜侧壁32刚好覆盖栅极。因被该氮化硅膜侧壁覆盖的部分的栅极在后工艺的栅极蚀刻时会受到保护，故仅栅极导电膜的膜厚部分可自动对准(self-aligned)地形成栅极电极。
如图12所示，通过湿蚀刻(wet etch)去除残存于金属栅极上的氧化硅膜31。
如图13所示，使用光刻胶(resist)或多层光刻胶33，通过光刻形成栅极配线图案。
如图14所示，以光刻胶33作为掩模，蚀刻去除栅极底部及栅极下的高介电常数(High-k)膜。借此，形成栅极配线(18a至18d)。如上所述，依次进行：预先在柱状硅层上部形成氮化硅膜，并通过CMP使栅极上部平坦化的步骤；用以决定栅极长度的蚀刻的步骤；形成栅极电极保护用的氮化膜侧壁的步骤；栅极配线的图案化(patterning)步骤；用以形成栅极配线的蚀刻的步骤，借此能以良好的栅极形状形成尺寸变动小的栅极，并且可自由地形成栅极配线。而且，因可自动对准地形成栅极电极，故可将栅极膜厚设定成最小限度，可缩小占有面积。
如图15所示，通过湿式处理去除氮化硅膜掩模19及氮化硅膜侧壁32。
如图16所示，在形成10nm至50nm左右的氮化硅膜后，进行深蚀刻，作成以氮化硅膜34覆盖柱状硅层的侧壁及栅极电极的侧壁的构造。因通过这种构造使高介电常数(High-k)膜17通过氮化硅膜34覆盖，故可防止对后工艺中的高介电常数(High-k)膜17进行湿式处理所造成的损伤(damage)或杂质注入所造成的损伤。
此时若氮化膜的膜厚过薄，则无法完全防止对高介电常数(High-k)膜17造成的损伤，若过厚，则因仅形成于栅极侧壁的膜厚部分占有面积增加，故需选择最佳的膜厚。
如图17所示，在N+注入区域及P+注入区域分别通过离子注入等导入杂质，形成柱状硅层上部的源极扩散层(14，16)。
如图18所示，溅镀(sputter)Co或Ni等的金属并进行热处理，借此选择性地将源极/漏极扩散层予以硅化物化，形成漏极扩散层上的硅化物层(13a，13b)及柱状硅层上部的源极扩散层上的硅化物层15。
此时，通过覆盖柱状硅层及栅极电极的侧壁的氮化硅膜34，可抑制起因于硅化物层的漏极-栅极间及源极-栅极间的短路。
如图19所示，在形成层间膜的氧化硅膜后，形成接触窗(6a至10a，6b至10b)。
在本发明中，优选为以柱状硅层底部的漏极扩散层(3a至5a，3b至5b)形成达至埋入氧化膜层(BOX)1的方式来设定杂质分布，并以在晶体管动作时柱状硅层内部会完全空乏化的方式来设定柱状硅层的尺寸或杂质浓度。如上所述，通过设定漏极扩散层(3a至5a，3b至5b)的杂质分布，与晶体管的动作状态无关，柱状硅层内部会变成浮体(floating body)构造，而且如所述，因通过设定柱状硅层的尺寸或杂质浓度，在晶体管动作时，柱状硅层内部会完全空乏化，故柱状硅层内部的电场被缓和，可提高迁移率(mobility)。此外，通过使漏极扩散层(3a至5a，3b至5b)的杂质扩散至埋入氧化膜1，漏极扩散层电容的底面成分也可大幅减少，而降低全体的漏极扩散层的寄生电容。此外，在图3的剖面图中，虽然杂质以完全覆盖柱状硅层的底部的方式来扩散，但即使杂质不完全覆盖柱状硅层底部，在动作上也无问题。
以下显示在本实施例的构造中，针对各种尺寸的定义方法的一例。首先，漏极扩散层上的硅化物层(13a，13b)优选为未到达平面状硅层(2a，2b)的底部。因漏极扩散层(3a至5a，3b至5b)与硅化物层(13a，13b)的界面的电阻为SGT的源极/漏极寄生电阻的主要原因之一，故漏极扩散层与硅化物层的界面面积尽可能大较佳。在硅化物层(13a，13b)形成达至平面状硅层(2a，2b)的底部的情形中，由于在硅化物层(13a，13b)的底面中与漏极扩散层(3a至5a，3b至5b)的界面部消失，故漏极扩散层(3a至5a，3b至5b)与硅化物层(13a，13b)的界面面积仅变成硅化物层(13a，13b)的侧面部，而大幅地减少。在本实施例中，因硅化物层(13a，13b)的膜厚为10nm至30nm左右，故基于所述理由，需设定平面状硅层(2a，2b)的膜厚比硅化物层(13a，13b)的膜厚还厚。另一方面，在平面状硅层2过厚的情形下，于栅极配线的蚀刻时，与平面状硅层(2a，2b)的端部中的埋入氧化膜层(BOX)1的层差变大，而难以将栅极配线蚀刻成所要的形状及尺寸。因此为了稳定地将栅极配线蚀刻成所要的形状及尺寸，平面状硅层2的膜厚需设定为比100nm还薄。在本实施例中，优选为柱状硅层的周围的栅极电极薄时可缩小SGT的最小间隔，另一方面，为了不使栅极配线的薄片电阻(sheet resistance)对电路造成影响，最低也需要10nm左右的膜厚，故将栅极配线膜厚设定为10nm至50nm左右。在本实施例中，在满足所述的硅化物层膜厚、平面状硅层膜厚、以及栅极膜厚的情形下，可实现最佳的构造。
[实施例2]
图20为显示本实施例的SRAM单元布局。在本实施例中，于SRAM单元布局中，排列于图20的单位单元UC的第1列的晶体管的配置构成与排列于邻接该单位单元UC的上侧或下侧的存储器单元的第2列的晶体管的配置构成相等，排列于单位单元UC的第2列的晶体管的配置构成与排列于邻接该单位单元UC的上侧或下侧的存储器单元的第1列的晶体管的配置构成相等。即，在排列于图20的单位单元UC的第1列的晶体管Qn12、Qp12、Qn32的上侧，与排列于第2列的晶体管Qn42、Qp22、Qn22相同的晶体管是由上依次排列。因此，在存取晶体管Qn12的图面上侧变成存取晶体管会邻接排列，在存取晶体管Qn22的图面下侧也变成存取晶体管会邻接排列。如此，当以此方式配置SRAM单元时，由存取晶体管Qn12的栅极电极延伸的栅极配线会与邻接于图面上侧的存储器单元的存取晶体管的栅极电极连接，而可在该栅极配线上共有达至字线(WL2)的接触窗(107a，107b)。在实施例一中虽然达至字线(WL2)的接触窗(107a，107b)是形成于第一存储节点与第二存储节点之间，惟在本实施例中，由于是配置于与上下的SRAM单元的边界上，故可缩小存储节点间的空间，若以图面上来说，可缩小SRAM单元的横方向的长度。
此外，针对所述的存取晶体管的栅极电极彼此的接触窗的共有化，也能应用于以实施例一的方式配置晶体管的情形。例如，也可构成为使栅极配线由图2的存取晶体管Qn11的栅极电极延伸于图的右斜上方向，并使该栅极配线与由配置于Qn11的右斜上的存取晶体管的栅极电极朝左斜下方向延伸的栅极配线相连接，而在所连接的栅极配线上共有接触窗。如此，针对邻接的存储器单元的存取晶体管，只要将栅极电极以邻接配置的方式来构成，即可将达至字线的接触窗予以共有化。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层。此点，作为阶层式配线的构成的一例，可实现下述构成：以各配线不会接触不应接触的接触窗的方式，在下方的层配置节点连接配线(Na2，Nb2)，在中位的层配置字线(WL2)，在上方的层配置比特线的配线(BL2，BLB2)、电源电位的配线(Vcc2)及接地电位的配线(Vss2a，Vss2b)。
关于此等以外的构成因与实施例一相同，故省略说明。
[实施例三]
图21为显示本实施例的SRAM布局。在本实施例中与实施例二不同的点为形成驱动晶体管的柱状硅层的形状不同的点。在6T-SRAM中为了确保通常读出时的动作裕度，大多将驱动晶体管的漏极电流设定成比存取晶体管的漏极电流还大。在平面型晶体管的情形下，可将驱动晶体管的扩散层宽度作成比存取晶体管的扩散层宽度还大而使漏极电流增加，而在使用SGT的情形下，通过加大柱状硅层的直径来增加柱状硅层的周围长度，可使漏极电流增加。如图21所示，将用以形成驱动晶体管的柱状硅层的直径作成比其他的柱状硅层还大，借此可改善读出裕度。但是，由于加大柱状硅层的尺寸时容易发生短沟道效应(short channel effect)，故需注意。此外，柱状硅层的形状不仅为圆形，也可以通过作成椭圆形或长方形等的形状而增加柱状硅层的周围长度。
而且，为了提高动作速度，加大存取晶体管的直径，使存取晶体管的漏极电流值增加，或者为了改善写入裕度，减小负载晶体管的直径，使负载晶体管的漏极电流比其他的晶体管还低等，通过变更存取晶体管、驱动晶体管、负载晶体管各者的形状，可调整各种SRAM特性。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层。此点，作为阶层式配线的构成的一例，可实现与所述实施例二一样的构成。
关于此等以外的点因与实施例二所示的构成相同，故省略说明。
[实施例四]
图22为显示本实施例的SRAM单元布局。在本实施例中与实施例二不同的点为在本实施例中存储节点与栅极配线是通过跨设在两者而形成的共通的接触窗来连接的点。参照图22，存储节点的平面状硅层302a与由驱动晶体管Qn44及负载晶体管Qp24的栅极电极延伸的栅极配线是通过跨设在两者而形成的共通的接触窗310a来连接，而存储节点的平面状硅层302b与由驱动晶体管Qn34及负载晶体管Qp14的栅极电极延伸的栅极配线是通过跨设在两者而形成的共通的接触窗310b来连接。如上所述，因通过以接触窗而不是以配线层来连接栅极与存储节点，可减少SRAM单元内的接触窗的数目，故可通过调整柱状硅层或接触窗的配置缩小单元面积。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层，即配置在比接触窗310a及接触窗310b还上方的层。
关于此等以外的点因与实施例二所示的构成相同，故省略说明。
[实施例五]
图23为显示本实施例的SRAM单元布局。在本实施例中与实施例二不同的点为驱动晶体管与负载晶体管的配置替换。在本实施例中因驱动晶体管与负载晶体管替换，故横穿平面状硅层(402a，402b)上的N+注入区域与P+注入区域(425a，425b)的边界仅存在一处。因此，在N+注入区域与P+注入区域的边界附近中必须确保重叠裕度的处仅有一处，故可缩小SRAM单元的纵方向的长度。但是，如实施例一的布局般，N+注入区域及P+注入区域非为单纯的线与空间，P+注入区域(425a，425b)为长方形的沟槽图案，N+注入区域变成使P+注入区域(425a，425b)反转的图案。因此，当将注入区域予以图案化时要求正确的光刻胶图案的控制。
在本实施例中伴随着驱动晶体管与负载晶体管的配置替换，将电源配线(Vcc5a，Vcc5b)与接地配线Vss5的配置与实施例二的情形替换。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层。此点，作为阶层式配线的构成的一例，可实现与所述实施例二同样的构成。
关于此等以外的点因与实施例二所示的构成相同，故省略说明。
[实施例六]
图24为显示本实施例的SRAM单元布局。在本实施例中与实施例二不同的点为构成SRAM的各晶体管的排列不同。在本实施例中由于改变晶体管的排列，横穿平面状硅层(502a，502b)上的N+注入区域524与P+注入区域525的边界线仅存在一处。因此，必须确保N+注入区域与P+注入区域的边界附近中的重叠裕度的处仅有一处，故可缩小SRAM单元的纵方向的长度。而且，与实施例一一样，N+注入区域524及P+注入区域525是通过单纯的线与空间所形成。因此，因可将N+注入区域与P+注入区域的边界附近的尺寸的裕度抑制于最小，故可比实施例五的情形更缩小SRAM单元的纵方向的长度。而且，因存取晶体管(Qn16，Qn26)邻接，故可使形成于此等栅极电极的接触窗共通化。
如图24所示般，存储节点的平面状硅层502a与由驱动晶体管Qn46及负载晶体管Qp26的栅极电极延伸的栅极配线是通过接触窗510a来连接，形成于存储节点的平面状硅层502b上的接触窗510b是通过第一层配线的节点连接配线Nb6而与接触窗511a连接。如此，在本实施例中因SRAM单元的配线方法为左右非对称，故SRAM特性也有在左右成为非对称的可能性。当SRAM特性成为左右非对称时，会使SRAM的动作裕度劣化，故在本实施例中需注意SRAM特性的非对称性。
在本实施例中，与到目前为止的实施例不同，字线WL6配线于横方向，比特线(BL8，BLB8)配线于纵方向。而且，因两个驱动晶体管(Qn36，Qn46)与两个负载晶体管(Qp16，Qp26)形成于同一列上，故能以单纯的布局连接于电源配线Vcc6及接地配线Vss6。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层。此点，作为阶层式配线的构成的一例，可实现下述构成：在下方的层配置节点连接配线(Na6，Nb6)，在中位的层配置字线(WL6)、电源电位的配线(Vcc6)及接地电位的配线(Vss6)，在上方的层配置比特线的配线(BL6，BLB6)。
[实施例七]
图25为显示本实施例的SRAM单元布局。在本实施例中，柱状半导体排列成六方晶格状，以使柱状半导体最密集填充地配置，此点与其他的实施例不同。如此，通过配置柱状半导体，可平衡性佳地将柱状半导体配置成最小的面积，而可设计小的SRAM单元面积。各晶体管的排列不限于图25者，也可作成其他的排列。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层。此点，作为阶层式配线的构成的一例，可实现与所述实施例二同样的构成。
[实施例八]
图26为显示本实施例的单元布局。在SRAM单元阵列内重复配置有图26所示的单位单元。在图27a、图27b、图27c及图27d各自显示图26的布局图的沿剖面线A-A’、B-B’、C-C’及D-D’的剖面构造。
首先参考图26及图27，针对本发明的布局来说明。
在本实施例中，平面状硅层的布局为L字形，此点与其他的实施例不同。关于存储节点的平面状硅层(702a，702b)的图案化，如其他的实施例般为长方形较容易。但是在本实施例中，与实施例五及实施例六一样，横穿平面状硅层(702a，702b)的N+注入区域(724a，724b)与P+注入区域725的边界线仅有一处，并且形成N+注入区域(724a，724b)及P+注入区域725的图案是通过单纯的线与空间所形成。因此，因可将N+注入区域(724a，724b)与P+注入区域725的边界附近的尺寸的裕度抑制于最小，故可设计小面积的SRAM单元。
在本实施例中，字线WL8是配线于横方向，比特线(BL8，BLB8)是配线于纵方向。虽未图示，但由比特线至所连接的存取晶体管的栅极的接触窗(707a，707b)可与邻接于横方向的存储器单元共通化。存储节点的平面状硅层702a与由驱动晶体管Qn48及负载晶体管Qp28的栅极电极延伸的栅极配线是通过跨设在两者而形成的共通的接触窗710a来连接，存储节点的平面状硅层702b与由驱动晶体管Qn38及负载晶体管Qp18的栅极电极延伸的栅极配线是通过跨设在两者而形成的接触窗710b来连接。
此外，如在实施例一所述般，字线的配线、比特线的配线、电源电位的配线及接地电位的配线优选为与其他的存储器单元的配线共用，故配置于比在各存储器单元内的配线的节点连接配线还上方的层，即配置在比接触窗707a及接触窗707b还上方的层。此点，作为阶层式配线的构成的一例，可实现下述构成：在下方的层配置节点连接配线，在中位的层配置字线(WL8)及接地电位的配线(Vss8a，Vss8b)，在上方的层配置比特线的配线(BL8，BLB8)及电源电位的配线(Vcc8)。
接着，参照图27的剖面构造针对本发明的SRAM的构造来说明。
如图27a所示，在埋入氧化膜层701上形成有存储节点的平面状硅层(702a，702b)，通过杂质注入等分别在所述平面状硅层(702a，702b)形成有N+漏极扩散层(703a，703b)及P+漏极扩散层704b。
在漏极扩散层(703a，703b，704b)表面形成有硅化物层(713a，713b)，且虽未图示，但N+扩散层703b与P+扩散层704b是通过硅化物层713b来连接。在N+漏极扩散层703a上形成有构成存取晶体管Qn18的柱状硅层721a，在P+漏极扩散层704b上形成有构成负载晶体管Qp28的柱状硅层723b，在N+漏极扩散层703b上形成有构成驱动晶体管Qn48的柱状硅层722b。在各个柱状硅层的周围形成有栅极绝缘膜717及栅极电极718。通过杂质注入等在柱状硅层上部形成源极扩散层(714，716)，在源极扩散层表面形成有硅化物层715。形成于存取晶体管Qn18上的接触窗706a是连接于比特线BL8，形成于由存取晶体管Qn18的栅极电极延伸的栅极配线718a上的接触窗707a是连接于字线WL8，形成于负载晶体管Qp28上的接触窗708b是连接于电源电位配线Vcc8，形成于驱动晶体管Qn48上的接触窗709b是连接于接地电位配线Vss8，负载晶体管Qp28及驱动晶体管Qn48的栅极电极是通过由各自的栅极电极延伸的栅极配线718d相互连接。
如图27b所示，在埋入氧化膜层701上形成有存储节点的平面状硅层(702a，702b)，通过杂质注入等在所述平面状硅层(702a，702b)形成有N+漏极扩散层(703a，703b)，在N+漏极扩散层上形成有硅化物层(713a，713b)。漏极扩散层703a及栅极配线718f是通过跨设在两者而形成的共通的接触窗710a来连接，漏极扩散层703b及栅极配线718e是通过跨设在两者而形成的共通的接触窗710b来连接。
如图27c所示，在埋入氧化膜层701上形成有存储节点的平面状硅层702a，通过杂质注入等在所述平面状硅层702a形成有N+漏极扩散层703a，在N+漏极扩散层703a表面形成有硅化物层713a。在N+漏极扩散层703a上形成有构成存取晶体管Qn18的柱状硅层721a，及构成驱动晶体管Qn38的柱状硅层722a。在各个柱状硅层的周围形成有栅极绝缘膜717及栅极电极718。通过杂质注入等在柱状硅层上部形成N+源极扩散层714，在源极扩散层表面形成有硅化物层715。形成于存取晶体管Qn18上的接触窗706a是连接于比特线BL8，形成于驱动晶体管Qn38上的接触窗709a是通过配线层连接于接地电位配线Vss8。
如图27d所示，在埋入氧化膜层701上且为存储节点的平面状硅层形成有P+漏极扩散层(704b，704a)。在漏极扩散层704b上形成有构成负载晶体管Qp28的柱状硅层723b，在漏极扩散层704a上形成有构成负载晶体管Qp18的柱状硅层723a。在各个柱状硅层的周围形成有栅极绝缘膜717及栅极电极718，通过杂质注入等在各个柱状硅层上部形成P+源极扩散层716，在源极扩散层表面形成有硅化物层715。形成于负载晶体管Qp28及负载晶体管Qp18上的接触窗(708b，708a)是连接于电源电位配线Vcc8。
在本实施例中也与到目前为止的实施例一样，形成于存储节点的平面状硅层的N+漏极扩散层与P+漏极扩散层以形成于平面状硅层表面的硅化物层而直接连接，借此使存取晶体管、驱动晶体管及负载晶体管的漏极扩散层予以共通化，而当作SRAM的存储节点发挥功能。因此，无须用以分离通常在平面型晶体管为必要的N+源极/漏极扩散层与P+源极/漏极扩散层的元件分离，仅用以分离SRAM的两个存储节点的元件分离就足够，故可实现非常小的SRAM单元面积。
如以上说明，依照本发明，在使用6个MOS晶体管构成的静态型存储器单元中，所述MOS晶体管是由漏极、栅极、以及源极配置于垂直方向的SGT所形成，形成于埋入氧化膜上的平面状硅层上的N+源极扩散层与P+源极扩散层是通过形成于其表面的硅化物层直接连接，而当作SRAM的存储节点发挥功能。因此，无须用以分离通常在平面型晶体管为必要的N+源极/漏极扩散层与P+源极/漏极扩散层的元件分离，元件分离仅分离SRAM的两个存储节点就足够，故可实现具有非常小的存储器单元面积的CMOS型6T-SRAM。

Claims (15)

1.一种半导体存储器件，具备6个MOS晶体管配置排列于形成在衬底上的绝缘膜上的静态型存储器单元，其特征在于，
所述6个MOS晶体管分别为:
分别当作下述元件发挥功能:用以存取存储器的第一及第二NMOS存取晶体管；为了保持存储器单元的数据而驱动存储节点的第一及第二NMOS驱动晶体管；为了保持存储器单元的数据而供给电荷的第一及第二PMOS负载晶体管；
用以存取所述存储器的第一及第二NMOS存取晶体管包含第一扩散层、柱状半导体层及第二扩散层；
所述第一扩散层、柱状半导体层及第二扩散层是以下述方式构成：第一扩散层、柱状半导体层及第二扩散层是配置在形成于衬底上的绝缘膜上朝垂直方向呈阶层状，所述柱状半导体层是配置于所述第一扩散层与所述第二扩散层之间，且在所述柱状半导体层的侧壁形成有栅极；
为了保持存储器单元的数据而驱动存储节点的第一及第二NMOS驱动晶体管的第三扩散层、柱状半导体层及第四扩散层是以下述方式构成：第三扩散层、柱状半导体层及第四扩散层是配置在形成于衬底上的绝缘膜上朝垂直方向呈阶层状，所述柱状半导体层是配置于所述第三扩散层与所述第四扩散层之间，且在所述柱状半导体层的侧壁形成有栅极；
为了保持存储器单元的数据而供给电荷的第一及第二PMOS负载晶体管的第五扩散层、柱状半导体层及第六扩散层是以下述方式构成：第五扩散层、柱状半导体层及第六扩散层是配置在形成于衬底上的绝缘膜上朝垂直方向呈阶层状，所述柱状半导体层是配置于所述第五扩散层与所述第六扩散层之间，且在所述柱状半导体层的侧壁形成有栅极；
第一NMOS存取晶体管、第一NMOS驱动晶体管及第一PMOS负载晶体管是相互邻接而配置排列；
第二NMOS存取晶体管、第二NMOS驱动晶体管及第二PMOS负载晶体管是相互邻接而配置排列；
将当作保持数据的第一存储节点而发挥功能的第一NMOS存取晶体管的第一扩散层、第一NMOS驱动晶体管的第三扩散层及第一PMOS负载晶体管的第五扩散层配置于所述绝缘膜之上、所述柱状半导体层之下，通过形成于所述第一NMOS存取晶体管的第一扩散层、所述第一NMOS驱动晶体管的第三扩散层及所述第一PMOS负载晶体管的第五扩散层各者的表面的第一硅化物层而相互连接所述第一NMOS存取晶体管的第一扩散层、所述第一NMOS驱动晶体管的第三扩散层及所述第一PMOS负载晶体管的第五扩散层；
将当作保持数据的第二存储节点而发挥功能的第二NMOS存取晶体管的第一扩散层、第二NMOS驱动晶体管的第三扩散层及第二PMOS负载晶体管的第五扩散层配置于所述绝缘膜之上、所述柱状半导体层之下，通过形成于所述第二NMOS存取晶体管的第一扩散层、所述第二NMOS驱动晶体管的第三扩散层及所述第二PMOS负载晶体管的第五扩散层各者的表面的第二硅化物层而相互连接所述第二NMOS存取晶体管的第一扩散层、所述第二NMOS驱动晶体管的第三扩散层及所述第二PMOS负载晶体管的第五扩散层。
2.根据权利要求1所述的半导体存储器件，其特征在于，由形成于当作所述第一存储节点而发挥功能的扩散层上的第一NMOS驱动晶体管及第一PMOS负载晶体管的栅极延伸的第一栅极配线是通过共通的第一接触窗来连接，由形成于当作第二存储节点而发挥功能的扩散层上的第二NMOS驱动晶体管及第二PMOS负载晶体管的栅极延伸的第二栅极配线是通过共通的第二接触窗来连接。
3.根据权利要求1所述的半导体存储器件，其特征在于，形成所述第一及第二NMOS驱动晶体管的柱状半导体层的侧壁的周围长度，比形成所述第一及第二PMOS负载晶体管的柱状半导体层的侧壁的周围长度长。
4.根据权利要求1所述的半导体存储器件，其特征在于，通过将形成第一及第二NMOS驱动晶体管的柱状半导体层形成为椭圆形，而将形成所述第一及第二NMOS驱动晶体管的柱状半导体层的侧壁的周围长度形成为比形成所述第一及第二PMOS负载晶体管的柱状半导体层的侧壁的周围长度长。
5.根据权利要求1所述的半导体存储器件，其特征在于，形成所述第一及第二NMOS驱动晶体管的柱状半导体层的侧壁的周围长度，比形成所述第一及第二NMOS存取晶体管的柱状半导体层的侧壁的周围长度长。
6.根据权利要求1所述的半导体存储器件，其特征在于，通过将形成第一及第二NMOS驱动晶体管的柱状半导体层形成为椭圆形，而将形成所述第一及第二NMOS驱动晶体管的柱状半导体层的侧壁的周围长度形成为比形成所述第一及第二NMOS存取晶体管的柱状半导体层的侧壁的周围长度长。
7.根据权利要求1所述的半导体存储器件，其特征在于，形成所述第一及第二PMOS负载晶体管的柱状半导体层的侧壁的周围长度，比形成所述第一及第二NMOS存取晶体管的柱状半导体层的侧壁的周围长度短。
8.根据权利要求1所述的半导体存储器件，其特征在于，分别形成于由第一及第二NMOS存取晶体管的栅极电极分别延伸的第三及第四栅极配线上的第三及第四接触窗的至少一个接触窗是与形成于由邻接的存储器单元的NMOS存取晶体管的栅极电极延伸的栅极配线上的接触窗共有化。
9.根据权利要求1所述的半导体存储器件，其特征在于，所述柱状半导体层是形成六方晶格状。
10.根据权利要求1所述的半导体存储器件，其特征在于，由形成于当作所述第一存储节点而发挥功能的扩散层上的第一NMOS驱动晶体管及第一PMOS负载晶体管的栅极延伸的第五栅极配线是通过共通的第六接触窗而与当作所述第二存储节点而发挥功能的扩散层相连接；
由形成于当作所述第二存储节点而发挥功能的扩散层上的第二NMOS驱动晶体管及第二PMOS负载晶体管的栅极延伸的第六栅极配线是通过共通的第七接触窗而与当作所述第一存储节点而发挥功能的扩散层相连接。
11.根据权利要求1所述的半导体存储器件，其特征在于，所述6个MOS晶体管是在所述绝缘膜上排列成3行2列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第2行第1列；
所述第一NMOS驱动晶体管是排列于第3行第1列；
所述第二NMOS存取晶体管是排列于第3行第2列；
所述第二PMOS负载晶体管是排列于第2行第2列；
所述第二NMOS驱动晶体管是排列于第1行第2列。
12.根据权利要求1所述的半导体存储器件，其特征在于，所述6个MOS晶体管是在所述绝缘膜上排列成3行2列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第3行第1列；
所述第一NMOS驱动晶体管是排列于第2行第1列；
所述第二NMOS存取晶体管是排列于第3行第2列；
所述第二PMOS负载晶体管是排列于第1行第2列；
所述第二NMOS驱动晶体管是排列于第2行第2列。
13.根据权利要求1所述的半导体存储器件，其特征在于，所述6个MOS晶体管是在所述绝缘膜上排列成3行2列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第3行第1列；
所述第一NMOS驱动晶体管是排列于第2行第1列；
所述第二NMOS存取晶体管是排列于第1行第2列；
所述第二PMOS负载晶体管是排列于第3行第2列；
所述第二NMOS驱动晶体管是排列于第2行第2列。
14.根据权利要求13所述的半导体存储器件，其特征在于，使形成于由所述第一及第二NMOS存取晶体管的栅极延伸的第七栅极配线上的第五接触窗共有化。
15.根据权利要求1所述的半导体存储器件，其特征在于，所述6个MOS晶体管是在所述绝缘膜上排列成2行3列；
所述第一NMOS存取晶体管是排列于第1行第1列；
所述第一PMOS负载晶体管是排列于第2行第2列；
所述第一NMOS驱动晶体管是排列于第2行第1列；
所述第二NMOS存取晶体管是排列于第2行第3列；
所述第二PMOS负载晶体管是排列于第1行第2列；
所述第二NMOS驱动晶体管是排列于第1行第3列。
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