JPH06169089A - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents
縦型ｍｏｓｆｅｔの製造方法Info
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- JPH06169089A JPH06169089A JP4114396A JP11439692A JPH06169089A JP H06169089 A JPH06169089 A JP H06169089A JP 4114396 A JP4114396 A JP 4114396A JP 11439692 A JP11439692 A JP 11439692A JP H06169089 A JPH06169089 A JP H06169089A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【構成】Ｎ+ 型シリコン基板１の上にＮ- 型エピタキシ
ャル層２を成長したのち、ドレイン耐圧を高くするため
の深いＰウェル３を形成する。つぎにゲート酸化膜４を
形成したのち、櫛形構造のゲート電極５を形成する。つ
ぎにレジストおよびゲート電極５をマスクとしてイオン
注入したのち高温で熱拡散して、ゲート電極５の引出し
部直下でつながったＰ+ 型ベース６ａを形成する。つぎ
にＰ+ 型バックゲート７およびＮ+ 型ソース８を形成し
たのち、層間絶縁膜９を形成してからソース電極１０を
形成する。 【効果】ゲート電極の引出し部直下のＰウェルおよびＰ
型ベースがナトリウムなどの可動イオンによりＮ型に反
転して、ドレインリーク電流が生じるという問題を解決
することができた。
ャル層２を成長したのち、ドレイン耐圧を高くするため
の深いＰウェル３を形成する。つぎにゲート酸化膜４を
形成したのち、櫛形構造のゲート電極５を形成する。つ
ぎにレジストおよびゲート電極５をマスクとしてイオン
注入したのち高温で熱拡散して、ゲート電極５の引出し
部直下でつながったＰ+ 型ベース６ａを形成する。つぎ
にＰ+ 型バックゲート７およびＮ+ 型ソース８を形成し
たのち、層間絶縁膜９を形成してからソース電極１０を
形成する。 【効果】ゲート電極の引出し部直下のＰウェルおよびＰ
型ベースがナトリウムなどの可動イオンによりＮ型に反
転して、ドレインリーク電流が生じるという問題を解決
することができた。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＨＦ・ＵＨＦ放送機
用の縦型ＭＯＳＦＥＴの製造方法に関するものである。
用の縦型ＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】従来の縦型ＭＯＳＦＥＴについて、図６
〜図９を参照して説明する。
〜図９を参照して説明する。
【０００３】はじめに図６（ａ），（ｂ），（ｃ）に示
すように、Ｎ+ 型シリコン基板１の上にＮ- 型エピタキ
シャル層を成長する。
すように、Ｎ+ 型シリコン基板１の上にＮ- 型エピタキ
シャル層を成長する。
【０００４】つぎに図６（ａ）のＣ−Ｄ断面図である図
６（ｃ）に示すように、Ｎ- 型エピタキシャル層２表面
のドレイン領域を残して深いＰウェル３を形成する。こ
こでＰウェル３を形成することによってドレイン耐圧を
高くすることができる。
６（ｃ）に示すように、Ｎ- 型エピタキシャル層２表面
のドレイン領域を残して深いＰウェル３を形成する。こ
こでＰウェル３を形成することによってドレイン耐圧を
高くすることができる。
【０００５】つぎにゲート酸化膜４を形成したのち櫛形
構造のゲート電極５を形成する。つぎに図７（ａ），
（ｂ），（ｃ）に示すように、レジスト（図示せず）お
よびゲート電極５をマスクとしてイオン注入したのち熱
拡散して、チャネル領域となるＰ型ベース６を形成す
る。このＰ型ベース６の濃度および深さによって、ＶT
（しきい値電圧）およびｇm （相互コンダクタンス）が
決まる。
構造のゲート電極５を形成する。つぎに図７（ａ），
（ｂ），（ｃ）に示すように、レジスト（図示せず）お
よびゲート電極５をマスクとしてイオン注入したのち熱
拡散して、チャネル領域となるＰ型ベース６を形成す
る。このＰ型ベース６の濃度および深さによって、ＶT
（しきい値電圧）およびｇm （相互コンダクタンス）が
決まる。
【０００６】つぎに図８（ａ），（ｂ），（ｃ）に示す
ようにＰ+ 型バックゲート７とＮ+型ソース８を形成す
る。
ようにＰ+ 型バックゲート７とＮ+型ソース８を形成す
る。
【０００７】つぎに図９（ａ），（ｂ），（ｃ）に示す
ように、層間絶縁膜９を形成したのち、コンタクトを開
口してからソース電極１０を形成して縦型ＭＯＳＦＥＴ
の素子部が完成する。
ように、層間絶縁膜９を形成したのち、コンタクトを開
口してからソース電極１０を形成して縦型ＭＯＳＦＥＴ
の素子部が完成する。
【０００８】この縦型ＭＯＳＦＥＴは、ゲート電極５に
正電圧を印加してチャネル領域を導通させて裏面のＮ+
型シリコン基板１のドレインから、ソース電極１０に電
流が流れる。ソース・ドレイン間のバイアスが印加され
るＰ型ウェル３およびＰ型ベース６とＮ- 型エピタキシ
ャル層２とのＰＮ接合ダイオードによってドレイン耐圧
が決まる。ゲート電極５にはドレイン電界が加わらない
ので、高い電源電圧で動作させることができる。
正電圧を印加してチャネル領域を導通させて裏面のＮ+
型シリコン基板１のドレインから、ソース電極１０に電
流が流れる。ソース・ドレイン間のバイアスが印加され
るＰ型ウェル３およびＰ型ベース６とＮ- 型エピタキシ
ャル層２とのＰＮ接合ダイオードによってドレイン耐圧
が決まる。ゲート電極５にはドレイン電界が加わらない
ので、高い電源電圧で動作させることができる。
【０００９】
【発明が解決しようとする課題】この縦型ＭＯＳＦＥＴ
において、ゲート電極６ストライプ部の片側からイオン
注入されている。そのため図９（ｂ）に示すように、反
対側の引出し部直下にはＰウェル３の中にＰ型ベース６
のない低濃度領域が存在する。
において、ゲート電極６ストライプ部の片側からイオン
注入されている。そのため図９（ｂ）に示すように、反
対側の引出し部直下にはＰウェル３の中にＰ型ベース６
のない低濃度領域が存在する。
【００１０】ゲート電極６直下のＰ型ウェル３およびＰ
型ベース６の表面がナトリウムなどの稼働イオンによっ
てＮ型に反転して、チャネル領域が導通してリーク電流
が生じるという問題があった。
型ベース６の表面がナトリウムなどの稼働イオンによっ
てＮ型に反転して、チャネル領域が導通してリーク電流
が生じるという問題があった。
【００１１】
【課題を解決するための手段】本発明の縦型ＭＯＳＦＥ
Ｔの製造方法は、一導電型半導体基板の一主面に一導電
型エピタキシャル層を成長する工程と、全面にゲート酸
化膜を形成したのち、ポリシリコンからなるストライプ
部および引出し部を有するゲート電極を形成する工程
と、第１のレジストおよび前記ゲート電極をマスクとし
てイオン注入したのち、熱処理して前記一導電型エピタ
キシャル層の表面に逆導電型ウェルを形成する工程と、
第２のレジストおよび前記ゲート電極をマスクとしてイ
オン注入したのち、熱処理して前記一導電型エピタキシ
ャル層の表面に前記ゲート電極のストライプ部両側の引
出し部直下で連続した逆導電型ベースを形成する工程と
を含むものである。
Ｔの製造方法は、一導電型半導体基板の一主面に一導電
型エピタキシャル層を成長する工程と、全面にゲート酸
化膜を形成したのち、ポリシリコンからなるストライプ
部および引出し部を有するゲート電極を形成する工程
と、第１のレジストおよび前記ゲート電極をマスクとし
てイオン注入したのち、熱処理して前記一導電型エピタ
キシャル層の表面に逆導電型ウェルを形成する工程と、
第２のレジストおよび前記ゲート電極をマスクとしてイ
オン注入したのち、熱処理して前記一導電型エピタキシ
ャル層の表面に前記ゲート電極のストライプ部両側の引
出し部直下で連続した逆導電型ベースを形成する工程と
を含むものである。
【００１２】
【実施例】本発明の第１の実施例について、図１〜４を
参照して説明する。
参照して説明する。
【００１３】はじめに図１（ａ），（ｂ），（ｃ）に示
すように、Ｎ+ 型シリコン基板１の上にＮ- 型エピタキ
シャル層２を成長したのち、Ｎ- 型エピタキシャル層２
表面のドレイン領域を残して深いＰウェル３を形成す
る。ここでＰウェル３を形成することによってドレイン
耐圧を高くすることができる。つぎにゲート酸化膜４を
形成したのち、櫛形構造のゲート電極５を形成する。
すように、Ｎ+ 型シリコン基板１の上にＮ- 型エピタキ
シャル層２を成長したのち、Ｎ- 型エピタキシャル層２
表面のドレイン領域を残して深いＰウェル３を形成す
る。ここでＰウェル３を形成することによってドレイン
耐圧を高くすることができる。つぎにゲート酸化膜４を
形成したのち、櫛形構造のゲート電極５を形成する。
【００１４】つぎに図２（ａ），（ｂ），（ｃ）に示す
ように、レジスト（図示せず）およびゲート電極５をマ
スクとしてイオン注入したのち高温で熱拡散して、チャ
ネル領域となるＰ+ 型ベース６ａを形成する。従来例よ
りもレジストの開口を拡げたので、Ｐ+ 型ベース６ａの
面積が広がっている。高温で熱拡散したので、ゲート電
極５のストライプ部の両側から深く拡散されて、高濃度
のＰ+ 型ベース６ａがつながっている。このＰ+ 型ベー
ス６ａの濃度および深さによって、ＶT （しきい値電
圧）およびｇm （相互コンダクタンス）が決まる。
ように、レジスト（図示せず）およびゲート電極５をマ
スクとしてイオン注入したのち高温で熱拡散して、チャ
ネル領域となるＰ+ 型ベース６ａを形成する。従来例よ
りもレジストの開口を拡げたので、Ｐ+ 型ベース６ａの
面積が広がっている。高温で熱拡散したので、ゲート電
極５のストライプ部の両側から深く拡散されて、高濃度
のＰ+ 型ベース６ａがつながっている。このＰ+ 型ベー
ス６ａの濃度および深さによって、ＶT （しきい値電
圧）およびｇm （相互コンダクタンス）が決まる。
【００１５】つぎに図３（ａ），（ｂ），（ｃ）に示す
ように、Ｐ+ 型バックゲート７およひＮ+ 型ソース８を
形成する。
ように、Ｐ+ 型バックゲート７およひＮ+ 型ソース８を
形成する。
【００１６】つぎに図４（ａ），（ｂ），（ｃ）に示す
ように、層間絶縁膜９を形成したのち、コンタクトを開
口してソース電極１０を形成する。
ように、層間絶縁膜９を形成したのち、コンタクトを開
口してソース電極１０を形成する。
【００１７】本実施例において、ゲート電極５の引出し
部ではストライプの両側からイオン注入したのち、熱処
理によって押し込み拡散して引出し部でつながったＰ+
型ベース６ａを形成する。その結果、ゲート電極５のス
トライプ部の引出し部側直下で高濃度のＰ+ 型ベース６
ａが形成される。チャネル領域において、Ｐ型からＮ型
に反転し易い低濃度層がなくなってリーク電流を低減す
ることができた。
部ではストライプの両側からイオン注入したのち、熱処
理によって押し込み拡散して引出し部でつながったＰ+
型ベース６ａを形成する。その結果、ゲート電極５のス
トライプ部の引出し部側直下で高濃度のＰ+ 型ベース６
ａが形成される。チャネル領域において、Ｐ型からＮ型
に反転し易い低濃度層がなくなってリーク電流を低減す
ることができた。
【００１８】つぎに本発明の第２の実施例について、図
５（ａ），（ｂ），（ｃ）を参照して説明する。
５（ａ），（ｂ），（ｃ）を参照して説明する。
【００１９】本実施例においては、ゲート電極５のスト
ライプ部の引出し部側の一部に開口５ｂを設けた。その
結果、レジスト（図示せず）およびゲート電極５をマス
クとしてイオン注入したのち、熱処理して形成されたＰ
+ 型ベース６ａの開口５ｂ直下の濃度を局部的に高める
ことができる。第１の実施例よりもさらにリーク電流を
低減することができた。
ライプ部の引出し部側の一部に開口５ｂを設けた。その
結果、レジスト（図示せず）およびゲート電極５をマス
クとしてイオン注入したのち、熱処理して形成されたＰ
+ 型ベース６ａの開口５ｂ直下の濃度を局部的に高める
ことができる。第１の実施例よりもさらにリーク電流を
低減することができた。
【００２０】以上、Ｎチャネル縦型ＭＯＳＦＥＴについ
て説明したが、本発明はＰチャネル縦型ＭＯＳＦＥＴの
ほか、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉ
ｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）などに適用して
も、同様の効果を得ることができる。
て説明したが、本発明はＰチャネル縦型ＭＯＳＦＥＴの
ほか、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉ
ｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）などに適用して
も、同様の効果を得ることができる。
【００２１】
【発明の効果】ポリシリコンからなるゲート電極直下の
ストライプ部の引出し部側でつながった高濃度のＰ+ 型
ベースを形成した。その結果、ゲート電極直下のＰ型ウ
ェルおよびＰ型ベースの表面がナトリウムなどの稼働イ
オンによってＮ型に反転して、チャネル領域が導通して
リーク電流が生じるという問題を解消することができ
た。
ストライプ部の引出し部側でつながった高濃度のＰ+ 型
ベースを形成した。その結果、ゲート電極直下のＰ型ウ
ェルおよびＰ型ベースの表面がナトリウムなどの稼働イ
オンによってＮ型に反転して、チャネル領域が導通して
リーク電流が生じるという問題を解消することができ
た。
【００２２】図１０に示すように、従来８００μＡもあ
ったＩdss （ドレインリーク電流）の平均値を数μＡに
低減することができた。
ったＩdss （ドレインリーク電流）の平均値を数μＡに
低減することができた。
【図１】（ａ）は本発明の第１の実施例の第１の製造工
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図２】（ａ）は本発明の第１の実施例の第２の製造工
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図３】（ａ）は本発明の第１の実施例の第３の製造工
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図４】（ａ）は本発明の第１の実施例の第４の製造工
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図５】（ａ）は本発明の第２の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
（ａ）のＣ−Ｄ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
（ａ）のＣ−Ｄ断面図である。
【図６】（ａ）は従来の縦型ＭＯＳＦＥＴの第１の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図７】（ａ）は従来の縦型ＭＯＳＦＥＴの第２の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図８】（ａ）は従来の縦型ＭＯＳＦＥＴの第３の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図９】（ａ）は従来の縦型ＭＯＳＦＥＴの第４の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図１０】ドレインリーク電流Ｉdss の度数分布を示す
グラフである。
グラフである。
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３ Ｐウェル ４ ゲート酸化膜 ５ ゲート電極 ５ａ 開口 ６ Ｐ型ベース ６ａ Ｐ+ 型ベース ７ Ｐ+ 型バックゲート ８ Ｎ+ 型ソース ９ 層間絶縁膜 １０ ソース電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施例の第１の製造工
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図２】本発明の第１の実施例の第２の製造工程を示す
平面図、そのＡ−Ｂ断面図およびＣ−Ｄ断面図である。
平面図、そのＡ−Ｂ断面図およびＣ−Ｄ断面図である。
【図３】本発明の第１の実施例の第３の製造工程を示す
平面図、そのＡ−Ｂ断面図およびＣ−Ｄ断面図である。
平面図、そのＡ−Ｂ断面図およびＣ−Ｄ断面図である。
【図４】（ａ）は本発明の第１の実施例の第４の製造工
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図
である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図５】（ａ）は本発明の第２の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
（ａ）のＣ−Ｄ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
（ａ）のＣ−Ｄ断面図である。
【図６】（ａ）は従来の縦型ＭＯＳＦＥＴの第１の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図７】（ａ）は従来の縦型ＭＯＳＦＥＴの第２の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図８】（ａ）は従来の縦型ＭＯＳＦＥＴの第３の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図９】（ａ）は従来の縦型ＭＯＳＦＥＴの第４の製造
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
工程を示す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面
図である。（ｃ）は（ａ）のＣ−Ｄ断面図である。
【図１０】ドレインリーク電流Ｉdss の度数分布を示す
グラフである。
グラフである。
【符号の説明】 １ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３ Ｐウェル ４ ゲート酸化膜 ５ ゲート電極 ５ａ 開口 ６ Ｐ型ベース ６ａ Ｐ+ 型ベース ７ Ｐ+ 型バックゲート ８ Ｎ+ 型ソース ９ 層間絶縁膜 １０ ソース電極
Claims (2)
- 【請求項１】 一導電型半導体基板の一主面に一導電型
エピタキシャル層を成長する工程と、全面にゲート酸化
膜を形成したのち、ポリシリコンからなるストライプ部
および引出し部を有するゲート電極を形成する工程と、
第１のレジストおよび前記ゲート電極をマスクとしてイ
オン注入したのち、熱処理して前記一導電型エピタキシ
ャル層の表面に逆導電型ウェルを形成する工程と、第２
のレジストおよび前記ゲート電極をマスクとしてイオン
注入したのち、熱処理して前記一導電型エピタキシャル
層の表面に前記ゲート電極のストライプ部両側の引出し
部直下で連続した逆導電型ベースを形成する工程とを含
む縦型ＭＯＳＦＥＴの製造方法。 - 【請求項２】 ゲート電極のストライプ部の引出し部側
の一部に開口が形成されている請求項１記載の縦型ＭＯ
ＳＦＥＴの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114396A JPH06169089A (ja) | 1992-05-07 | 1992-05-07 | 縦型ｍｏｓｆｅｔの製造方法 |
| US08/420,715 US5733811A (en) | 1992-05-07 | 1995-04-11 | Method for fabricating vertical type mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114396A JPH06169089A (ja) | 1992-05-07 | 1992-05-07 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169089A true JPH06169089A (ja) | 1994-06-14 |
Family
ID=14636636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114396A Pending JPH06169089A (ja) | 1992-05-07 | 1992-05-07 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5733811A (ja) |
| JP (1) | JPH06169089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979861B2 (en) * | 2002-05-30 | 2005-12-27 | Apd Semiconductor, Inc. | Power device having reduced reverse bias leakage current |
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|---|---|---|---|---|
| US6027975A (en) * | 1998-08-28 | 2000-02-22 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
| EP1063697B1 (en) | 1999-06-18 | 2003-03-12 | Lucent Technologies Inc. | A process for fabricating a CMOS integrated circuit having vertical transistors |
| WO2005044142A2 (en) * | 2003-11-10 | 2005-05-19 | Angiotech International Ag | Intravascular devices and fibrosis-inducing agents |
| EP2178025B1 (en) | 2008-10-14 | 2011-12-14 | Dolphiscan AS | Ultrasonic imaging apparatus for reading and decoding machine-readable matrix symbols |
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| US5288653A (en) * | 1991-02-27 | 1994-02-22 | Nec Corporation | Process of fabricating an insulated-gate field effect transistor |
| DE4121375A1 (de) * | 1991-06-28 | 1993-01-14 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement sowie verfahren zu dessen herstellung |
-
1992
- 1992-05-07 JP JP4114396A patent/JPH06169089A/ja active Pending
-
1995
- 1995-04-11 US US08/420,715 patent/US5733811A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979861B2 (en) * | 2002-05-30 | 2005-12-27 | Apd Semiconductor, Inc. | Power device having reduced reverse bias leakage current |
Also Published As
| Publication number | Publication date |
|---|---|
| US5733811A (en) | 1998-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |