JPH0746716B2 - 注入された抵抗器の製作方法および半導体抵抗器 - Google Patents
注入された抵抗器の製作方法および半導体抵抗器Info
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- JPH0746716B2 JPH0746716B2 JP61157151A JP15715186A JPH0746716B2 JP H0746716 B2 JPH0746716 B2 JP H0746716B2 JP 61157151 A JP61157151 A JP 61157151A JP 15715186 A JP15715186 A JP 15715186A JP H0746716 B2 JPH0746716 B2 JP H0746716B2
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Description
【発明の詳細な説明】 この発明は注入された抵抗器を製作する方法およびその
方法で得られる抵抗器に関するものである。
方法で得られる抵抗器に関するものである。
周知のように、たとえばトランジスタのような能動構成
要素に回路的に接続される集積抵抗回路構成要素として
使用するための、半導体サブストレートまたはチップ内
の抵抗要素、特に高オーム値の抵抗器を製作するため
に、いくつかの技術が現在採用されており、それらの最
も一般的なものはエミッタ領域の拡散に続いて、そのよ
うな抵抗器を製作すること、すなわちその工程の終わり
に製作することと、ベースおよびエミッタ領域の生成お
よび拡散の前にそれらを製作することである。
要素に回路的に接続される集積抵抗回路構成要素として
使用するための、半導体サブストレートまたはチップ内
の抵抗要素、特に高オーム値の抵抗器を製作するため
に、いくつかの技術が現在採用されており、それらの最
も一般的なものはエミッタ領域の拡散に続いて、そのよ
うな抵抗器を製作すること、すなわちその工程の終わり
に製作することと、ベースおよびエミッタ領域の生成お
よび拡散の前にそれらを製作することである。
先行技術の前者の方法では、抵抗器は、一般的に、かな
りの厚みを有するフィールド酸化物上でフォト処理によ
って一般的に得られる。このため、抵抗器を交差する金
属層または配線層（これより先は「金属」とする）が断
線するという問題が生じるかもしれず、さらに、もしそ
の抵抗器を交差する金属が高電位であれば、抵抗器のオ
ーム値の不所望な変化もまた起こるかもしれない。
りの厚みを有するフィールド酸化物上でフォト処理によ
って一般的に得られる。このため、抵抗器を交差する金
属層または配線層（これより先は「金属」とする）が断
線するという問題が生じるかもしれず、さらに、もしそ
の抵抗器を交差する金属が高電位であれば、抵抗器のオ
ーム値の不所望な変化もまた起こるかもしれない。
逆もまた同様で、上で述べられた後者の先行技術の方法
では、述べられたようにベースおよびエミッタ領域の生
成および拡散の後で抵抗器が生成される。この場合、抵
抗のオーム値が、連続的な酸化のような熱処理に依存す
るといった実質的な欠点に遭遇する。
では、述べられたようにベースおよびエミッタ領域の生
成および拡散の後で抵抗器が生成される。この場合、抵
抗のオーム値が、連続的な酸化のような熱処理に依存す
るといった実質的な欠点に遭遇する。
したがって、この発明の狙いは注入された抵抗器を製作
する方法を提供することであって、それによって先行の
方法に影響を及ぼす欠点は除去され得る。
する方法を提供することであって、それによって先行の
方法に影響を及ぼす欠点は除去され得る。
上の狙いの中で、この発明の主たる目的は、抵抗器自身
を交差するいかなる金属の断線も引き起こさず、そして
それらの値を変化させ得る高電位の金属によって影響さ
れない、高い抵抗値のそして最少の負担の抵抗器を与え
る、示されたような方法を提供することである。
を交差するいかなる金属の断線も引き起こさず、そして
それらの値を変化させ得る高電位の金属によって影響さ
れない、高い抵抗値のそして最少の負担の抵抗器を与え
る、示されたような方法を提供することである。
この発明の別の目的は、半導体本体の連続的な酸化のよ
うな処理から独立して抵抗器を製作することができる、
示されたような方法を提供することである。
うな処理から独立して抵抗器を製作することができる、
示されたような方法を提供することである。
この発明の他の目的は、最少の工程数を含み、そして従
来の技術および装置を利用して非常に経済的な方法で実
現され得る。示されたような方法を提供することであ
る。
来の技術および装置を利用して非常に経済的な方法で実
現され得る。示されたような方法を提供することであ
る。
この発明に従えば、上記の狙いおよび目的はこれより先
に明らかとなる他の目的とともに、注入した抵抗器を製
作する方法によって達成され、その方法は順に、周知の
技術で高抵抗値ゾーンを半導体領域内に注入する第１の
工程を含み、その高抵抗値ゾーンは設定された幅おみび
長さを有し、さらに、設定された厚みを有する多結晶シ
リコン層を生成し、それによって前記高抵抗値ゾーンを
完全に覆う第２の工程と、前記半導体領域内に設定され
た導電率およびドーピングを有するさらに別のゾーンの
生成および拡散の少なくとも１つの第３の工程とを含
む。
に明らかとなる他の目的とともに、注入した抵抗器を製
作する方法によって達成され、その方法は順に、周知の
技術で高抵抗値ゾーンを半導体領域内に注入する第１の
工程を含み、その高抵抗値ゾーンは設定された幅おみび
長さを有し、さらに、設定された厚みを有する多結晶シ
リコン層を生成し、それによって前記高抵抗値ゾーンを
完全に覆う第２の工程と、前記半導体領域内に設定され
た導電率およびドーピングを有するさらに別のゾーンの
生成および拡散の少なくとも１つの第３の工程とを含
む。
この発明のさらに別の特徴および利点は、この１つの図
を参照して以下の詳細な説明から明らかとなり、その図
はこの発明に従った半導体チップ内に注入された高い抵
抗値の抵抗器の拡大した断面図を示す。
を参照して以下の詳細な説明から明らかとなり、その図
はこの発明に従った半導体チップ内に注入された高い抵
抗値の抵抗器の拡大した断面図を示す。
引用された図面を特に参照すると、この発明に従って半
導体サブストレート内に注入された最少の負担の高オー
ム値抵抗器を製作する方法は、周知の技術で参照番号１
で一般に示される半導体サブストレート内に、参照番号
２で一般に示されるたとえばＰ型の高抵抗値ゾーンを注
入する第１の工程を含み、そのゾーンは要求される抵抗
値をもとにして設定される幅および長さを有する。特
に、高抵抗値ゾーンはフォトリソグラフィの工程で得ら
れるマスクを通して、半導体チップ（サブストレート
１）の表面上へ硼素を注入することによって得ることが
できる。
導体サブストレート内に注入された最少の負担の高オー
ム値抵抗器を製作する方法は、周知の技術で参照番号１
で一般に示される半導体サブストレート内に、参照番号
２で一般に示されるたとえばＰ型の高抵抗値ゾーンを注
入する第１の工程を含み、そのゾーンは要求される抵抗
値をもとにして設定される幅および長さを有する。特
に、高抵抗値ゾーンはフォトリソグラフィの工程で得ら
れるマスクを通して、半導体チップ（サブストレート
１）の表面上へ硼素を注入することによって得ることが
できる。
この発明に従えば、その抵抗ゾーン２を注入した後に多
結晶シリコン３が生成され、それは抵抗ゾーン２を完全
に覆う。ポリシリコン層３の厚みもまた特定の要求に合
うように設定される。図面から、抵抗ゾーン２はその端
部に近接して、たとえばこれもまたＰ型の２つのゾーン
４および５を有することがわかり、これらは形成される
抵抗要素２の端子を規定するように適合される。引き続
き、方法のさらに他の工程では、たとえばベースおよび
エミッタゾーンが形成されてもよく、これらは詳細に説
明されていないが、設定されたドーピングおよび導電率
を有してもよい。
結晶シリコン３が生成され、それは抵抗ゾーン２を完全
に覆う。ポリシリコン層３の厚みもまた特定の要求に合
うように設定される。図面から、抵抗ゾーン２はその端
部に近接して、たとえばこれもまたＰ型の２つのゾーン
４および５を有することがわかり、これらは形成される
抵抗要素２の端子を規定するように適合される。引き続
き、方法のさらに他の工程では、たとえばベースおよび
エミッタゾーンが形成されてもよく、これらは詳細に説
明されていないが、設定されたドーピングおよび導電率
を有してもよい。
こうして、酸化はポリシリコン上になされるので、結果
として生じる抵抗器２はいかなる連続の酸化処理からも
特に独立しており、そこからの影響を受け得ない。二酸
化シリコンの上部絶縁層は参照番号６で図に示されてい
る。
として生じる抵抗器２はいかなる連続の酸化処理からも
特に独立しており、そこからの影響を受け得ない。二酸
化シリコンの上部絶縁層は参照番号６で図に示されてい
る。
当業者が認めるであろうように、ポリシリコンは抵抗器
を交差するいかなる高電位金属に対してもスクリーンと
しての働きをする。さらに、この発明の方法は上で述べ
られたような先行技術の重大な欠点を示していた、抵抗
器を交差するいかなる金属の起こりうる断線の問題も解
決する。
を交差するいかなる高電位金属に対してもスクリーンと
しての働きをする。さらに、この発明の方法は上で述べ
られたような先行技術の重大な欠点を示していた、抵抗
器を交差するいかなる金属の起こりうる断線の問題も解
決する。
この発明のために、たとえば１キロオーム／平方の高値
の抵抗要素を得ることが可能であることが実際に発見さ
れ、その値は引用された外部の影響にかかわらず、実質
的に一定のままである。
の抵抗要素を得ることが可能であることが実際に発見さ
れ、その値は引用された外部の影響にかかわらず、実質
的に一定のままである。
この発明が前に述べられた目的を完全に達成することが
前述のことから認められるであろう。
前述のことから認められるであろう。
特に、この発明に従った方法は一般にチップサブストレ
ート内に集積された素子の完成前に、たとえばベースお
よびエミッタの生成および拡散の前に、抵抗器が形成さ
れる、以前に示された方法の第２のクラスに入るとして
も、連続した処理から独立し、最少の負担の高い抵抗値
の注入された抵抗器を与える、特定のポリシリコン生成
工程を提供し、そして以前に述べられた利点のすべてを
有するという点でその方法のクラスからはずれている。
ート内に集積された素子の完成前に、たとえばベースお
よびエミッタの生成および拡散の前に、抵抗器が形成さ
れる、以前に示された方法の第２のクラスに入るとして
も、連続した処理から独立し、最少の負担の高い抵抗値
の注入された抵抗器を与える、特定のポリシリコン生成
工程を提供し、そして以前に述べられた利点のすべてを
有するという点でその方法のクラスからはずれている。
この発明はその特定の実施例を参照して説明されたが、
この発明の概念の範囲内の修正および変化が可能である
ことが理解される。例として、その方法は異なる高オー
ム値を有する複数個の抵抗器を同時に製作するようにた
やすく拡張されてもよい。
この発明の概念の範囲内の修正および変化が可能である
ことが理解される。例として、その方法は異なる高オー
ム値を有する複数個の抵抗器を同時に製作するようにた
やすく拡張されてもよい。
図面は半導体チップ内に注入された拡大された高値の抵
抗器の断面図である。 図において、１は半導体サブストレート、２はＰ型高抵
抗器ゾーン、３は多結晶シリコン、４および５はＰ型の
ゾーン、６は二酸化シリコンである。
抗器の断面図である。 図において、１は半導体サブストレート、２はＰ型高抵
抗器ゾーン、３は多結晶シリコン、４および５はＰ型の
ゾーン、６は二酸化シリコンである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランコ・ベルトツチ イタリア共和国、（プロヴインス・オブ・ ミラノ） ミラノ、ヴイア・ドン・グノツ チ、29 (56)参考文献 特開 昭54−121083（ＪＰ，Ａ) 特開 昭50−87593（ＪＰ，Ａ)
Claims (10)
- 【請求項１】注入された抵抗器を製作する方法であっ
て、 周知の技術で半導体領域に高抵抗値ゾーンを注入する第
１の工程を含み、前記高抵抗値ゾーンは設定された幅お
よび長さを有し、 設定された厚みを有する多結晶シリコンの層を生成し、
それによって前記高抵抗値ゾーンを完全に覆う第２の工
程と、 前記半導体領域内に設定された導電率とドーピングを有
するさらに他のゾーンの生成および拡散の少なくとも１
つの第３の工程とを順に含む、方法。 - 【請求項２】設定された導電率およびドーピングを有す
る前記さらに他のゾーンがベースおよびエミッタゾーン
であることを特徴とする、特許請求の範囲第１項に記載
の方法。 - 【請求項３】酸化工程が前記多結晶シリコン層の上で実
行される、特許請求の範囲第１項に記載の方法。 - 【請求項４】表面区域を有する半導体サブストレート
と、 前記表面区域に沿って前記半導体サブストレート内に延
在する、半導体に注入された抵抗器と、 少なくとも前記半導体に注入された抵抗器領域上の前記
半導体サブストレートの前記表面区域上に延在する多結
晶シリコン層とを含む、半導体抵抗器。 - 【請求項５】前記多結晶シリコン層を覆う保護酸化物層
をさらに含む、特許請求の範囲第４項に記載の半導体抵
抗器。 - 【請求項６】表面区域を有する半導体サブストレート
と、 前記表面区域に沿って前記半導体サブストレート内に延
在する、半導体に注入された抵抗器とを含み、前記注入
された抵抗器領域は設定された長さおよび幅を有し、さ
らに、 前記半導体サブストレートの前記表面区域上に延在し、
かつ少なくとも前記半導体に注入された抵抗器領域を完
全に覆う多結晶シリコン層を含む、半導体抵抗器。 - 【請求項７】前記多結晶シリコン層を完全に覆う保護酸
化物層をさらに含む、特許請求の範囲第６項に記載の半
導体抵抗器。 - 【請求項８】前記半導体に注入された抵抗器領域が1KOh
m/平方のシート抵抗を有する、特許請求の範囲第６項に
記載の半導体抵抗器。 - 【請求項９】半導体抵抗器を製作する方法であって、 予め設定されたパターンに従って半導体サブストレート
に半導体抵抗器領域を注入する工程と、 前記半導体サブストレートの表面区域上に多結晶シリコ
ン層を生成する工程とを含み、前記多結晶シリコン層は
少なくとも前記半導体抵抗器領域で前記表面区域を覆
う、方法。 - 【請求項１０】前記多結晶シリコン層の上で酸化物層を
生成する工程をさらに含む、特許請求の範囲第９項に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8521433A IT1214621B (it) | 1985-07-04 | 1985-07-04 | Procedimento per realizzare una resistenza di alto valore ohmico e minimo ingombro impiantata in un corpo di semiconduttore, e resistenza ottenuta. |
| IT21433A/85 | 1985-07-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271255A JPS6271255A (ja) | 1987-04-01 |
| JPH0746716B2 true JPH0746716B2 (ja) | 1995-05-17 |
Family
ID=11181722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157151A Expired - Fee Related JPH0746716B2 (ja) | 1985-07-04 | 1986-07-02 | 注入された抵抗器の製作方法および半導体抵抗器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4725810A (ja) |
| JP (1) | JPH0746716B2 (ja) |
| DE (1) | DE3621351C2 (ja) |
| FR (1) | FR2584532A1 (ja) |
| GB (1) | GB2177541B (ja) |
| IT (1) | IT1214621B (ja) |
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|---|---|---|---|---|
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| JPH10508430A (ja) * | 1994-06-09 | 1998-08-18 | チップスケール・インコーポレーテッド | 抵抗器の製造 |
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| US5587696A (en) * | 1995-06-28 | 1996-12-24 | Taiwan Semiconductor Manufacturing Company Ltd. | High resistance polysilicon resistor for integrated circuits and method of fabrication thereof |
| US5883566A (en) * | 1997-02-24 | 1999-03-16 | International Business Machines Corporation | Noise-isolated buried resistor |
| US6034411A (en) * | 1997-10-29 | 2000-03-07 | Intersil Corporation | Inverted thin film resistor |
| TW409419B (en) * | 1998-07-06 | 2000-10-21 | United Microelectronics Corp | Manufacture method of integrated circuit resistor |
| US6228735B1 (en) * | 1998-12-15 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating thin-film transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3829890A (en) * | 1971-11-01 | 1974-08-13 | Corning Glass Works | Ion implanted resistor and method |
| GB1488732A (en) * | 1976-05-07 | 1977-10-12 | Ferranti Ltd | Integrated circuit devices and to their manufacture |
| US4167804A (en) * | 1976-12-13 | 1979-09-18 | General Motors Corporation | Integrated circuit process compatible surge protection resistor |
| JPS5910581B2 (ja) * | 1977-12-01 | 1984-03-09 | 富士通株式会社 | 半導体装置の製造方法 |
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| US4467312A (en) * | 1980-12-23 | 1984-08-21 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor resistor device |
-
1985
- 1985-07-04 IT IT8521433A patent/IT1214621B/it active
-
1986
- 1986-06-16 GB GB8614622A patent/GB2177541B/en not_active Expired
- 1986-06-20 US US06/876,964 patent/US4725810A/en not_active Expired - Lifetime
- 1986-06-25 FR FR8609216A patent/FR2584532A1/fr active Pending
- 1986-06-25 NL NL8601663A patent/NL8601663A/nl not_active Application Discontinuation
- 1986-06-26 DE DE3621351A patent/DE3621351C2/de not_active Expired - Fee Related
- 1986-07-02 JP JP61157151A patent/JPH0746716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| NL8601663A (nl) | 1987-02-02 |
| GB2177541A (en) | 1987-01-21 |
| IT8521433A0 (it) | 1985-07-04 |
| DE3621351A1 (de) | 1987-01-08 |
| GB8614622D0 (en) | 1986-07-23 |
| DE3621351C2 (de) | 1999-12-02 |
| FR2584532A1 (fr) | 1987-01-09 |
| GB2177541B (en) | 1989-08-16 |
| US4725810A (en) | 1988-02-16 |
| JPS6271255A (ja) | 1987-04-01 |
| IT1214621B (it) | 1990-01-18 |
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