JPH0518264B2 - - Google Patents
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- Publication number
- JPH0518264B2 JPH0518264B2 JP58246505A JP24650583A JPH0518264B2 JP H0518264 B2 JPH0518264 B2 JP H0518264B2 JP 58246505 A JP58246505 A JP 58246505A JP 24650583 A JP24650583 A JP 24650583A JP H0518264 B2 JPH0518264 B2 JP H0518264B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- manufacturing
- resistance
- wiring
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明は集積回路装置の製造方法に関し、特に
マスタ・スライスICの製造方法に関するもので
ある。
マスタ・スライスICの製造方法に関するもので
ある。
＜技術技術＞
LSIの開発期間及び費用負担の軽減を図る方法
としてマスタ・スライスICが利用されている。
該マスタ・スライスICは、配線工程前までを終
えたウエハを製作し、配線層のみをユーザの要求
に応じて設計し、要求される論理機能を実現する
集積回路である。このようなマスタ・スライス方
式は短時間で集積回路を開発することができると
いう利点がある反面、抵抗やトランジスタ等の回
路を構成する基本回路素子の形状が予め決められ
ており、そのために回路設計の自由度が著しく制
約され、必ずしも満足できる特性を持つた回路が
得られないという問題があつた。
としてマスタ・スライスICが利用されている。
該マスタ・スライスICは、配線工程前までを終
えたウエハを製作し、配線層のみをユーザの要求
に応じて設計し、要求される論理機能を実現する
集積回路である。このようなマスタ・スライス方
式は短時間で集積回路を開発することができると
いう利点がある反面、抵抗やトランジスタ等の回
路を構成する基本回路素子の形状が予め決められ
ており、そのために回路設計の自由度が著しく制
約され、必ずしも満足できる特性を持つた回路が
得られないという問題があつた。
即ち従来のマスタ・スライスICに設けられた
抵抗素子は、第２図ａに示す如く、所望機能を得
るための配線を作製するより前の工程で既に半導
体基板１に拡散抵抗２1，２2が作製され、該拡散
抵抗２1，２2はユーザからの要求に応じて第２図
ｂに示す如く配線３1，３2…によつて相互に或い
は他の回路素子との間が電気的接続される。この
ように抵抗素子は予め拡散抵抗として基板に作製
され、その作製条件によつて決定された特性をも
つことになり、自由度は著しく制限されるという
欠点は避けられない。
抵抗素子は、第２図ａに示す如く、所望機能を得
るための配線を作製するより前の工程で既に半導
体基板１に拡散抵抗２1，２2が作製され、該拡散
抵抗２1，２2はユーザからの要求に応じて第２図
ｂに示す如く配線３1，３2…によつて相互に或い
は他の回路素子との間が電気的接続される。この
ように抵抗素子は予め拡散抵抗として基板に作製
され、その作製条件によつて決定された特性をも
つことになり、自由度は著しく制限されるという
欠点は避けられない。
＜発明の目的＞
本発明は上記従来のマスタ・スライス方式によ
る集積回路装置の製造方法がもつ欠点を除去し、
回路設計の自由度をより高め、所望特性を有する
集積回路を、容易に製作し得る製造方法を提供す
る。
る集積回路装置の製造方法がもつ欠点を除去し、
回路設計の自由度をより高め、所望特性を有する
集積回路を、容易に製作し得る製造方法を提供す
る。
＜実施例＞
本実施例では、マスタ・スライスIC内に含ま
せる抵抗素子の形状を、論理回路機能に対応した
配線を作製する段階で、ある程度自由にレイアウ
トし得る製造方法である。
せる抵抗素子の形状を、論理回路機能に対応した
配線を作製する段階で、ある程度自由にレイアウ
トし得る製造方法である。
第１図ａは、従来の製造工程における配線作製
工程前のウエハ状態、即ちユーザの要求に応じた
所望の論理回路機能を得るべく回路素子間を配線
する工程前のウエハ状態に対応し、特にチツプ内
の抵抗素子を設けるための領域を示す。本実施例
においては、抵抗を作製するべく準備された基板
の抵抗領域５に、抵抗素子用拡散処理を施こすこ
となくオーミツクコンタクトを取るための電極部
分４のみを予め作製する。このような電極４のみ
が作製された基板に対して、所望機能を得るべく
トランジスタ等を配線する過程で、配線に先立つ
て実効的に抵抗となる抵抗素子６を、電極４に接
続させて第１図ｂに示す如くイオン注入により作
製する。上記抵抗素子６が作製されたウエハにつ
いて従来装置と同様に配線が作製され、所望の回
路機能を備えた集積回路を作製する。
工程前のウエハ状態、即ちユーザの要求に応じた
所望の論理回路機能を得るべく回路素子間を配線
する工程前のウエハ状態に対応し、特にチツプ内
の抵抗素子を設けるための領域を示す。本実施例
においては、抵抗を作製するべく準備された基板
の抵抗領域５に、抵抗素子用拡散処理を施こすこ
となくオーミツクコンタクトを取るための電極部
分４のみを予め作製する。このような電極４のみ
が作製された基板に対して、所望機能を得るべく
トランジスタ等を配線する過程で、配線に先立つ
て実効的に抵抗となる抵抗素子６を、電極４に接
続させて第１図ｂに示す如くイオン注入により作
製する。上記抵抗素子６が作製されたウエハにつ
いて従来装置と同様に配線が作製され、所望の回
路機能を備えた集積回路を作製する。
上記製造工程のイオン注入は抵抗素子作製のた
めだけに使用されるため、半導体基板は従来のよ
うに、抵抗素子を考慮する必要がなくなり、シー
ト抵抗の値の選択幅が広く、ICの使用目的に応
じて適した値のものを利用することができる。た
とえばICの低消費電力化を図りたい場合には高
いシート抵抗の基板を、高速化を図りたい場合に
は低いシート抵抗の基板を用いて集積回路を製作
することができる。
めだけに使用されるため、半導体基板は従来のよ
うに、抵抗素子を考慮する必要がなくなり、シー
ト抵抗の値の選択幅が広く、ICの使用目的に応
じて適した値のものを利用することができる。た
とえばICの低消費電力化を図りたい場合には高
いシート抵抗の基板を、高速化を図りたい場合に
は低いシート抵抗の基板を用いて集積回路を製作
することができる。
上記実施例に示した製造方法は、抵抗値の制御
によつて回路特性の調整が行えるため、特にアナ
ログ・マスタ・スライスICに実施することによ
つて効果が著しい。
によつて回路特性の調整が行えるため、特にアナ
ログ・マスタ・スライスICに実施することによ
つて効果が著しい。
＜効果＞
以上本発明によれば、マスタ・スライスICに
対しても回路設計の自由度を与え、また簡単な工
程を付加するのみで集積回路の特性としても満足
し得るものを得ることができ、マスタ・スライス
ICの利用範囲を著しく拡大し、集積回路の設計
の経済性を改善することができる。
対しても回路設計の自由度を与え、また簡単な工
程を付加するのみで集積回路の特性としても満足
し得るものを得ることができ、マスタ・スライス
ICの利用範囲を著しく拡大し、集積回路の設計
の経済性を改善することができる。
第１図ａ，ｂは本発明による一実施例を説明す
るためのウエハ要部の平面図、第２図ａ，ｂは従
来の製造方法を説明するためのウエハ要部の平面
図である。 １：ウエハ、４：電極、５：抵抗領域、６：イ
オン注入による抵抗素子。
るためのウエハ要部の平面図、第２図ａ，ｂは従
来の製造方法を説明するためのウエハ要部の平面
図である。 １：ウエハ、４：電極、５：抵抗領域、６：イ
オン注入による抵抗素子。
Claims (1)
- １ 半導体基板に、予め複数の機能に対応し得る
回路素子及び該回路素子間を電気的接続するため
の端子を形成し、該端子を選択して所望機能をも
つ集積回路を製造する方法において、少なくとも
抵抗を形成し得る基板領域を残して上記半導体基
板に予め上記回路素子を形成すると共に、上記抵
抗を形成し得る基板領域には予め電極を形成し、
その後、上記電極に接続され且つ上記抵抗となる
べき領域にイオン注入によつて抵抗領域を所望機
能に応じて形成すると共に、上記回路素子及び抵
抗領域を接続する配線を形成してなることを特徴
とする、集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24650583A JPS60142537A (ja) | 1983-12-29 | 1983-12-29 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24650583A JPS60142537A (ja) | 1983-12-29 | 1983-12-29 | 集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142537A JPS60142537A (ja) | 1985-07-27 |
| JPH0518264B2 true JPH0518264B2 (ja) | 1993-03-11 |
Family
ID=17149393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24650583A Granted JPS60142537A (ja) | 1983-12-29 | 1983-12-29 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142537A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267582A (ja) * | 1992-03-17 | 1993-10-15 | Nec Yamagata Ltd | 半導体ウェーハおよび半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522386A (en) * | 1975-06-23 | 1977-01-10 | Ibm | Semiconductor chip |
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
-
1983
- 1983-12-29 JP JP24650583A patent/JPS60142537A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522386A (en) * | 1975-06-23 | 1977-01-10 | Ibm | Semiconductor chip |
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142537A (ja) | 1985-07-27 |
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