DE3851788T2

DE3851788T2 - Integrierte-Masterslice-Halbleiterschaltung mit einem Meer von Gates.

Info

Publication number: DE3851788T2
Application number: DE3851788T
Authority: DE
Inventors: Daisuke Miura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-08
Filing date: 1988-06-08
Publication date: 1995-02-09
Anticipated expiration: 2008-06-09
Also published as: KR910005605B1; DE3851788D1; EP0295183B1; EP0295183A2; KR890001292A; EP0295183A3

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich im allgemeinen auf integrierte Halbleiterschaltungen des Master-Slice-Typs, und im besonderen auf eine integrierte Halbleiterschaltung des Master-Slice-Typs mit kanallosen Gates (sea of gates).
Im allgemeinen sind in einer integrierten Halbleiterschaltung des Master-Slice-Typs eine Vielzahl von Spalten von Basiszellen mit Zwischenverbindungs-(Verdrahtungs-)- Kanälen, die sich zwischen ihnen befinden, auf einem zentralen Abschnitt eines Chips angeordnet, ausgenommen von Zonen von Eingabe-/Ausgabezellen. Aber in der neuen integrierten Halbleiterschaltung des Master-Slice-Typs mit den sogenannten kanallosen Gates (oder dem kanallosen Gate- Array) sind die Basiszellen in dem gesamten zentralen Abschnitt des Chips angeordnet, ausgenommen der Zonen der Eingabe-/Ausgabezellen, und Logikeinheitszellen und die Zwischenverbindungskanäle sind auf den Basiszellen gebildet. Gemäß dieser integrierten Halbleiterschaltung des Master- Slice-Typs mit den kanallosen Gates ist es möglich, eine große Anzahl von Gates zu integrieren, da die Zwischenverbindungskanäle auf ein Minimum reduziert werden können.
Wenn die Integrationsdichte der integrierten Halbleiterschaltung des Master-Slice-Typs durch die Verwendung der kanallosen Gates größer wird, erfordert die Schaltungskonstruktion im allgemeinen zusätzlich zu den Logikeinheitszellen Speicher mit wahlfreiem Zugriff (RAMs), Nur-Lese-Speicher (ROMs) und dergleichen. Aus diesem Grund ist es wünschenswert, daß die integrierte Halbleiterschaltung des Master-Slice-Typs mit den kanallosen Gates solch eine Konstruktion hat, daß die RAMs, ROMs und dergleichen zusätzlich zu der Bildung der Logikeinheitszellen mühelos aus den Basiszellen gebildet werden können.
In der herkömmlichen integrierten Halbleiterschaltung des Master-Slice-Typs mit den kanallosen Gates sind die Basiszellen für die Bildung der Logikeinheitszellen im wesentlichen in einer komplementären Metall-Oxid-Halbleiter- (CMOS)-Struktur gebildet. Mit anderen Worten, die Basiszellen sind aus derselben Anzahl von N-Kanal-MOS-Transistoren und P-Kanal-MOS-Transistoren hergestellt.
Fig. 1 zeigt ein Beispiel des statischen RAM, der in der herkömmlichen integrierten Halbleiterschaltung des Master-Slice-Typs mit kanallosem Gatearray gebildet ist. Eine Verriegelungsschaltung ist, wie gezeigt, durch N-Kanal- MOS-Transistoren N1 und N2 und P-Kanal-MOS-Transistoren P1 und P2 gebildet, und ein Übertragungsgatter ist durch N- Kanal-MOS-Transistoren N3 und N4 gebildet. WL bezeichnet eine Wortleitung, und BL und XBL bezeichnen Bitleitungen. Die Anzahlen von N-Kanal-MOS-Transistoren und P-Kanal-MOS- Transistoren, die in dem statischen RAM verwendet werden, sind nicht dieselben. Als Resultat ist die Nutzungseffektivität der Basiszellen schlecht, wenn der statische RAM in der integrierten Halbleiterschaltung mit den kanallosen Gates gebildet wird.
Wenn der ROM in der herkömmlichen integrierten Halbleiterschaltung des Master-Slice-Typs mit den kanallosen Gates gebildet wird, werden bei Priorität der Auslesegeschwindigkeit des ROM außerdem im allgemeinen nur N-Kanal-MOS-Transistoren verwendet. In diesem Fall wird nur ein halber Abschnitt der Basiszellen, das heißt, nur die N-Kanal-MOS- Transistoren, verwendet, woraus eine schlechte Nutzungseffektivität der Basiszellen resultiert.
Wenn die Integrationsdichte der integrierten Halbleiterschaltung des Master-Slice-Typs durch die Verwendung der kanallosen Gates zunimmt, wird andererseits gefordert, ein programmierbares Logikarray (PLA) zusätzlich zu den Logikeinheitszellen in der Schaltung zu integrieren. Das PLA hat eine Zwei-Ebenen-Struktur mit ROMs in einer UND-Ebene und ROMs in einer ODER-Ebene, und es ist möglich, durch Verwendung einer kleiner Anzahl von Transistoren verschiedene Arten von Logikfunktionen zu erzeugen.
Fig. 2 zeigt ein Beispiel des herkömmlichen PLA. Eingangssignale Ai und Bi werden auf Anschlüsse 1a und 1b angewendet. Signale Ai, , Bi und werden Eingangsleitungen 3a, 3b, 4a bzw. 4b zugeführt. N-Kanal-MOS-Transistoren einer UND-Ebene 6 sind an Schnittpunkten der Eingangsleitungen 3a, 3b, 4a und 4b und Produkttermleitungen 5a, 5b, 5c und 5d vorgesehen. Außerdem sind N-Kanal-MOS-Transistoren einer ODER-Ebene 8 an Schnittpunkten der Produkttermleitungen 5a, 5b, 5c und 5d und Ausgangsleitungen 7a und 7b vorgesehen. Ausgangssignale Z&sub1; und Z&sub2; werden von Anschlüssen 2a und 2b ausgegeben. Das Programmieren erfolgt durch Verbinden von Drains der N-Kanal-MOS-Transistoren der UND- Ebene 6 mit den jeweiligen Produkttermleitungen 5a bis 5d und durch Verbinden von Drains der N-Kanal-MOS-Transistoren der ODER-Ebene 8 mit den jeweiligen Ausgangsleitungen 7a und 7b an Positionen, die von gestrichelten Linien umgeben sind. VDD bezeichnet eine Energiequellenspannung, und Φ&sub1; und Φ&sub2; bezeichnen Taktsignale mit gegenseitig unterschiedlichen Phasen.
Wenn ein Versuch unternommen wird, das PLA in der herkömmlichen integrierten Halbleiterschaltung des Master- Slice-Typs zu bilden, treten jedoch die folgenden Probleme auf.
Erstens werden bei Priorität der Auslesegeschwindigkeit nur N-Kanal-MOS-Transistoren auf der UND-Ebene 6 und der ODER-Ebene 8 verwendet, aber in der herkömmlichen integrierten Halbleiterschaltung mit den kanallosen Gates sind die Basiszellen für die Bildung der Logikeinheitszellen im wesentlichen in der CMOS-Struktur gebildet. Mit anderen Worten, die Basiszellen bestehen aus derselben Anzahl von N- Kanal-MOS-Transistoren und P-Kanal-MOS-Transistoren. Aus diesem Grund werden, wenn das PLA nur durch Verwendung der N-Kanal-MOS-Transistoren gebildet wird, die P-Kanal-MOS- Transistoren der Basiszellen nicht genutzt, und die Nutzungseffektivität der Basiszellen wird schlecht.
Zweitens ist in der herkömmlichen integrierten Halbleiterschaltung des Master-Slice-Typs eine Vielzahl von Transistoren zum Beispiel in einer X-Richtung (Spaltenrichtung) innerhalb der Basiszelle angeordnet, und Gates von ihnen sind gemeinsam verbunden. Andererseits sind in dem PLA Gates von der Vielzahl von Transistoren, die in der Spaltenrichtung auf der UND-Ebene 6 angeordnet sind, gemeinsam verbunden, und Gates von der Vielzahl von Transistoren, die in einer Reihenrichtung auf der ODER-Ebene 8 angeordnet sind, sind gemeinsam verbunden. Wenn die Eingangsleitungen 3a bis 4b in der X-Richtung (Spaltenrichtung) der Basiszellen der integrierten Halbleiterschaltung vorgesehen sind und die Produkttermleitungen 5a bis 5d in einer Y-Richtung (Reihenrichtung) der Basiszellen vorgesehen sind, kann demzufolge nur ein einzelner Transistor der Basiszelle auf der ODER- Ebene 8 verwendet werden, wodurch die Nutzungseffektivität der Basiszellen verschlechtert wird.
Aus diesen Gründen wird das PLA in der herkömmlichen integrierten Halbleiterschaltung des Master-Slice-Typs nicht gebildet.

ZUSAMMENFASSUNG DER ERFINDUNG

Demzufolge ist es eine allgemeine Aufgabe der vorliegenden Erfindung, eine neuartige und nützliche integrierte Halbleiterschaltung des Master-Slice-Typs mit kanallosem Gatearray vorzusehen, bei der die zuvor beschriebenen Probleme beseitigt und die Forderungen erfüllt sind.
Eine andere und spezifischere Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltung des Master-Slice-Typs vorzusehen, die eine hohe Nutzungseffektivität von Basiszellen ermöglicht, wenn Logikeinheitszellen, RAMs, ROMs und dergleichen in der integrierten Halbleiterschaltung gebildet werden.
Noch eine andere Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltung des Master-Slice- Typs vorzusehen, die eine hohe Nutzungseffektivität von Basiszellen ermöglicht, wenn in der integrierten Halbleiterschaltung ein PLA gebildet wird.
Dementsprechend bezieht sich die vorliegende Erfindung auf eine integrierte Halbleiterschaltung des Master-Slice- Typs mit einem Halbleiterchip, Eingabe-/Ausgabezellen, die in einem peripheren Abschnitt des Halbleiterchips angeordnet sind, und Basiszellen, die in einem zentralen Abschnitt des Halbleiterchips angeordnet sind, bei der jede der genannten Basiszellen einen ersten Abschnitt umfaßt, der komplementäre MOSFETs in der Form von Paaren von ersten und zweiten N- Kanal-MOSFETs und ersten und zweiten P-Kanal-MOSFETs enthält, welche P-Kanal-MOSFETs der genannten Paare erste und zweite P-Typ-Zonen umfassen, die in einer ersten Richtung, einer Spaltenrichtung, durch eine N-Typ-Kanalzone räumlich voneinander getrennt angeordnet sind, die in einer zweiten Richtung rechtwinklig zu der genannten ersten Richtung ausgerichtet ist und von einer leitfähigen Gateelektrode isolierend überlagert wird; welche N-Kanal-MOSFETs der genannten Paare erste und zweite N-Typ-Zonen umfassen, die in der genannten ersten Richtung, der Spaltenrichtung, durch eine P-Typ-Kanalzone räumlich voneinander getrennt angeordnet sind, die in der genannten zweiten Richtung ausgerichtet ist und von einer leitfähigen Gateelektrode isolierend überlagert wird; welche ersten Zonen, zweiten Zonen, Kanalzonen und Gateelektroden der N-Kanal-MOSFETs der genannten Paare angrenzend an die genannten ersten Zonen, zweiten Zonen, Kanalzonen bzw. Gateelektroden der P-Kanal-MOSFETs der genannten Paare in der genannten zweiten Richtung angeordnet sind; bei der jede der genannten Basiszellen ferner einen zweiten Abschnitt umfaßt, der dritte und vierte MOSFETs des NMOS-Typs enthält; welcher zweite Abschnitt von jeder der genannten Basiszellen angrenzend an den genannten ersten Abschnitt einer jeweiligen der genannten Basiszellen in der genannten zweiten Richtung angeordnet ist; welcher zweite Abschnitt von jeder der genannten Basiszellen wenigstens einen MOSFET enthält, der erste und zweite N-Typ-Zonen umfaßt, die durch eine P-Typ-Kanalzone räumlich voneinander getrennt angeordnet sind, die von einer leitfähigen Gateelektrode isolierend überlagert wird.
Eine integrierte Halbleiterschaltung dieser Art ist in JP-A-58 139 446 beschrieben, deren Aufgabe es nur ist, einen Einzelportspeicher zu bilden; ihr Zellenlayout ist jedoch nicht besonders effektiv.
Es kann auch auf FR-A-2 393 427 Bezug genommen werden, die sich auf eine integrierte Schaltung mit Basiszellen bezieht, deren Muster durch Rotation um 900 oder 1800 vier Positionen einnehmen kann.
Die Schaltung der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, daß die genannten ersten und zweiten N-Typ-Zonen in der genannten ersten Richtung räumlich voneinander getrennt angeordnet sind; und daß die leitfähige Gateelektrode des genannten mindestens einen MOSFET in der genannten ersten Richtung, der Spaltenrichtung, von den leitfähigen Gates jeglicher MOSFETs des genannten ersten Abschnittes, der komplementäre MOSFETs enthält, versetzt ist, um eine der genannten ersten oder zweiten N-Typ-Zonen mit einer der genannten Gateelektroden in dem genannten ersten Abschnitt direkt durch eine Zwischenverbindung, die in der genannten zweiten Richtung ausgerichtet ist, verbinden zu können. Gemäß der Schaltung der vorliegenden Erfindung ist die Nutzungseffektivität der Basiszelle extrem hoch, wenn die Logikeinheitszelle, der RAM, der ROM und dergleichen gebildet werden. Es ist praktisch kein ungenutzter oder vergeudeter Abschnitt der Basiszelle vorhanden, wodurch die Integrationsdichte der integrierten Halbleiterschaltung deutlich verbessert wird.
Eine Schaltung gemäß der Erfindung kann angeordnet werden, um als statischer Einzelportspeicher mit wahlfreiem Zugriff, Dual-Port-Speicher mit wahlfreiem Zugriff, Nur- Lese-Speicher oder Speicher mit programmierbarem Logikarray betriebsfähig zu sein, wie in den jeweiligen Ansprüchen 12 bis 15 spezifiziert. Als Resultat wird das Anwendungsgebiet der integrierten Halbleiterschaltung des Master-Slice-Typs beträchtlich erweitert.
Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung zusammen mit den beiliegenden Zeichnungen hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltungsdiagramm, das ein Beispiel des statischen RAM zeigt, der in der herkömmlichen integrierten Halbleiterschaltung des Master-Slice-Typs mit den kanallosen Gates gebildet ist;
Fig. 2 ist ein Schaltungsdiagramm, das ein Beispiel des PLA zeigt;
Fig. 3 ist eine Draufsicht, die im allgemeinen eine Ausführungsform der integrierten Halbleiterschaltung des Master-Slice-Typs gemäß der vorliegenden Erfindung zeigt;
Fig. 4 und 5 sind Draufsichten, die eine Ausführungsform der Basiszellen der Ausführungsform im vergrößerten Maßstab zeigen;
Fig. 6A bis 6E sind Querschnittsansichten, die die Basiszellen längs der Linien VIA-VIA, VIB-VIB, VIC-VIC, VID- VID bzw. VIE-VIE in Fig. 5 zeigen;
Fig. 7A und 7B sind Schaltungsdiagramme, die Ersatzschaltungen eines CMOS-Bildungsteils der Basiszellen bzw. aneinandergrenzender NMOS-Bildungsteile der Basiszellen zeigen;
Fig. 8A zeigt schematisch eine Reihe von Basiszellen;
Fig. 8B zeigt schematisch Logikeinheitszellen, die durch Verwendung der in Fig. 8A gezeigten Basiszellen gebildet sind;
Fig. 8C zeigt schematisch einen RAM, der durch Verwendung der in Fig. 8A gezeigten Basiszellen gebildet ist;
Fig. 8D zeigt schematisch einen ROM, der durch Verwendung der in Fig. 8A gezeigten Basiszellen gebildet ist;
Fig. 9A und 9B zeigen jeweils Konfigurationen von Anordnungen, die dieselbe Zwischenverbindung verwenden können;
Fig. 10A und 10B sind ein Verdrahtungsdiagramm bzw. ein Schaltungsdiagramm und zeigen Zellen von einem statischen 1- Port-RAM, bei denen die Basiszellen der vorliegenden Erfindung verwendet werden;
Fig. 11A und 11B sind ein schematisches Diagramm bzw. ein Schaltungsdiagramm und zeigen einen Abschnitt der Zellen von dem statischen 1-Port-RAM, die in Fig. 10A und 10B gezeigt sind;
Fig. 12A und 12B sind ein Verdrahtungsdiagramm und ein Schaltungsdiagramm von Zellen von einem statischen 2-Port- RAM, bei denen die Basiszellen der vorliegenden Ausführungsform verwendet werden;
Fig. 13A und 13B sind ein schematisches Diagramm bzw. ein Schaltungsdiagramm und zeigen einen Abschnitt der Zellen von dem statischen 2-Port-RAM, die in Fig. 12A und 12B gezeigt sind;
Fig. 14A und 14B sind ein Verdrahtungsdiagramm und ein Schaltungsdiagramm von ROM-Zellen, bei denen die Basiszellen der vorliegenden Ausführungsform verwendet werden;
Fig. 15 ist ein schematisches Diagramm, das einen Abschnitt der in Fig. 14A und 14B gezeigten ROM-Zellen zeigt;
Fig. 16 und 17 sind ein Verdrahtungsdiagramm bzw. ein Schaltungsdiagramm und zeigen eine erste Ausführungsform des PLA;
Fig. 18 ist ein schematisches Diagramm, das einen Abschnitt des PLA in Fig. 16 und 17 zeigt;
Fig. 19 ist ein Schaltungsdiagramm, das eine zweite Ausführungsform des PLA zeigt;
Fig. 20 ist ein Schaltungsdiagramm, das eine dritte Ausführungsform des PLA zeigt; und
Fig. 21A und 21B sind ein schematisches Diagramm und ein Schaltungsdiagramm und zeigen einen Abschnitt einer vierten Ausführungsform des PLA.

EINGEHENDE BESCHREIBUNG

Fig. 3 zeigt im allgemeinen eine Ausführungsform der integrierten Halbleiterschaltung des Master-Slice-Typs gemäß der vorliegenden Erfindung. Ein Halbleiterchip 10 umfaßt eine Vielzahl von Eingabe-/Ausgabezellen 12, die in einem peripheren Abschnitt des Chips 10 vorgesehen sind, und eine Vielzahl von Basiszellen 20, die in einem zentralen Abschnitt des Chips 10 vorgesehen sind.
Fig. 4 und 5 zeigen eine Ausführungsform der Basiszellen der Ausführungsform im vergrößerten Maßstab. Fig. 4 und 5 zeigen den sogenannten Master, auf dem keine Aluminiumzwischenverbindung (Verdrahtung) gebildet worden ist. In der integrierten Halbleiterschaltung des Master-Slice-Typs ist der Master, der vorbereitet wird, schon mit Gateelektroden gebildet, und die Aluminiumzwischenverbindung wird auf einer oberen Schicht des Masters in Abhängigkeit von den Bedürfnissen des Nutzers gebildet. In Fig. 4 bezeichnen VDD und VSS erste und zweite Energiequellenspannungen. Bei der vorliegenden Ausführungsform bezeichnet VSS die Erdspannung.
In Fig. 4 und 5 umfaßt die Basiszelle 20 einen CMOS- Bildungsteil 20a und einen N-Kanal-MOS- (nachfolgend einfach bezeichnet als NMOS-) -Bildungsteil 20b. Der CMOS-Bildungsteil 20a ist durch Gateelektroden 21 und 22, die durch eine Schattierung gekennzeichnet sind, einen P-Kanal-MOS- (nachfolgend einfach bezeichnet als PMOS-) -Teil 23 und einen NMOS-Teil 24 gebildet. Der PMOS-Teil 23 umfaßt P-Kanal- Abschnitte 23a, 23b und 23c, und zwei PMOS-Transistoren sind unter gemeinsamer Verwendung des P-Kanal-Abschnittes 23c gebildet. Der NMOS-Teil 24 umfaßt N-Kanal-Abschnitte 24a, 24b und 24c, und zwei NMOS-Transistoren sind unter gemeinsamer Verwendung des N-Kanal-Abschnittes 24c gebildet. Die Gateelektroden 21 und 22 haben breite Abschnitte 21a bzw. 22a zum Verbinden der Zwischenverbindung auf der oberen Schicht bei einem Scheibenteilungsverfahren.
Der NMOS-Bildungsteil 20b ist durch Gateelektroden 25 und 26, die durch eine Schattierung gekennzeichnet sind, und NMOS-Teile 27 und 28 gebildet. Der NMOS-Teil 27 umfaßt N- Kanal-Abschnitte 27a, 27b und 27c, während der NMOS-Teil 28 N-Kanal-Abschnitte 28a, 28b und 28c umfaßt. Zwei NMOS- Transistoren sind in dem NMOS-Teil 27 unter gemeinsamer Verwendung des N-Kanal-Abschnittes 27c gebildet, und zwei NMOS-Transistoren sind in dem NMOS-Teil 28 unter gemeinsamer Verwendung des N-Kanal-Abschnittes 28c gebildet.
Die Gateelektroden 21, 22, 25 und 26 sind aus Polysilizium und sind integral gebildet.
Fig. 6A bis 6E sind Querschnittsansichten der Basiszelle längs der Linien VIA-VIA, VIB-VIB, VIC-VIC, VID-VID bzw. VIE-VIE in Fig. 5. In Fig. 6A bis 6E bezeichnet GIL eine Gateisolierschicht zum Beispiel aus Siliziumdioxid (SiO&sub2;).
Die Breite des N-Kanal-Abschnittes 27c in der Y-Richtung beträgt das Zweifache jener des N-Kanal-Abschnittes 28c, und zwei Verbindungsabschnitte können sowohl in den X- als auch Y-Richtungen vorgesehen sein. Wenn es nötig ist, den NMOS-Teil 28 und den CMOS-Teil 20a durch eine Aluminiumzwischenverbindung der ersten Schicht zu verbinden und den NMOS-Teil 27 und den CMOS-Teil 20a durch eine Aluminiumzwischenverbindung der zweiten Schicht zu verbinden, ist es zum Beispiel erforderlich, einen ersten Verbindungsabschnitt zu haben, zum Verbinden des N-Kanal-Abschnittes 27c mit der Aluminiumzwischenverbindung der ersten Schicht, und einen zweiten Verbindungsabschnitt zum Verbinden der Aluminiumzwischenverbindung der ersten Schicht mit der Aluminiumzwischenverbindung der zweiten Schicht, um den N-Kanal- Abschnitt 27c mit der Aluminiumzwischenverbindung der zweiten Schicht zu verbinden. Wenn die ersten und zweiten Verbindungsabschnitte in der Y-Richtung angeordnet sind, ist es in diesem Fall möglich, andere Zwischenverbindungen, wie zum Beispiel Bitleitungen, auf den übrigen Verbindungsabschnitten vorzusehen, die in der X-Richtung angeordnet sind. Mit anderen Worten, es ist möglich, die Gesamtbreite der Basiszelle 20 in der X-Richtung zu reduzieren, ohne die Breite des NMOS-Teils 27 in der X-Richtung vergrößern zu müssen.
Die Gateelektroden 25 und 26 sind durch gemeinsame Elektroden gebildet, die integrale Teile von Gates des NMOS- Bildungsteils 20b der Basiszelle 20 sind, der auf der linken Seite der Gateelektroden 25 und 26 in der X-Richtung angrenzt. Diese Gateelektroden 25 und 26 sind mit breiten Abschnitten 25a bzw. 26a versehen. Die zwei aneinandergrenzenden NMOS-Bildungsteile 20b sind zu einem Punkt auf einer Grenze zwischen beiden in einem Zustand, bei dem beide in der Y-Richtung verschoben sind, punktsymmetrisch.
Die CMOS-Bildungsteile 20a der Basiszellen 20, die in der X-Richtung aneinandergrenzen, sind zu einer Grenzlinie zwischen beiden liniensymmetrisch.
Somit ist die Vielzahl der Basiszellen 20 in den X- und Y-Richtungen in dem gesamten zentralen Abschnitt des Chips 10 angeordnet, wie in Fig. 3 gezeigt, die Zonen der Eingabe- /Ausgabezellen 12 ausgenommen.
Ein Abschnitt 29a ist zwischen den Basiszellen 20 gebildet, die in der Y-Richtung aneinandergrenzen, und ein Abschnitt 29b ist zwischen den NMOS-Bildungsteilen 20b (der Basiszellen 20) gebildet, die in der X-Richtung aneinandergrenzen. Die Abschnitte 29a und 29b sind zum Kontaktieren eines Substrats des Chips 10 vorgesehen.
Der Einfachheit halber zeigt Fig. 4 nur einige der Kontakte, die in den Abschnitten 29a und 29b vorgesehen sind. Ein Kontakt CT&sub1; ist in dem Abschnitt 29a zum Zuführen der Energiequellenspannung VSS zu den NMOS-Transistoren in dem CMOS-Bildungsteil 20a vorgesehen. Ähnlich ist ein Kontakt CT&sub2; in dem Abschnitt 29a zum Zuführen der Energiequellenspannung VDD zu den PMOS-Transistoren in dem CMOS- Bildungsteil 20a vorgesehen. Kontakte CT&sub3; und CT&sub4; sind in dem Abschnitt 29b zum Zuführen der Energiequellenspannung VSS zu den Transistoren des NMOS-Bildungsteils 20b vorgesehen. Um die Figur zu vereinfachen, sind die Zwischenverbindungen zum Zuführen der Energiequellenspannungen VSS und VDD als Linien dargestellt.
In Fig. 5 bezeichnen rechteckige Zeichen Positionen, an denen eine Verbindung mit der Aluminiumzwischenverbindung vorgenommen werden kann.
Fig. 7A und 7B zeigen Ersatzschaltungen von Teilen der in Fig. 5 gezeigten Basiszelle. Fig. 7A zeigt eine Ersatzschaltung des CMOS-Bildungsteils 20a. In Fig. 7A sind die Transistoren Tr1 und Tr2 NMOS-Transistoren des NMOS-Teils 24, und die Transistoren Tr3 und Tr4 sind PMOS-Transistoren des PMOS-Teils 23. Andererseits zeigt Fig. 7B eine Ersatzschaltung des Paares von aneinandergrenzenden NMOS-Bildungsteilen 20b. In Fig. 7B sind die Transistoren Tr5, Tr6, Tr11 und Tr12 NMOS-Transistoren des NMOS-Teils 28, und die Transistoren Tr7, Tr8, Tr9 und Tr10 sind NMOS-Transistoren des NMOS-Teils 27.
Fig. 8A zeigt eine Reihe von Basiszellen 130, 131, 132 und 133 in der Y-Richtung. In Fig. 8A bezeichnen A und B den PMOS-Teil 23 bzw. den NMOS-Teil 24 des CMOS-Bildungsteils 20a in Fig. 3, und C bezeichnet den NMOS-Bildungsteil 20b.
Wenn Logikeinheitszellen des CMOS unter Verwendung der Basiszellen 130 bis 133 gebildet werden, werden Logikeinheitszellen 134a und 134b aus den CMOS-Bildungsteilen A und B gebildet, wie in Fig. 8B gezeigt, und die NMOS-Bildungsteile C werden als Zwischenverbindungskanäle 135a und 135b verwendet.
Wenn ein RAM gebildet wird, werden RAM-Zellen 136a bis 136d aus den jeweiligen Basiszellen 130 bis 133 gebildet, wie in Fig. 8C gezeigt.
Wenn ein ROM gebildet wird, werden ROM-Teile 137a bis 137d in den NMOS-Teilen B und C gebildet, wie in Fig. 8D gezeigt. Die ROM-Teile 137a bis 137d haben eine Vielzahl von Zellen in jedem der NMOS-Teile B und C, und der CMOS-Teil A wird nicht verwendet.
Es ist nicht notwendig, die Zwischenverbindungskanäle vorzusehen, wenn der RAM und der ROM gebildet werden, die in Fig. 8C und 8D gezeigt sind.
Die zwei aneinandergrenzenden NMOS-Bildungsteile 20b sind, wie zuvor beschrieben, zu dem Punkt auf der Grenze zwischen den beiden in dem Zustand, bei dem die beiden in der Y-Richtung verschoben sind, punktsymmetrisch, und ferner sind die CMOS-Bildungsteile 20a der Basiszellen 20, die in der X-Richtung aneinandergrenzen, zu der Grenzlinie zwischen den beiden liniensymmetrisch. Wenn die Zwischenverbindung für eine Anordnung mit einer in Fig. 9A gezeigten Konfiguration durch rechnergestützte Konstruktion (CAD) automatisch konstruiert wird, kann aus diesem Grund dieselbe Zwischenverbindung zum Beispiel für eine Anordnung mit einer in Fig. 9B gezeigten Konfiguration verwendet werden, indem die Zwischenverbindung um 180º rotiert wird. In Fig. 9A und 9B bezeichnen CCT&sub1; und CCT&sub2; Schaltungsteile, die durch die Basiszellen gebildet sind. Daher ist es unnötig, die Zwischenverbindung für die in Fig. 9B gezeigte Konfiguration neu zu konstruieren, und es ist leichter, die Wünsche des Nutzers zu erfüllen.
In dem Fall des RAM wird zum Beispiel die Anzahl von Anschlüssen extrem groß, wenn die Anzahl von Bits groß ist, und es wäre sowohl zeitaufwendig als auch mühsam, Zwischenverbindungen für die Bedürfnisse jedes Nutzers zu konstruieren. Aber gemäß der vorliegenden Ausführungsform ist es möglich, dieselbe Zwischenverbindung für Konfigurationen zu verwenden, die eine gewisse Beziehung so wie jene von Fig. 9A und 9B haben. Wenn zum Beispiel ein Dual-Port-RAM hergestellt wird, ist es außerdem nur erforderlich, eine Art von Zwischenverbindung für die peripheren Schaltungen, wie den Adressendekodierer, zu konstruieren. Die Zwischenverbindung, die für den Adressendekodierer verwendet wird, der bezüglich eines der zwei Ports vorgesehen ist, kann rotiert und für den Adressendekodierer verwendet werden, der bezüglich des anderen der zwei Ports vorgesehen ist.
Fig. 10A und 10B sind ein Verdrahtungsdiagramm und ein Schaltungsdiagramm von statischen 1-Port-RAM-Zellen, bei denen die Basiszellen der vorliegenden Erfindung verwendet werden.
In Fig. 10A und den Verdrahtungsdiagrammen in Fig. 12A und 14A, die später beschrieben werden, ist die Darstellung der Gateelektrode der Einfachheit halber weggelassen, und die Verbindungspositionen der Zwischenverbindung entsprechen dem rechteckigen Zeichen in Fig. 5. Ferner kennzeichnet eine Schraffierung eine Aluminiumzwischenverbindung der ersten Schicht, und eine Schattierung kennzeichnet eine Aluminiumzwischenverbindung der zweiten Schicht.
Der P-Kanal-Abschnitt 23c und der N-Kanal-Abschnitt 24c des entsprechenden PMOS-Teils 23 und NMOS-Teils 24 in Fig. 10A ist mit den Energiequellenspannungen VDD bzw. VSS an Verbindungsabschnitten C11 und C12 verbunden. Daher wird eine Verriegelungsschaltung LAT, die in Fig. 10B gezeigt und durch den CMOS-Bildungsteil 20a gebildet ist, durch die Energiequellenspannungen VDD und VSS gesteuert. Die Verriegelungsschaltung LAT umfaßt PMOS-Transistoren P1 und P2 und NMOS-Transistoren N1 und N2.
Die NMOS-Teile 28 und 27 des NMOS-Bildungsteils 20b bilden Übertragungsgatter N3 bzw. N4, und Gates dieser Übertragungsgatter. N3 und N4 sind an dem Verbindungsabschnitt C1 mit einer Wortleitung WL1 verbunden. Die N-Kanal- Abschnitte 27a und 27b sind an einem Verbindungsabschnitt C2 mit einer Bitleitung XBL3 verbunden, und die N-Kanal- Abschnitte 28a und 28b sind an einem Verbindungsabschnitt C3 mit einer Bitleitung BL3 verbunden. Die N-Kanal-Abschnitte 27c und 28c sind an jeweiligen Verbindungsabschnitten C4 und C5 mit der Verriegelungsschaltung LAT verbunden.
Deshalb wird die statische 1-Port-RAM-Zelle, die ein Bit ausmacht, durch Verwendung der gesamten Basiszelle 20 gebildet.
Das in Fig. 10A gezeigte tatsächliche Muster ist komplex und daher schwer zu verstehen. Fig. 11A zeigt einen Abschnitt des in Fig. 10A gezeigten Musters, bei dem die Verbindungen durch Linien gekennzeichnet sind, um das Verstehen von Fig. 10A zu erleichtern. Fig. 11B ist ein Schaltungsdiagramm, das die Ersatzschaltung von Fig. 11A zeigt. In Fig. 11A und 11B sind jene Teile, die dieselben wie jene entsprechenden Teile in Fig. 10A und 10B sind, mit denselben Bezugszeichen gekennzeichnet, und eine Beschreibung von ihnen wird weggelassen.
In Fig. 10A und 11A sind die Transistoren, die an einer Stelle Q1 gebildet sind, verglichen mit den Transistoren, die an einer Stelle Q2 gebildet sind, in den Figuren nach oben verschoben, wodurch die Vergrößerung des Raums verhindert wird, der durch die Transistoren in der horizontalen Richtung in den Figuren belegt wird. Der Abschnitt 29a, der im wesentlichen durch die vertikale positionelle Differenz zwischen den Stellen Q1 und Q2 gebildet ist, wird zum Vorsehen des Kontakts, wie zuvor in Zusammenhang mit Fig. 4 beschrieben, effektiv genutzt.
Fig. 12A und 12B sind ein Verdrahtungsdiagramm und ein Schaltungsdiagramm von statischen 2-Port-RAM-Zellen, bei denen die Basiszellen der vorliegenden Erfindung verwendet werden.
Fig. 12A und 12B unterscheiden sich von Fig. 10A und 10B in den folgenden Punkten. Und zwar sind zwei Wortleitungen WL1 und WL2 vorgesehen, und vier Bitleitungen BL3, XBL3, BL4 und XBL4 sind für ein Bit vorgesehen. Die Gates der Übertragungsgatter N3 und N4, die in den jeweiligen NMOS- Teilen 28 und 27 gebildet sind, sind an dem Verbindungsabschnitt C1 gemeinsam mit der Wortleitung WL1 verbunden. Die N-Kanal-Abschnitte 28b und 27b der NMOS-Teile 28 und 27 sind an jeweiligen Verbindungsabschnitten C6 und C7 mit den Bitleitungen BL3 und XBL3 verbunden. Außerdem sind Gates von Übertragungsgattern N5 und N6 an einem Verbindungsabschnitt C8 gemeinsam mit der Wortleitung WL2 verbunden, und die N- Kanal-Abschnitte 28a und 27a der NMOS-Teile 28 und 27 sind mit den Bitleitungen BL4 und XBL4 an jeweiligen Verbindungsabschnitten C9 und C10 verbunden.
Deshalb wird die statische 2-Port-RAM-Zelle, die ein Bit ausmacht, durch Verwendung der gesamten Basiszelle 20 gebildet.
Das in Fig. 12A gezeigte tatsächliche Muster ist komplex und daher schwer zu verstehen. Fig. 13A zeigt einen Abschnitt des in Fig. 12A gezeigten Musters, bei dem die Verbindungen durch Linien gekennzeichnet sind, um das Verstehen von Fig. 12A zu erleichtern. Fig. 13B ist ein Schaltungsdiagramm, das die Ersatzschaltung von Fig. 13A zeigt. In Fig. 13A und 13B sind jene Teile, die dieselben wie jene entsprechenden Teile in Fig. 12A und 12B sind, mit denselben Bezugszeichen bezeichnet, und eine Beschreibung von ihnen wird weggelassen.
Fig. 14A und 14B sind ein Verdrahtungsdiagramm und ein Schaltungsdiagramm von ROM-Zellen, bei denen die Basiszellen der vorliegenden Ausführungsform verwendet werden.
Sources von NMOS-Transistoren N10 und N11, die durch den NMOS-Teil 24 gebildet sind, und Sources von NMOS-Transistoren N12 und N13, die durch die NMOS-Teile 27 und 28 gebildet sind, (das heißt, die N-Kanal-Abschnitte 24c, 27c und 28c), sind an Verbindungsabschnitten C20 bis C24 gemeinsam mit der Energiequellenspannung VSS verbunden. Außerdem sind P-Kanal-Abschnitte 23a, 23b und 23c des PMOS-Teils 23 mit der Energiequellenspannung VDD verbunden, so daß der PMOS-Transistor nicht arbeitet.
Die Gates der NMOS-Transistoren N10 und N12 sind an Verbindungsabschnitten C25 bis C27 mit der Wortleitung WL1 verbunden. Die NMOS-Transistoren N11 und N13 sind an Verbindungsabschnitten C28 bis C30 mit der Wortleitung WL2 verbunden. Die ROM-Zelle wird in Abhängigkeit davon programmiert, ob Drains der NMOS-Transistoren N10 und N11 (N-Kanal- Abschnitte 24a und 24b) mit der Bitleitung BL4 verbunden sind oder nicht und ob Drains der NMOS-Transistoren N12 und N13 (N-Kanal-Abschnitte 27a, 27b, 28a und 28b) mit der Bitleitung BL3 verbunden sind oder nicht. Mit anderen Worten, die ROM-Zelle ist programmierbar.
Das in Fig. 14A gezeigte tatsächliche Muster ist komplex und daher schwer zu verstehen. Fig. 15 zeigt einen Abschnitt des in Fig. 14A gezeigten Musters, bei dem die Verbindungen durch Linien gekennzeichnet sind, um das Verstehen von Fig. 14A zu erleichtern. In Fig. 15 sind jene Teile, die dieselben wie jene entsprechenden Teile in Fig. 14A und 14B sind, mit denselben Bezugszeichen bezeichnet, und eine Beschreibung von ihnen wird weggelassen. In Fig. 15 und Fig. 18 und 21A, die später beschrieben werden, bezeichnen kreisförmige Zeichen, die nicht die schwarzen kreisförmigen Zeichen sind, Programmkontakte, an denen in Abhängigkeit von der auszuführenden Programmierung ein Kontakt hergestellt werden kann.
Wenn die Basiszellen 20 verwendet werden, um Logikeinheitszellen zu bilden, kann deshalb der ungenutzte NMOS- Bildungsteil 20b, der für die Logikeinheitszellen nicht verwendet wird, effektiv für Zwischenverbindungskanäle genutzt werden. Wenn der RAM gebildet wird, können 100% der Basiszelle 20 verwendet werden, und es sind keine ungenutzten oder vergeudeten Abschnitte der Basiszelle 20 vorhanden. Wenn der ROM gebildet wird, kann praktisch alles von den Basiszellen genutzt werden, abgesehen von dem PMOS-Teil 23. Daher ist gemäß der vorliegenden Ausführungsform die Nutzungseffektivität der Basiszellen 20 extrem hoch.
Die Logikeinheitszelle, die RAM-Zelle, die ROM-Zelle und dergleichen können durch Verwendung der Basiszelle 20 mit einer ähnlichen Nutzungseffektivität wie jener der zuvor beschriebenen Ausführungsform gebildet werden.
Gemäß der beschriebenen Ausführungsform und Abwandlung ist deshalb die Nutzungseffektivität der Basiszelle extrem hoch, wenn die Logikeinheitszelle, der RAM, der ROM und dergleichen gebildet werden. Es ist praktisch kein ungenutzter oder vergeudeter Abschnitt der Basiszelle vorhanden, wodurch die Integrationsdichte der integrierten Halbleiterschaltung deutlich verbessert wird.
Als nächstes erfolgt eine Beschreibung bezüglich der Bildung eines programmierbaren Logikarrays (PLA) unter Verwendung der Basiszellen. Fig. 16 und 17 sind ein Verdrahtungsdiagramm bzw. ein Schaltungsdiagramm, die eine erste Ausführungsform des PLA zeigen. In Fig. 16 und 17 sind jene Teile, die dieselben wie jene entsprechenden Teile in Fig. 3 bis 5 sind, mit denselben Bezugszeichen bezeichnet, und eine Beschreibung von ihnen wird weggelassen. Außerdem ist der Einfachheit halber die Darstellung der Gateelektrode weggelassen, und die Verbindungsposition der Zwischenverbindung entspricht dem rechteckigen Zeichen in Fig. 5.
In Fig. 16 kennzeichnet eine Schraffierung eine Aluminiumzwischenverbindung (Verdrahtung) der ersten Schicht, und eine Schattierung kennzeichnet eine Aluminiumzwischenverbindung (Verdrahtung) der zweiten Schicht. Außerdem bilden eine erste Spalte 40 der Basiszellen 20 und eine zweite Spalte 41 der Basiszellen 20 eine UND-Ebene 44, während eine dritte Spalte 42 der Basiszellen 20 und eine vierte Spalte 43 der Basiszellen 20 eine ODER-Ebene 45 bilden.
In der ersten Spalte 40 sind die P-Kanal-Abschnitte 23a, 23b und 23c des PMOS-Teils 23 mit der Energiequellenspannung VDD verbunden, so daß der PMOS-Transistor nicht arbeitet. Andererseits sind N-Kanal-Abschnitte 24c, 27c und 28c der jeweiligen NMOS-Teile 24, 27 und 28 mit der Energiequellenspannung VSS verbunden.
Eine Eingangsleitung 46, die sich in der X-Richtung erstreckt und ein Signal Aj empfängt, ist an den Verbindungsabschnitten C1 und C2 mit den Gateelektroden 21 und 25 verbunden. Eine Eingangsleitung 47, die sich in der X- Richtung erstreckt und ein Signal empfängt, ist an den Verbindungsabschnitten C3 und C4 mit den Gateelektroden 22 und 26 verbunden. Demzufolge werden die zwei NMOS-Transistoren N1 und N2, die in Fig. 18 gezeigt sind, an den N-Kanal- Abschnitten 24a und 24c und N-Kanal-Abschnitten 24b und 24c des NMOS-Teils 24 gebildet. Ferner werden die zwei NMOS- Transistoren N3 und N4 an den N-Kanal-Abschnitten 27b, 28b, 27c und 28c der NMOS-Teile 27 und 28 und den N-Kanal-Abschnitten 27a, 28a, 27c und 28c der N-Kanal-Teile 27 und 28 gebildet.
Produkttermleitungen 48 und 49 sind auf den jeweiligen NMOS-Teilen 24 und 27 vorgesehen und erstrecken sich in der Y-Richtung. Das Programmieren des PLA erfolgt durch Verbinden der Drains der NMOS-Transistoren N1 bis N4 mit den Produkttermleitungen 48 und 49 an den Verbindungsabschnitten C5 bis C8. In Fig. 17 sind Abschnitte, an denen die Programmierung erfolgt, von gestrichelten Linien umgeben.
Die Anordnung ist bei der zweiten Spalte 41 ähnlich, bei der sich in der Y-Richtung Eingangsleitungen 50 und 51 erstrecken.
In der dritten Spalte 42 sind die P-Kanal-Abschnitte 23a, 23b und 23c des PMOS-Teils 23 mit der Energiequellenspannung VDD verbunden, so daß der PMOS-Transistor nicht arbeitet. Andererseits sind N-Kanal-Abschnitte 24c, 27c und 28c der jeweiligen NMOS-Teile 24, 27 und 28 mit der Energiequellenspannung VSS verbunden.
Eine Ausgangsleitung 52, die sich in der X-Richtung erstreckt und ein Signal ausgibt, ist an dem Verbindungsabschnitt C10, den Verbindungsabschnitten C11 und C12 und dem Verbindungsabschnitt C13 mit dem N-Kanal-Abschnitt 24c, den N-Kanal-Abschnitten 28b und 27b und den N-Kanal-Abschnitten 28a und 27a verbunden. Demzufolge wird der NMOS- Transistor N10, der in Fig. 17 gezeigt ist, durch den NMOS- Teil 24 gebildet, und der NMOS-Transistor N11 wird durch die NMOS-Teile 27 und 28 gebildet.
Produkttermleitungen 53 und 54 erstrecken sich in der Y-Richtung auf den breiten Abschnitten 21a und 22a des CMOS- Bildungsteils 20a. Diese Produkttermleitungen 53 und 54 sind mit den Produkttermleitungen 48 bzw. 49 verbunden. Die Programmierung erfolgt durch Verbinden der Gates der Transistoren N10 und N11 mit den Produkttermleitungen 53 und 54 an den Verbindungsabschnitten C15 und C16 und den Verbindungsabschnitten C17 und C18.
Die Anordnung bei der vierten Spalte 43, bei der sich in der Y-Richtung eine Ausgangsleitung 55 erstreckt, ist ähnlich.
Deshalb hat die Basiszelle 20 den CMOS-Bildungsteil 20a und den NMOS-Bildungsteil 20b, und die Nutzungseffektivität der Basiszellen 20 wird deutlich verbessert, da durch die Basiszellen 20 mehr NMOS-Transistoren als PMOS-Transistoren gebildet sind.
Da die Produkttermleitungen 48 und 49 für die UND-Ebene 44 und die Produkttermleitungen 53 und 54 für die ODER-Ebene 45 unabhängig vorgesehen sind, ist es außerdem auch möglich, eine Vielzahl von Transistoren in der ODER-Ebene 45 durch Verwendung einer einzelnen Basiszelle 20 zu bilden, und die Nutzungseffektivität der Basiszellen 20 wird deutlich verbessert.
Das in Fig. 16 gezeigte tatsächliche Muster ist komplex und daher schwer zu verstehen. Fig. 18 zeigt einen Abschnitt des in Fig. 16 gezeigten Musters, bei dem die Verbindungen durch Linien gekennzeichnet sind, um das Verstehen von Fig. 16 zu erleichtern. In Fig. 18 sind jene Teile, die dieselben wie jene entsprechenden Teile in Fig. 16 sind, mit denselben Bezugszeichen bezeichnet, und eine Beschreibung von ihnen wird weggelassen.
Fig. 19 ist ein Schaltungsdiagramm einer zweiten Ausführungsform des PLA. In Fig. 19 empfangen Anschlüsse 60 und 60' die Eingangssignale Aj und Bj, und die Signale Aj, , Bj und werden jeweiligen Eingangsleitungen 61 bis 64 zugeführt, die sich in der X-Richtung erstrecken.
Die Eingangsleitungen 61 bis 64 erstrecken sich in der Y-Richtung und überkreuzen rechtwinklig die Produkttermleitungen 65a bis 68a. NMOS-Transistoren einer UND-Ebene 70 sind an Schnittpunkten der Eingangsleitungen 61 bis 64 und der Produkttermleitungen 65a bis 68a vorgesehen. Produkttermleitungen 65b bis 68b, die sich in der X-Richtung erstrecken, sind mit den jeweiligen Produkttermleitungen 65a bis 68a verbunden.
Ausgangsleitungen 72 und 73, die in der X-Richtung rechts von den Produkttermleitungen 65a bis 68a vorgesehen sind, erstrecken sich in der Y-Richtung und überkreuzen rechtwinklig die Produkttermleitungen 65b bis 68b. NMOS- Transistoren einer ODER-Ebene 71 sind an den Schnittpunkten der Ausgangsleitungen 72 und 73 und der Produkttermleitungen 65b bis 68b vorgesehen.
Bei den NMOS-Transistoren der UND-Ebene 70 sind die Gates geerdet und mit den jeweiligen Eingangsleitungen 61 bis 64 verbunden. Die Programmierung erfolgt durch Verbinden von Drains der NMOS-Transistoren mit den jeweiligen Produkttermleitungen 65a bis 68a an Abschnitten, die von gestrichelten Linien umgeben sind. Bei den NMOS-Transistoren der ODER-Ebene 71 sind die Sources geerdet und mit den jeweiligen Produkttermleitungen 65b bis 68b verbunden. Die Programmierung erfolgt durch Verbinden von Drains der NMOS-Transistoren der ODER-Ebene 71 mit den jeweiligen Ausgangsleitungen 72 und 73.
Taktsignale Φ&sub1; und Φ&sub2; mit gegenseitig unterschiedlichen Phasen werden auf Anschlüsse 74 bzw. 75 angewendet. Die Ausgangssignale Z&sub1; und Z&sub2; werden von entsprechenden Anschlüssen 76 und 77 ausgegeben.
Bei der vorliegenden Ausführungsform sind auch die Produkttermleitungen 65a bis 68a für die UND-Ebene 70 und die Produkttermleitungen 65b bis 68b für die ODER-Ebene 71 vorgesehen, die die Produkttermleitungen 65a bis 68a rechtwinklig überkreuzen. Daher ist es möglich, die UND-Ebene 70 und die ODER-Ebene 71 in der X-Richtung anzuordnen, und die NMOS-Transistoren, die aus den in Fig. 3 bis 5 gezeigten Basiszellen gebildet sind, können sowohl in der UND-Ebene 70 als auch in der ODER-Ebene 71 effektiv genutzt werden.
Fig. 20 ist ein Schaltungsdiagramm einer dritten Ausführungsform des PLA. In Fig. 20 sind jene Teile, die dieselben wie jene entsprechenden Teile in Fig. 19 sind, mit denselben Bezugszeichen bezeichnet, und eine Beschreibung von ihnen wird weggelassen. In Fig. 20 sind die Produkttermleitungen 65b bis 68b, die sich in der X-Richtung erstrekken, unter der UND-Ebene 70 angeordnet und mit den Produkttermleitungen 65a bis 68a verbunden. Demzufolge ist es möglich, die ODER-Ebene 71 in der Y-Richtung zu der UND- Ebene 70 anzuordnen, und die Basiszellen 20 können sowohl in der UND-Ebene 70 als auch in der ODER-Ebene 71 wie im Fall der zweiten Ausführungsform des PLA effektiv genutzt werden.
Fig. 21A zeigt einen Abschnitt einer vierten Ausführungsform des PLA, bei der die Verbindungen durch Linien gekennzeichnet sind, um deren Verstehen zu erleichtern. Fig. 21B ist ein Schaltungsdiagramm, das die Ersatzschaltung von Fig. 21A zeigt. In Fig. 21A und 21B bezeichnet P1 eine Produkttermleitung, bezeichnen I1, XI1, I2 und XI2 Eingangsleitungen und bezeichnen O1 bis O8 Ausgangsleitungen. Bei den ersten bis dritten Ausführungsformen des PLA werden die großen und kleinen Transistoren der Basiszellen sowohl für die UND-Ebene als auch für die ODER-Ebene verwendet. Aber bei der vorliegenden Ausführungsform werden die großen Transistoren für die UND-Ebene verwendet, und die kleinen Transistoren werden nur für die ODER-Ebene verwendet. Bei der vorliegenden Ausführungsform ist die Anzahl von Ausgangsleitungen größer als die Anzahl von Eingangsleitungen.
Deshalb ist es gemäß den Ausführungsformen des PLA möglich, das PLA durch die integrierte Halbleiterschaltung des Master-Slice-Typs durch effektive Nutzung der Basiszellen zu bilden. Als Resultat wird das Anwendungsgebiet der integrierten Halbleiterschaltung des Master-Slice-Typs beträchtlich erweitert.

Claims

1. Eine integrierte Halbleiterschaltung des Master- Slice-Typs mit:

- einem Halbleiterchip (10);

- Eingabe-/Ausgabezellen (12), die in einem peripheren Abschnitt des genannten Halbleiterchips angeordnet sind; und

- Basiszellen (20), die in einem zentralen Abschnitt des genannten Halbleiterchips angeordnet sind, bei der jede der genannten Basiszellen einen ersten Abschnitt (20a) umfaßt, der komplementäre MOSFETs in der Form von Paaren von ersten und zweiten N-Kanal-MOSFETs und ersten und zweiten P-Kanal-MOSFETs enthält,

welche P-Kanal-MOSFETs der genannten Paare erste und zweite P-Typ-Zonen umfassen, die in einer ersten Richtung, einer Spaltenrichtung (Y) durch eine N-Typ-Kanalzone räumlich voneinander getrennt angeordnet sind, die in einer zweiten Richtung (X) rechtwinklig zu der genannten ersten Richtung ausgerichtet ist, von einer leitfähigen Gateelektrode (21, 22) isolierend überlagert;

welche N-Kanal-MOSFETs der genannten Paare erste und zweite N-Typ-Zonen umfassen, die in der genannten ersten Spaltenrichtung, durch eine P-Typ-Kanalzone räumlich voneinander getrennt angeordnet sind, die in der genannten zweiten Richtung ausgerichtet ist, von einer leitfähigen Gateelektrode (21, 22) isolierend überlagert;

welche ersten Zonen, zweiten Zonen, Kanalzonen und Gateelektroden der N-Kanal-MOSFETs der genannten Paare angrenzend an die genannten ersten Zonen, zweiten Zonen, Kanalzonen bzw. Gateelektroden der P-Kanal-MOSFETs der genannten Paare in der genannten zweiten Richtung (X) angeordnet sind;

bei der jede der genannten Basiszellen ferner einen zweiten Abschnitt (20b) umfaßt, der dritte und vierte MOSFETs des NMOS-Typs enthält;

welcher zweite Abschnitt von jeder der genannten Basiszellen angrenzend an den genannten ersten Abschnitt einer jeweiligen der genannten Basiszellen in der genannten zweiten Richtung (X) angeordnet ist;

welcher zweite Abschnitt von jeder der genannten Basiszellen wenigstens einen MOSFET enthält, der erste und zweite N-Typ-Zonen (28b, 28c) umfaßt, die durch eine P-Typ- Kanalzone räumlich voneinander getrennt angeordnet sind, von einer leitfähigen Gateelektrode isolierend überlagert;

dadurch gekennzeichnet, daß die genannten ersten und zweiten N-Typ-Zonen des genannten zweiten Abschnittes in der genannten ersten Richtung (Y) räumlich voneinander getrennt angeordnet sind; und daß die leitfähige Gateelektrode des genannten wenigstens einen MOSFET in der genannten ersten Spaltenrichtung, (Y) von den leitfähigen Gates jeglicher MOSFETs des genannten ersten Abschnittes (20a), der komplementäre MOSFETs enthält, versetzt ist, um eine der genannten ersten (28b) oder zweiten (28c) N-Typ-Zonen des genannten zweiten Abschnittes mit einer der genannten Gateelektroden (22a) in dem genannten ersten Abschnitt direkt durch eine Zwischenverbindung verbinden zu können, die in der genannten zweiten Richtung ausgerichtet ist.

2. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, bei der die leitfähige Gateelektrode des genannten P-Kanal-MOSFET und die leitfähige Gateelektrode des genannten N-Kanal-MOSFET in jedem der genannten Paare durch eine gemeinsame Elektrode integral gebildet sind.

3. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, bei der die genannten Basiszellen eine Vielzahl von Basiszellenspalten bilden, die in einer Richtung (X) angeordnet sind, die zu der genannten ersten Richtung, der Spaltenrichtung, (Y) rechtwinklig ist, so daß die genannten ersten Abschnitte (20a) der genannten aneinandergrenzenden Basiszellenspalten aneinandergrenzen und die genannten zweiten Abschnitte (20b) der genannten aneinandergrenzenden Basiszellenspalten aneinandergrenzen.

4. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 3, bei der zwischen zweien der genannten Basiszellenspalten mit aneinandergrenzenden ersten Abschnitten (20a) die leitfähige Gateelektrode (25, 26) des genannten zweiten Abschnittes (20b) in einer der genannten zwei Basiszellenspalten und die leitfähige Gateelektrode (25, 26) des genannten zweiten Abschnittes (20b) in der anderen der genannten zwei Basiszellenspalten längs der genannten ersten Spaltenrichtung, (Y) versetzt sind.

5. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 3, bei der zwischen zweien der genannten Basiszellenspalten mit aneinandergrenzenden zweiten Abschnitten (20b) die leitfähige Gateelektrode (25, 26) des genannten zweiten Abschnittes (20b) in einer der genannten zwei Basiszellenspalten und die leitfähige Gateelektrode (25, 26) des genannten zweiten Abschnittes in der anderen der genannten zwei Basiszellenspalten längs der genannten ersten Spaltenrichtung, (Y) versetzt sind.

6. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, bei der in dem genannten ersten Abschnitt die genannte zweite Zone des genannten ersten P- Kanal-MOSFET und die genannte erste Zone des genannten zweiten P-Kanal-MOSFET durch eine gemeinsame P-Typ-Zone (24c) gebildet sind, und die genannte zweite Zone des genannten zweiten N-Kanal-MOSFET und die genannte erste Zone des genannten ersten N-Kanal-MOSFET durch eine gemeinsame N- Typ-Zone (23c) gebildet sind.

7. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 6, bei der der genannte zweite Abschnitt (20b) ferner fünfte und sechste N-Kanal-MOSFETs enthält, welche dritten und vierten N-Kanal-MOSFETs in der genannten ersten Richtung, der Spaltenrichtung, angeordnet sind und erste (28a), zweite (28b) und dritte (28c) N-Typ- Zonen enthalten, welche fünften und sechsten N-Kanal-MOSFETs in der genannten ersten Spaltenrichtung, getrennt von den genannten dritten und vierten N-Kanal-MOSFETs in der genannten zweiten Richtung (X) angeordnet sind und vierte (27a), fünfte (27b) und sechste (27c) N-Typ-Zonen enthalten, und welche vierten und sechsten N-Kanal-MOSFETs leitfähige Gateelektroden haben, die in der genannten ersten Spaltenrichtung, versetzt sind.

8. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 7, bei der die genannten leitfähigen Gateelektroden der genannten dritten und fünften N- Kanal-MOSFETs durch eine lineare integrale Elektrode gebildet sind und die genannten vierten und sechsten N-Kanal- MOSFETs leitfähige Gateelektroden haben, die durch eine integrale Elektrode gebildet sind.

9. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 8, bei der die genannten Basiszellen eine Vielzahl von Basiszellenspalten bilden, die in einer Richtung angeordnet sind, die zu der genannten ersten Spaltenrichtung, rechtwinklig ist, die genannten leitfähigen Gateelektroden der genannten vierten und sechsten N-Kanal- MOSFETs in dem genannten zweiten Abschnitt einer der genannten Basiszellen und die genannten leitfähigen Gateelektroden der genannten vierten und sechsten N-Kanal-MOSFETs in dem genannten zweiten Abschnitt einer angrenzenden Basiszelle jeweils durch eine integrale gemeinsame Elektrode gebildet sind, und die genannten leitfähigen Gateelektroden der genannten dritten und fünften N-Kanal-MOSFETs der genannten einen der genannten Basiszellen und die genannten leitfähigen Gateelektroden der genannten dritten und fünften N- Kanal-MOSFETs der genannten angrenzenden Basiszelle jeweils durch eine integrale gemeinsame Elektrode gebildet sind.

10. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 7, bei der die Breite der genannten leitfähigen Gateelektrode in der genannten ersten Richtung auf beiden Seiten der genannten Kanalzone längs der genannten zweiten Richtung größer als jene an einem Teil ist, der die genannte Kanalzone für jeden der genannten P-Kanal- MOSFETs und der genannten N-Kanal-MOSFETs überlagert, um Gateelektrodenkontaktzonen zu definieren.

11. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 7, bei der die Breite der genannten leitfähigen Gateelektrode der genannten P-Kanal- und N- Kanal-MOSFETs innerhalb des genannten ersten Abschnittes längs der genannten zweiten Richtung größer als die Breite der genannten leitfähigen Gateelektrode der genannten MOSFETs innerhalb des genannten zweiten Abschnittes längs der genannten zweiten Richtung ist.

12. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, die als statischer Einzelportspeicher mit wahlfreiem Zugriff betriebsfähig ist und umfaßt:

eine Wortleitung (WL1);

eine Vielzahl von Bitleitungen (BL3, XBL3, . . . );

eine erste Energiequellenleitung zum Empfangen einer ersten Energiequellenspannung (VDD); und

eine zweite Energiequellenleitung zum Empfangen einer zweiten Energiequellenspannung (VSS);

bei der jede der genannten Basiszellen eine Speicherzelle bildet, die eine Verriegelungsschaltung enthält, die durch zwei Paare (P1, N1, P2, N2) von N-Kanal-MOSFETs und P- Kanal-MOSFETs innerhalb des genannten ersten Abschnittes gebildet ist,

jeder der genannten N-Kanal-MOSFETs innerhalb des genannten zweiten Abschnittes ein Übertragungsgate bildet, das mit einer entsprechenden der Bitleitungen (BL3, . . . ) verbunden ist,

jedes der genannten Übertragungsgates mit der Verriegelungsschaltung einer Speicherzelle gekoppelt ist und mit einer gemeinsamen Wortleitung (WL1) verbunden ist,

die N-Typ-Kanalzone (23c) des P-Kanal-MOSFET mit der genannten ersten Energiequellenleitung (VDD) verbunden ist, die P-Typ-Kanalzone des N-Kanal-MOSFET mit der genannten zweiten Energiequellenleitung (VSS) verbunden ist.

13. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, die als Dualportspeicher mit wahlfreiem Zugriff betriebsfähig ist und umfaßt:

eine Vielzahl von Wortleitungen (WL1, WL2, . . . );

eine Vielzahl von Bitleitungen (BL1, XBL1, BL3, . . . );

bei der jede der genannten Basiszellen eine Speicherzelle bildet, die eine Verriegelungsschaltung enthält, die durch die genannten zwei Paare (P1, N1, P2, N2) von N-Kanal- MOSFETs und P-Kanal-MOSFETs innerhalb des genannten ersten Abschnittes gebildet ist,

jeder der genannten N-Kanal-MOSFETs (N3, N4, N5, N6) innerhalb des genannten zweiten Abschnittes ein Übertragungsgate bildet, das mit einer entsprechenden der Bitleitungen (BL1, . . . ) und mit einer entsprechenden der Wortleitungen (WL1, . . . ) gekoppelt ist,

die N-Typ-Kanalzone des P-Kanal-MOSFET mit der genannten ersten Energiequellenleitung verbunden ist,

die P-Typ-Kanalzone des N-Kanal-MOSFET mit der genannten zweiten Energiequellenleitung verbunden ist.

14. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, die als Nur-Lese-Speicher betriebsfähig ist und umfaßt:

eine Vielzahl von Wortleitungen (WL1, WL2, . . . );

eine Vielzahl von Bitleitungen (BL3, BL4, . . . );

eine erste Energiequellenleitung zum Empfangen einer ersten Energiequellenspannung; und

eine zweite Energiequellenleitung zum Empfangen einer zweiten Energiequellenspannung;

bei der jede der genannten Basiszellen Speicherzellen durch die genannten N-Kanal-MOSFETs (N10, N11, . . . ) innerhalb des genannten zweiten Abschnittes bildet,

jede der genannten Speicherzellen mit einer der Wortleitungen (WL1, . . . ) und mit einer der Bitleitungen (BL3, . . . ) verbunden ist,

die genannte erste Energiequellenleitung gemeinsam mit den Sourcezonen der N-Kanal-MOSFETs innerhalb der genannten ersten und zweiten Abschnitte verbunden ist,

die genannte zweite Energiequellenleitung gemeinsam mit den ersten und zweiten P-Typ-Zonen der P-Kanal-MOSFETs innerhalb des genannten ersten Abschnittes verbunden ist.

15. Eine integrierte Halbleiterschaltung des Master- Slice-Typs nach Anspruch 1, die als programmierbares Logikarray betriebsfähig ist und umfaßt:

Eingangsleitungen (46, 47);

erste Produkttermleitungen (48, 49);

zweite Produkttermleitungen (53, 54), die mit den genannten ersten Produkttermleitungen verbunden sind;

eine UND-Ebene (44) mit ersten und zweiten Spalten der genannten Basiszellen;

eine ODER-Ebene (45) mit dritten und vierten Spalten der genannten Basiszellen;

bei der jede der genannten Basiszellen in dem zweiten Abschnitt vier N-Kanal-MOSFETs und eine Ausgangsleitung (52) enthält.