CN102103893B - 产生存储器晶片的测试样式的装置及其方法 - Google Patents

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Abstract

本发明公开一种产生存储器晶片的测试样式的装置及其方法，产生存储器晶片的测试样式的方法包含根据一第一样式讯号与一第二样式讯号，产生并输出一样式致能讯号；根据一存储器区块讯号、一分段讯号和该样式致能讯号，产生并输出一第一预输入输出讯号与一第二预输入输出讯号；对一第三输入输出讯号及该第二样式讯号执行一异或逻辑运算，产生并输出一第一致能讯号；根据该第一致能讯号、该第一预输入输出讯号及该第二预输入输出讯号，产生并输出一第一输入输出讯号与一第二输入输出讯号；及根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入一特定逻辑电位。

Description

产生存储器晶片的测试样式的装置及其方法
技术领域
本发明是有关于一种产生存储器晶片的测试样式的装置及其方法，尤指一种利用简单逻辑电路简化产生存储器晶片的测试样式的装置及其方法。
背景技术
在最新的动态随机存取存储器架构6F2、8F2开放式位元(open-bite line)架构中，因为6F2、8F2开放式位元架构的存储单元(memory cell)更小，所以对于每一存储单元而言，存储单元的排列方式更紧密且具有更多来自相邻存储单元的噪声。
由于6F2、8F2开放式位元架构的动态随机存取存储器的单位面积内具有更多存储单元，所以要对6F2、8F2开放式位元架构的动态随机存取存储器写入正确的测试样式(test pattern)将会变得非常困难。因此降低测试的位元成本(bitcost)变成是存储器晶片设计者的一个重要课题。在先前技术中，没有简易的测试方法可对动态随机存取存储器写入团块样式(solid pattern)、棋盘式样式(check board pattern)、列条码样式(row bar pattern)及行条码样式(columnbar pattern)。因此，利用先前技术的测试方法很难降低位元成本。
发明内容
本发明的主要目的是提供一种存储器晶片的测试样式的装置及其方法，已解决现有技术所存在的问题。
本发明的一实施例提供一种产生存储器晶片的测试样式的装置。该装置包含一第一逻辑电路、一第二逻辑电路、一第一异或(exclusive OR)门及一第三逻辑电路。该第一逻辑电路具有一第一输入端，用以接收一第一样式讯号，一第二输入端，用以接收一第二样式讯号，及一输出端，用以输出一样式致能讯号，其中该第一逻辑电路是用以根据该第一样式讯号与该第二样式讯号，产生并输出该样式致能讯号；该第二逻辑电路具有一第一输入端，用以接收一存储器区块讯号，一第二输入端，用以接收一分段讯号，一第三输入端，耦接于该第一逻辑电路的输出端，用以接收该样式致能讯号，一第一输出端，用以输出一第一预输入输出讯号，及一第二输出端，用以输出一第二预输入输出讯号，其中该第二逻辑电路是用以根据该存储器区块讯号与该分段讯号，产生该第一预输入输出讯号与该第二预输入输出讯号，以及根据该样式致能讯号，输出该第一预输入输出讯号与该第二预输入输出讯号；该第一异或(exclusive OR)门具有第一输入端，用以接收一第三输入输出讯号，一第二输入端，耦接于该第一逻辑电路的第二输入端，用以接收该第二样式讯号，一输出端，用以输出一第一致能讯号，其中该第一异或门是用以对该第三输入输出讯号及该第二样式讯号，执行一异或逻辑运算，产生并输出该第一致能讯号；及该第三逻辑电路，具有一第一输入端，耦接于该第一异或门的输出端，用以接收该第一致能讯号，一第二输入端，耦接于该第二逻辑电路的第一输出端，用以接收该第一预输入输出讯号，一第三输入端，耦接于该第二逻辑电路的第二输出端，用以接收该第二预输入输出讯号，一第一输出端，用以输出一第一输入输出讯号，及一第二输出端，用以输出一第二输入输出讯号，其中该第三逻辑电路是用以根据该第一致能讯号、该第一预输入输出讯号及该第二预输入输出讯号，产生并输出该第一输入输出讯号与该第二输入输出讯号；其中该第一输入输出讯号与该第二输入输出讯号是用以对该存储器晶片内的每一存储单元写入一特定逻辑电位。
本发明的另一实施例提供一种产生存储器晶片的测试样式的方法。该方法包含一第一逻辑电路根据一第一样式讯号与一第二样式讯号，产生并输出一样式致能讯号；一第二逻辑电路根据一存储器区块讯号与一分段讯号，产生一第一预输入输出讯号与一第二预输入输出讯号，以及根据该样式致能讯号，输出该第一预输入输出讯号与该第二预输入输出讯号；一第一异或门对一第三输入输出讯号及该第二样式讯号执行一异或逻辑运算，产生并输出一第一致能讯号；一第三逻辑电路根据该第一致能讯号、该第一预输入输出讯号及该第二预输入输出讯号，产生并输出一第一输入输出讯号与一第二输入输出讯号；及根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入一特定逻辑电位。
本发明提供一种产生存储器晶片的测试样式的装置及其方法。该装置与其方法是对一第一样式讯号、一第二样式讯号、一存储器区块讯号、一第三输入输出讯号及一分段讯号执行一些简单的逻辑运算，以产生一第一输入输出讯号与一第二输入输出讯号。而该装置即可根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片写入一团块样式、一棋盘式样式、一列条码样式及一行条码样式。所以，本发明可提供非常简便的测试方法对该存储器晶片写入正确的该团块样式、该棋盘式样式、该列条码样式及该行条码样式。
附图说明
图1为本发明的一实施例说明产生存储器晶片的测试样式的装置的示意图。
图2A为说明存储器晶片内的偶数存储区块的示意图；
图2B为说明装置对存储器晶片的偶数存储区块写入团块样式、棋盘式样式、列条码样式及行条码样式时，每一存储单元储存的特定逻辑电位的示意图；
图3A为说明存储器晶片内的奇数存储区块的示意图；
图3B是为说明装置对存储器晶片的奇数存储区块写入团块样式、棋盘式样式、列条码样式及行条码样式时，每一存储单元储存的特定逻辑电位的示意图；
图4A为说明存储器区块讯号、分段讯号、第一预输入输出讯号及第二预输入输出讯号的关系示意图；
图4B为说明第一样式讯号、第二样式讯号、第三输入输出讯号、样式致能讯号和对存储器晶片写入特定样式的关系示意图；
图5为本发明的另一实施例说明产生存储器晶片的测试样式的方法的流程图。
附图标记说明：100-装置；102-第一逻辑电路；104-第二逻辑电路；106-第一异或门；108-第三逻辑电路；110-存储器晶片；202、204、206、302、304、306-检测放大器；1042-第二异或门；1044-第二异或非门；1046-第一反相器；1048-第二反相器；1050-第一传输门；1052-第二传输门；1054-第一开关；1056-第二开关；1082-第三异或门；1084-第四异或门；BA-存储器区块讯号；bank0、bank2-偶数存储区块；bank1、bank3-奇数存储区块；BL0-BL7-非反相位元线讯号；
Figure BSA00000441058300031
反相位元线讯号；Emarymp-样式致能讯号；FE-第一致能讯号；GND-地端；IO-第三输入输出讯号；Iemarymp-反相的样式致能讯号；IO_0123-第一预输入输出讯号；IO_4567-第二预输入输出讯号；IO[0:3]-第一输入输出讯号；IO[4:7]-第二输入输出讯号；IO0-IO3、IO4-IO7-输出端；S-分段讯号；SCE1-奇数分段；SEC2-偶数分段；TM1-第一样式讯号；TM2-第二样式讯号；WL0-WL3-字元线；500至512-步骤。
具体实施方式
请参照图1，图1为本发明的一实施例说明产生存储器晶片的测试样式的装置100的示意图。装置100包含一第一逻辑电路102、一第二逻辑电路104、一第一异或(exclusive OR)门106及一第三逻辑电路108。第一逻辑电路102具有一第一输入端，用以接收一第一样式讯号TM1，一第二输入端，用以接收一第二样式讯号TM2，及一输出端，用以输出一样式致能讯号emarymp，其中第一逻辑电路102是用以根据第一样式讯号TM1与第二样式讯号TM2，产生并输出样式致能讯号emarymp，其中第一逻辑电路102为一第一异或非(exclusive NOR)门，用以对第一样式讯号TM1与第二样式讯号TM2执行一异或非逻辑运算，产生样式致能讯号emarymp。第二逻辑电路104具有一第一输入端，用以接收一存储器区块讯号BA，一第二输入端，用以接收一分段讯号S，一第三输入端，耦接于第一逻辑电路102的输出端，用以接收样式致能讯号emarymp，一第一输出端，用以输出一第一预输入输出讯号IO_0123，及一第二输出端，用以输出一第二预输入输出讯号IO_4567，其中第二逻辑电路104是用以根据存储器区块讯号BA与分段讯号S，产生第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567，以及根据样式致能讯号emarymp，输出第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567；第一异或(exclusive OR)门106，具有第一输入端，用以接收一第三输入输出讯号IO，一第二输入端，耦接于第一逻辑电路102的第二输入端，用以接收第二样式讯号TM2，一输出端，用以输出一第一致能讯号FE，其中第一异或门106是用以对第三输入输出讯号IO及第二样式讯号TM2，执行一异或逻辑运算，以产生并输出第一致能讯号FE；第三逻辑电路108具有一第一输入端，耦接于第一异或门106的输出端，用以接收第一致能讯号FE，一第二输入端，耦接于第二逻辑电路104的第一输出端，用以接收第一预输入输出讯号IO_0123，一第三输入端，耦接于第二逻辑电路104的第二输出端，用以接收第二预输入输出讯号IO_4567，一第一输出端，用以输出一第一输入输出讯号IO[0:3]，及一第二输出端，用以输出一第二输入输出讯号IO[4:7]，其中第三逻辑电路108是用以根据第一致能讯号FE、第一预输入输出讯号IO_0123及第二预输入输出讯号IO_4567，产生并输出第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]；其中第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]是用以对存储器晶片110内的每一存储单元写入一特定逻辑电位，其中存储器晶片110可为一动态随机存取存储器。
第二逻辑电路104包含一第二异或门1042、一第二异或非门1044、一第一反相器1046、一第二反相器1048、一第一传输门1050、一第二传输门1052、一第一开关1054及一第二开关1056。第二异或门1042具有第一输入端，耦接于第二逻辑电路104的第一输入端，一第二输入端，耦接于第二逻辑电路104的第二输入端，及一输出端，耦接于第二逻辑电路104的第一输出端，其中第二异或门1042是用以对存储器区块讯号BA与分段讯号S执行一异或逻辑运算，产生第一预输入输出讯号IO_0123；第二异或非门1044具有第一输入端，耦接于第二逻辑电路104的第一输入端，一第二输入端，耦接于第二逻辑电路104的第二输入端，及一输出端，耦接于第二逻辑电路104的第二输出端，其中第二异或非门1044是用以对存储器区块讯号BA与分段讯号S执行一异或非逻辑运算，产生第二预输入输出讯号IO_0123；第一反相器1046具有一第一端，耦接于第一逻辑电路102的输出端，及一第二端，用以输出一反相的样式致能讯号；第二反相器1048具有一第一端，耦接于第一逻辑电路102的输出端，及一第二端，用以输出反相的样式致能讯号Iemarymp；第一传输门1050具有一第一端，耦接于第一反相器1046的第二端，一第二端，耦接于第二异或门1042的输出端，一第三端，耦接于第一逻辑电路102的输出端，及一第四端，耦接于第二逻辑电路104的第一输出端；第二传输门1052具有一第一端，耦接于第二反相器1048的第二端，一第二端，耦接于第二异或非门1044的输出端，一第三端，耦接于第一逻辑电路102的输出端，及一第四端，耦接于第二逻辑电路104的第二输出端；第一开关1054具有第一端，耦接于第二逻辑电路104的第一输出端，一第二端，耦接于第一反相器1046的第二端，及一第三端，耦接于一地端GND；第二开关1056具有第一端，耦接于第二逻辑电路104的第二输出端，一第二端，耦接于第二反相器1048的第二端，及一第三端，耦接于地端GND，其中第一开关1054与第二开关1056为N型金属氧化物半导体晶体管。当样式致能讯号emarymp致能(亦即样式致能讯号emarymp为逻辑高电位)时，反相的样式致能讯号Iemarymp为逻辑低电位。因此，第一传输门1050根据样式致能讯号emarymp与反相的样式致能讯号Iemarymp，传输第一预输入输出讯号IO_0123至第二逻辑电路104的第一输出端，以及与第二传输门1052根据样式致能讯号emarymp与反相的样式致能讯号Iemarymp，传输第二预输入输出讯号IO_4567至第二逻辑电路104的第二输出端。此时，因为反相的样式致能讯号Iemarymp为逻辑低电位，所以第一开关1054与第二开关1056被关闭，且第二逻辑电路104可输出第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567至第三逻辑电路108。另外，当样式致能讯号emarymp去能(亦即样式致能讯号emarymp为逻辑低电位)时，反相的样式致能讯号Iemarymp为逻辑高电位。此时，第一传输门1050和第二传输门1052关闭，所以第二逻辑电路104不会输出第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567至第三逻辑电路108。
第三逻辑电路108包含一第三异或门1082及一第四异或门1084。第三异或门1082具有第一输入端，耦接于第三逻辑电路108的第二输入端，一第二输入端，耦接于第三逻辑电路108的第一输入端，及一输出端，耦接于第三逻辑电路108的第一输出端，其中第三异或门1082是用以对第一致能讯号FE与第一预输入输出讯号IO_0123执行一异或逻辑运算，产生第一输入输出讯号IO[0:3]；第四异或门1084具有第一输入端，耦接于第三逻辑电路108的第三输入端，一第二输入端，耦接于第三逻辑电路108的第一输入端，及一输出端，耦接于第三逻辑电路108的第二输出端，其中第四异或门1084是用以对第一致能讯号FE与第二预输入输出讯号IO_4567执行一异或逻辑运算，产生第二输入输出讯号IO[4:7]。
请参照图2A和图2B，图2A为说明存储器晶片110内的偶数存储区块bank0、bank2的示意图，图2B为说明装置100对存储器晶片110的偶数存储区块写入团块样式、棋盘式样式、列条码样式及行条码样式时，每一存储单元储存的特定逻辑电位的示意图。如图2A所示，在偶数存储区块bank0、bank2的奇数分段SEC1中，检测放大器(sensing amplifier)202的输出端IO0-IO3是用以输出反相位元线讯号
Figure BSA00000441058300061
以及检测放大器204的输出端IO4-IO7是用以输出非反相位元线讯号BL4-BL7。另外，在偶数存储区块bank0、bank2的偶数分段SEC2中，检测放大器202的输出端IO0-IO3是用以输出非反相位元线(bit line)讯号BL0-BL3以及检测放大器206的输出端IO4-IO7是用以输出反相位元线讯号
Figure BSA00000441058300071
但本发明并不受限于仅有4条字元线(word line)WL0-WL3。另外，本发明亦不受限于二个偶数存储区块bank0、bank2，二个分段SEC1、SEC2，以及8个输出端IO0-IO7。举例来说，在图2B的棋盘式(check board)样式的奇数分段SEC1中，因为检测放大器202的输出端IO0-IO3是用以输出反相位元线讯号以及检测放大器204的输出端IO4-IO7是用以输出非反相位元线讯号BL4-BL7，所以检测放大器202的输出端IO0-IO3以及检测放大器204的输出端IO4-IO7都输出同样位元线讯号0101，如此奇数分段SEC1即可显示出棋盘式样式。同理，在棋盘式样式的偶数分段SEC2中，因为检测放大器202的输出端IO0-IO3是用以输出非反相位元线讯号BL0-BL3以及检测放大器206的输出端IO4-IO7是用以输出反相位元线讯号
Figure BSA00000441058300073
所以检测放大器202的输出端IO0-IO3以及检测放大器204的输出端IO4-IO7亦都输出同样位元线讯号1010，如此偶数分段SEC2即可显示出棋盘式样式。此外，图2A仅为存储器晶片110的偶数存储区块bank0、bank2的一重复单元，亦即存储器晶片110的偶数存储区块bank0、bank2是由多个重复单元所组成。另外，在图2B中的其余样式的操作原理皆和棋盘式样式相同，在此不再赘述。
请参照图3A和图3B，图3A为说明存储器晶片110内的奇数存储区块bank1、bank3的示意图，图3B为说明装置100对存储器晶片110的奇数存储区块写入团块样式、棋盘式样式、列条码样式及行条码样式时，每一存储单元储存的特定逻辑电位的示意图。如图3A所示，在奇数存储区块bank1、bank3的奇数分段SEC1中，检测放大器302的输出端IO0-IO3是用以输出非反相位元线讯号BL0-BL3以及检测放大器304的输出端IO4-IO7是用以输出反相位元线讯号
Figure BSA00000441058300074
另外，在奇数存储区块bank1、bank3的偶数分段SEC2中，检测放大器302的输出端IO0-IO3是用以输出反相位元线讯号
Figure BSA00000441058300075
以及检测放大器306的输出端IO4-IO7是用以输出非反相位元线讯号BL4-BL7，但本发明并不受限于仅有4条字元线WL0-WL3。另外，本发明亦不受限于二个奇数存储区块bank、bank3，二个分段SEC1、SEC2，以及8个输出端IO0-IO7。举例来说，在图3B的棋盘式样式的奇数分段SEC1中，因为检测放大器302的输出端IO0-IO3是用以输出非反相位元线讯号BL0-BL3以及检测放大器304的输出端IO4-IO7是用以输出反相位元线讯号
Figure BSA00000441058300081
所以检测放大器302的输出端IO0-IO3以及检测放大器304的输出端IO4-IO7都输出同样位元线讯号1010，如此奇数分段SEC1即可显示出棋盘式样式。同理，在棋盘式样式的偶数分段SEC2中，因为检测放大器302的输出端IO0-IO3是用以输出反相位元线讯号
Figure BSA00000441058300082
以及检测放大器306的输出端IO4-IO7是用以输出非反相位元线讯号BL4-BL7，所以检测放大器302的输出端IO0-IO3以及检测放大器306的输出端IO4-IO7亦都输出同样位元线讯号0101，如此偶数分段SEC2即可显示出棋盘式样式。此外，图3A仅为存储器晶片110的奇数存储区块bank1、bank3的一重复单元，亦即存储器晶片110的奇数存储区块bank1、bank3是由多个重复单元所组成。另外，在图3B中的其余样式的操作原理皆和棋盘式样式相同，在此不再赘述。
请参照图4A和图4B，图4A为说明存储器区块讯号BA、分段讯号S、第一预输入输出讯号IO_0123及第二预输入输出讯号IO_4567的关系示意图，图4B为说明第一样式讯号TM1、第二样式讯号TM2、第三输入输出讯号IO、样式致能讯号emarymp和对存储器晶片110写入特定样式的关系示意图。如图4A所示，存储器区块讯号BA为0是代表偶数存储区块bank0、bank2及存储器区块讯号BA为1是代表奇数存储区块bank1、bank3，而分段讯号S为0代表偶数分段SEC2及分段讯号S为1代表奇数分段SEC1。举例来说，如果存储器区块讯号BA为1以及分段讯号S为0，则表示对应的是存储器晶片110中的奇数存储区块bank1、bank3以及偶数分段SEC2。如图4B所示，第一样式讯号TM1为0、第二样式讯号TM2为0及第三输入输出讯号IO为0000是对应于团块样式(全0)；第一样式讯号TM1为0、第二样式讯号TM2为0及第三输入输出讯号IO为1111是对应于团块样式(全1)；第一样式讯号TM1为0、第二样式讯号TM2为1及第三输入输出讯号IO为0101(WL0-WL3)是对应于棋盘式样式；第一样式讯号TM1为1、第二样式讯号TM2为0及第三输入输出讯号IO为0000是对应于行条码样式；第一样式讯号TM1为1、第二样式讯号TM2为1及第三输入输出讯号IO为0101是对应于列条码样式。因此，只要根据图4A和图4B，将对应的第一样式讯号TM1、第二样式讯号TM2、存储器区块讯号BA、第三输入输出讯号IO及分段讯号S输入至装置100。然后装置100将产生第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]，且第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]会分别通过检测放大器的输出端IO0-IO3和IO4-IO7对存储器晶片110内的每一存储单元写入一特定逻辑电位。
举例来说，使用者想对存储器晶片110内的奇数存储区块bank1、bank3的奇数分段SEC1写入行条码样式。因此，根据图4A和图4B，对装置100输入的第一样式讯号TM1是为1、第二样式讯号TM2是为0、存储器区块讯号BA是为1、第三输入输出讯号IO为0000及分段讯号S为1。请参照图1，因为第一样式讯号TM1为1、第二样式讯号TM2为0，所以第一逻辑电路102产生的样式致能讯号emarymp为0，导致第一传输门1050和第二传输门1052被关闭及第一开关1054和第二开关1056被开启。因为第一开关1054和第二开关1056被开启，所以第一预输入输出讯号IO_012和第二预输入输出讯号IO_4567被下拉至地端GND的电位(0)。另外，因为第三输入输出讯号IO是为0000和第二样式讯号TM2为0，所以第一异或门106输出的第一致能讯号FE为0000。因此，第三逻辑电路108输出的第一输入输出讯号IO[0:3]和第二输入输出讯号IO[4:7]亦为0000。请参照图3A和图3B，检测放大器302的输出端IO0-IO3根据第一输入输出讯号IO[0:3]对字元线WL0-WL3输入位元线讯号0000，而检测放大器304的输出端IO4-IO7根据第二输入输出讯号IO[4:7]对字元线WL0-WL3输入位元线讯号0000的反相位元线讯号1111。因此，通过上述过程存储器晶片110内的奇数存储区块bank1、bank3的奇数分段SEC1即可显示出行条码样式。另外，其余样式的操作原理皆和行条码样式相同，在此不再赘述。
请参照图5，图5为本发明的另一实施例说明产生存储器晶片的测试样式的方法的流程图。图5的方法是利用第1图的装置100说明，详细步骤如下：
步骤500：开始；
步骤502：第一逻辑电路102根据第一样式讯号TM1与第二样式讯号TM2，产生并输出样式致能讯号emarymp；
步骤504：第二逻辑电路104根据存储器区块讯号BA与分段讯号S，产生第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567，以及根据样式致能讯号emarymp，输出第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567；
步骤506：第一异或门106对第三输入输出讯号IO及第二样式讯号TM2执行一异或逻辑运算，产生并输出第一致能讯号FE；
步骤508：第三逻辑电路108根据第一致能讯号FE、第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567，产生并输出第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]；
步骤510：根据第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]，对存储器晶片110内的每一存储单元写入一特定逻辑电位；
步骤512：结束。
在步骤502中，第一逻辑电路102利用第一异或非门对第一样式讯号TM1与第二样式讯号TM2执行异或非逻辑运算，产生并输出样式致能讯号emarymp。在步骤504中，第二逻辑电路104利用第二异或门1042对存储器区块讯号BA与分段讯号S执行异或逻辑运算，产生第一预输入输出讯号IO_0123，及利用第二异或非门1044对存储器区块讯号BA与分段讯号S执行异或非逻辑运算，产生第二预输入输出讯号IO_4567。另外，第二逻辑电路104利用第一反相器1046、第二反相器1048、第一传输门1050、第二传输门1052、第一开关1054及第二开关1056根据样式致能讯号emarymp，输出第一预输入输出讯号IO_0123与第二预输入输出讯号IO_4567。在步骤508中，第三逻辑电路108利用第三异或门1082对第一致能讯号FE与第一预输入输出讯号IO_0123执行异或逻辑运算，产生第一输入输出讯号IO[0:3]，以及利用第四异或门1084对第一致能讯号FE与第二预输入输出讯号IO_4567执行异或逻辑运算，产生第二输入输出讯号IO[4:7]。在步骤510中，装置100根据第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]，对存储器晶片110内的每一存储单元写入特定逻辑电位，亦即装置100根据第一输入输出讯号IO[0:3]与第二输入输出讯号IO[4:7]，对存储器晶片110写入团块样式、棋盘式样式、列条码样式及行条码样式。
综上所述，本发明所提供的产生存储器晶片的测试样式的装置及其方法，是利用产生存储器晶片的测试样式的装置对第一样式讯号、第二样式讯号、存储器区块讯号、第三输入输出讯号及分段讯号执行一些简单的逻辑运算，以产生第一输入输出讯号与第二输入输出讯号。而产生存储器晶片的测试样式的装置即可根据第一输入输出讯号与第二输入输出讯号，对存储器晶片写入团块样式、棋盘式样式、列条码样式及行条码样式。所以，本发明可提供非常简便的测试方法可对存储器晶片写入团块样式、棋盘式样式、列条码样式及行条码样式。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (7)

1.一种产生存储器晶片的测试样式的装置，其特征在于，包含：
一第一逻辑电路，具有一第一输入端，用以接收一第一样式讯号，一第二输入端，用以接收一第二样式讯号，及一输出端，用以输出一样式致能讯号，其中该第一逻辑电路是用以根据该第一样式讯号与该第二样式讯号，产生并输出该样式致能讯号，其中：该第一逻辑电路为一第一异或非门，且用以对该第一样式讯号与该第二样式讯号执行一异或非逻辑运算，产生该样式致能讯号；
一第二逻辑电路，具有一第一输入端，用以接收一存储器区块讯号，一第二输入端，用以接收一分段讯号，一第三输入端，耦接于该第一逻辑电路的输出端，用以接收该样式致能讯号，一第一输出端，用以输出一第一预输入输出讯号，及一第二输出端，用以输出一第二预输入输出讯号，其中该第二逻辑电路是用以根据该存储器区块讯号与该分段讯号，产生该第一预输入输出讯号与该第二预输入输出讯号，以及根据该样式致能讯号，输出该第一预输入输出讯号与该第二预输入输出讯号；其中，该第二逻辑电路包含：
一第二异或门，具有第一输入端，耦接于该第二逻辑电路的第一输入端，一第二输入端，耦接于该第二逻辑电路的第二输入端，及一输出端，耦接于该第二逻辑电路的第一输出端，其中该第二异或门是用以对该存储器区块讯号与该分段讯号执行一异或逻辑运算，产生该第一预输入输出讯号；
一第二异或非门，具有第一输入端，耦接于该第二逻辑电路的第一输入端，一第二输入端，耦接于该第二逻辑电路的第二输入端，及一输出端，耦接于该第二逻辑电路的第二输出端，其中该第二异或非门是用以对该存储器区块讯号与该分段讯号执行一异或非逻辑运算，产生该第二预输入输出讯号；
一第一反相器，具有一第一端，耦接于该第一逻辑电路的输出端，及一第二端，用以输出一反相的样式致能讯号；
一第二反相器，具有一第一端，耦接于该第一逻辑电路的输出端，及一第二端，用以输出该反相的样式致能讯号；
一第一传输门，具有一第一端，耦接于该第一反相器的第二端，一第二端，耦接于该第二异或门的输出端，一第三端，耦接于该第一逻辑电路的输出端，及一第四端，耦接于该第二逻辑电路的第一输出端，其中该第一传输门是用以根据该样式致能讯号与该反相的样式致能讯号，传输该第一预输入输出讯号；
一第二传输门，具有一第一端，耦接于该第二反相器的第二端，一第二端，耦接于该第二异或非门的输出端，一第三端，耦接于该第一逻辑电路的输出端，及一第四端，耦接于该第二逻辑电路的第二输出端，其中该第二传输门是用以根据该样式致能讯号与该反相的样式致能讯号，传输该第二预输入输出讯号；
一第一开关，具有第一端，耦接于该第二逻辑电路的第一输出端，一第二端，耦接于该第一反相器的第二端，及一第三端，耦接于一地端；及
一第二开关，具有第一端，耦接于该第二逻辑电路的第二输出端，一第二端，耦接于该第二反相器的第二端，及一第三端，耦接于该地端；
一第一异或门，具有第一输入端，用以接收一第三输入输出讯号，一第二输入端，耦接于该第一逻辑电路的第二输入端，用以接收该第二样式讯号，一输出端，用以输出一第一致能讯号，其中该第一异或门是用以对该第三输入输出讯号及该第二样式讯号，执行一异或逻辑运算，产生并输出该第一致能讯号；及
一第三逻辑电路，具有一第一输入端，耦接于该第一异或门的输出端，用以接收该第一致能讯号，一第二输入端，耦接于该第二逻辑电路的第一输出端，用以接收该第一预输入输出讯号，一第三输入端，耦接于该第二逻辑电路的第二输出端，用以接收该第二预输入输出讯号，一第一输出端，用以输出一第一输入输出讯号，及一第二输出端，用以输出一第二输入输出讯号，其中该第三逻辑电路是用以根据该第一致能讯号、该第一预输入输出讯号及该第二预输入输出讯号，产生并输出该第一输入输出讯号与该第二输入输出讯号；其中：该第三逻辑电路包含：
一第三异或门，具有第一输入端，耦接于该第三逻辑电路的第二输入端，一第二输入端，耦接于该第三逻辑电路的第一输入端，及一输出端，耦接于该第三逻辑电路的第一输出端，其中该第三异或门是用以对该第一致能讯号与该第一预输入输出讯号执行一异或逻辑运算，产生该第一输入输出讯号；及
一第四异或门，具有第一输入端，耦接于该第三逻辑电路的第三输入端，一第二输入端，耦接于该第三逻辑电路的第一输入端，及一输出端，耦接于该第三逻辑电路的第二输出端，其中该第四异或门是用以对该第一致能讯号与该第二预输入输出讯号执行一异或逻辑运算，产生该第二输入输出讯号；
其中该第一输入输出讯号与该第二输入输出讯号是用以对该存储器晶片内的每一存储单元写入一特定逻辑电位。
2.根据权利要求1所述的装置，其特征在于，该第一开关和该第二开关为N型金属氧化物半导体晶体管。
3.一种产生存储器晶片的测试样式的方法，其特征在于，包含：
一第一逻辑电路根据一第一样式讯号与一第二样式讯号，产生并输出一样式致能讯号；
一第二逻辑电路根据一存储器区块讯号与一分段讯号，产生一第一预输入输出讯号与一第二预输入输出讯号，以及根据该样式致能讯号，输出该第一预输入输出讯号与该第二预输入输出讯号；
一第一异或门对一第三输入输出讯号及该第二样式讯号执行一异或逻辑运算，产生并输出一第一致能讯号；
一第三逻辑电路根据该第一致能讯号、该第一预输入输出讯号及该第二预输入输出讯号，产生并输出一第一输入输出讯号与一第二输入输出讯号；及
根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入一特定逻辑电位，其中：
该第一逻辑电路根据该第一样式讯号与该第二样式讯号，产生并输出该样式致能讯号包含：
利用一第一异或非门对该第一样式讯号与该第二样式讯号执行一异或非逻辑运算，产生并输出该样式致能讯号；
该第二逻辑电路根据该存储器区块讯号与该分段讯号，产生该第一预输入输出讯号与该第二预输入输出讯号包含：
利用一第二异或门对该存储器区块讯号与该分段讯号执行一异或逻辑运算，产生该第一预输入输出讯号；及
利用一第二异或非门对该存储器区块讯号与该分段讯号执行一异或非逻辑运算，产生该第二预输入输出讯号；
输出该第一预输入输出讯号与该第二预输入输出讯号包含：
利用一第一反相器、一第二反相器、一第一传输门、一第二传输门、一第一开关及一第二开关根据该样式致能讯号，输出该第一预输入输出讯号与该第二预输入输出讯号；
该第三逻辑电路根据该第一致能讯号、该第一预输入输出讯号及该第二预输入输出讯号，产生并输出该第一输入输出讯号与该第二输入输出讯号包含：
利用一第三异或门对该第一致能讯号与该第一预输入输出讯号执行一异或逻辑运算，产生该第一输入输出讯号；及
利用一第四异或门对该第一致能讯号与该第二预输入输出讯号执行一异或逻辑运算，产生该第二输入输出讯号。
4.根据权利要求3所述的方法，其特征在于，根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入该特定逻辑电位是利用一团块样式对该存储器晶片内的每一存储单元写入该特定逻辑电位。
5.根据权利要求3所述的方法，其特征在于，根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入该特定逻辑电位是利用一棋盘式样式对该存储器晶片内的每一存储单元写入该特定逻辑电位。
6.根据权利要求3所述的方法，其特征在于，根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入该特定逻辑电位是利用一列条码样式对该存储器晶片内的每一存储单元写入该特定逻辑电位。
7.根据权利要求3所述的方法，其特征在于，根据该第一输入输出讯号与该第二输入输出讯号，对该存储器晶片内的每一存储单元写入该特定逻辑电位是利用一行条码样式对该存储器晶片内的每一存储单元写入该特定逻辑电位。
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