CN1767053A - 半导体存储装置和测试方法 - Google Patents

半导体存储装置和测试方法 Download PDF

Info

Publication number
CN1767053A
CN1767053A CNA2005100999736A CN200510099973A CN1767053A CN 1767053 A CN1767053 A CN 1767053A CN A2005100999736 A CNA2005100999736 A CN A2005100999736A CN 200510099973 A CN200510099973 A CN 200510099973A CN 1767053 A CN1767053 A CN 1767053A
Authority
CN
China
Prior art keywords
address
refresh
unit
signal
refreshes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100999736A
Other languages
English (en)
Other versions
CN1767053B (zh
Inventor
高井康浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1767053A publication Critical patent/CN1767053A/zh
Application granted granted Critical
Publication of CN1767053B publication Critical patent/CN1767053B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种半导体存储装置，具有进行如下控制的电路：把缺陷单元的刷新周期设得比正常单元的刷新周期短，在输入的控制信号为某第1值时，在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据在刷新冗长ROM中预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，对所述第2地址的单元也进行刷新，在输入的控制信号为第2值时，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，只对所述第2地址进行刷新。

Description

半导体存储装置和测试方法
技术领域
本发明涉及半导体存储装置，特别是涉及通过使ROW(行)冗长、COLUMN(列)冗长不能救济的残余缺陷单元的刷新周期短于正常单元的刷新周期来救济缺陷单元，并且对测试时间的缩短、制造成品率的提高有利的半导体存储装置和测试方法。
背景技术
图8是表示现有半导体存储装置的构成的图。在图8中，1是存储器单元阵列，构成了分为多段的救济单位的存储器阵列。在图8中，对于存储器单元阵列，ROW分为4段，COLUMN分为2段。由周边电路2生成的ROW地址被输入给开关(多路复用器)3，开关3的输出被输入给ROW预解码器4、冗长XDEC(X解码器)5，在输入了对存储器单元进行写入、读出访问的指令时，与从外部输入的访问地址对应的ROW地址由开关3来选择，被传递给ROW预解码器4、冗长XDEC5。
输入了CBR(自动)刷新指令时，根据按照刷新信号而生成的CBR(Cas Before Ras)信号，在CBR计数器6内增计数了的内部ROW地址(刷新地址)由开关3来选择，被传递给ROW预解码器4、冗长XDEC5。
ROW预解码器4的输出的X3～X12被输入给XDEC(X解码器)7，进行主字线的选择，X0～X2被输入给存储器单元阵列1，每1条主字线用于存在的8条辅助(サブサ一ド)线的选择。
每当输入了CBR(自动)刷新指令，就进行CBR计数器6的计数值的增计数。
如果冗长XDEC5中输入了的开关3的输出信号(内部ROW地址)与冗长XDEC5内被程序化了的ROW冗长地址一致的话，就选择由冗长XDEC5解码了的冗长主字线，代替由XDEC7解码的主字线。同样，如果冗长YDEC18中输入了的COLUMN地址与冗长YDEC18内被程序化了的COLUMN冗长地址一致的话，由YDEC9解码了的COLUMN选择线就变为非选择，由冗长YDEC18解码的冗长COLUMN选择线就被选择。在图8中，输入输出电路12是用于向单元阵列1写入数据，从单元阵列1读出数据的电路。
在现有半导体存储装置的缺陷单元的救济工序中，存储器单元阵列构成了分为多段的救济单位的阵列。如果图8的冗长XDEC5中输入了的开关3的输出信号(内部ROW地址信号)与冗长XDEC5内被程序化了的ROW冗长地址一致的话，由XDEC7解码了的主字线就变为非选择，由冗长XDEC5解码的冗长主字线就被选择。
在现有半导体存储装置的缺陷单元的救济工序中，在有的段中很快就用完了冗长电路的场合，即使其他段还有可使用的冗长电路，由于有的段已经用完了冗长电路，因而也不能救济半导体存储装置。因此，必须设置更多冗长单元，从而导致芯片成本增大。
例如，专利文献1提出了通过对刷新特性差的特定的单元比对其他单元进行更加频繁的刷新来救济上述特定单元，从而缩小芯片面积、降低成本的半导体存储装置。
专利文献1：特开平4-10297号公报(参照第3页右上栏第4行至第4页右上栏第12行，第1图至第3图)
发明内容
本发明者着眼于缺陷单元的原因，特别是刷新特性差这一点，着眼于通过改善缺陷单元的刷新特性，与通常单元相比，以短周期进行刷新，从而救济多的不良单元，在救济缺陷单元的同时，在测试时，对于通常单元和缺陷单元，避免了例如把不良品误判为良品，或者把良品误判为不良品，缩短了测试时间，获得了可进行正确测试的装置、方法。
因此，本发明的目的在于提供一种能提高制造成品率，实现正确测试，并且实现测试时间的缩短，可抑制降低产品成本的增加的半导体存储装置和测试方法。
本申请披露的发明，为了达到上述目的，大致构成如下。
本发明的1个侧面(方面)所涉及的半导体存储装置，具有为了数据的保持而需要刷新的多个单元，与刷新有关的缺陷单元的刷新周期设得比正常单元的刷新周期短，在对响应刷新信号而生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的规定比特的值与上述第1地址不同的第2地址与缺陷单元对应的场合，对上述第2地址的单元进行刷新，其特征在于，具有进行如下控制的控制装置：与刷新信号对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为预定的规定比特的值与上述第1地址不同的第2地址与缺陷单元对应的场合，只对上述第2地址进行刷新。
根据本发明所涉及的半导体存储装置，也可以构成为，具有为了数据的保持而需要刷新的单元，其特征在于，具有进行如下控制的控制装置：把与刷新有关的缺陷单元的刷新周期设得比正常单元的刷新周期短，在输入的控制信号为第1值时，在对与刷新信号对应而生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的规定比特的值的量与上述第1地址不同的第2地址与缺陷单元对应的场合，对上述第2地址的单元进行刷新，在输入的控制信号为第2值时，与刷新信号对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为仅预定的值与上述第1地址不同的第2地址与缺陷单元对应的场合，只对上述第2地址进行刷新。
根据本发明，也可以构成为，上述第1地址和上述第2地址只是在生成刷新地址的计数器中的最高位比特不同。
本发明的另一侧面所涉及的方法，是具有为了数据的保持而需要刷新的单元的半导体存储装置的测试方法，在单元中写入数据，经过规定期间后，从单元读出写入数据，与期望值进行比较，判别良、不良，其中，
把与刷新有关的缺陷单元的刷新周期设得比正常单元的刷新周期短，包括：
(A)在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的规定比特的值与上述第1地址不同的第2地址与缺陷单元对应的场合，对上述第2地址的单元也进行刷新，进行单元阵列的刷新的第1工序，和
(B)在上述第1工序结束后，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为预定的规定比特的值与上述第1地址不同的第2地址与缺陷单元对应的场合，只对上述第2地址进行刷新的第2工序。
根据本发明，在控制信号表示空打(空打ち)刷新时，第1地址的刷新不进行，在根据预先程序化了的信息，判断为预定的规定比特的值与上述第1地址不同的第2地址与缺陷单元对应的场合，只对上述第2地址进行刷新，使得缺陷单元的刷新能以短周期进行，以比短周期长的通常周期进行通常单元的刷新，正确地进行良品/不良品的区分，并且缩短了测试时间，抑制降低了测试成本的增加。由于缩短了测试时间，因而能降低制造成本。
附图说明
图1是表示本发明的一实施例的构成的图。
图2是表示本发明的一实施例的刷新冗长ROM的构成的图。
图3是用于说明本发明的一实施例的通常刷新动作的图。
图4用于说明本发明的一实施例的测试时的刷新动作的图。
图5用于说明比较例的测试时的刷新动作的图。
图6用于说明比较例的测试时的刷新动作的图。
图7用于说明比较例的测试时的刷新动作的图。
图8是表示现有半导体存储装置的构成的图。
具体实施方式
以下说明本发明的实施方式。本发明的一实施方式的半导体存储装置为动态型的半导体存储器，缺陷单元的刷新周期设定得比正常单元的刷新周期短。例如图1的与字线W(2)(也参照图3、图4)连接的单元(数据保持时间等刷新能力比通常单元差)的刷新周期设定得比通常单元的刷新周期短。在输入的控制信号(称为空打控制信号)为非激活状态时，对第1刷新地址(ROW地址)的单元进行刷新时，根据熔丝ROM等中预先程序化了的信息，在预定的规定比特的值与第1地址不同的第2地址(ROW地址)为缺陷单元的场合，也同时对第2地址的单元进行刷新，另一方面，在空打控制信号为激活状态时，第1刷新地址的单元不进行刷新，在根据熔丝ROM等中预先程序化了的信息，判断为预定的规定比特的值与第1地址不同的第2地址是与缺陷单元对应的地址的场合，只对第2地址的单元进行刷新。这样，本发明导入了执行用于不对刷新计数器所生成的内部ROW地址所指定的单元进行刷新，而是只对刷新救济对象的单元进行刷新的控制的空打刷新指令，如果从测试器等输入空打刷新指令的话，就把空打控制信号置于激活状态。
测试时，在单元阵列中写入数据，对全字线的量进行集中刷新之后(刷新字线W(N+2)时，字线W(2)也被刷新)，按应该以缺陷单元区分的数据保持时间进行加权，接着，激活空打控制信号，进行空打刷新(只对与缺陷单元连接的字线W(2)进行刷新)。刷新地址所选择的字线W(1)～W(N+1)不进行刷新，在刷新地址与字线W(N+2)对应的场合，只对字线W(2)进行刷新。接着，再次按应该以缺陷单元区分的数据保持时间进行加权，进行集中刷新。通过这样的测试控制，缺陷单元的刷新周期就被设定为与该缺陷单元的数据保持时间相当的短时间，通常单元就能以与通常单元的数据保持时间对应的刷新期间进行测试。以下，就实施例进行说明。
实施例
图1是表示本发明的一实施例的构成的图。参照图1，存储器单元阵列由单元阵列11、12(也称为板(プレ一ト)或垫(マツト))构成，单元阵列11具有N条字线W(1)～W(N)，单元阵列12具有N条字线W(N+1)～W(2N)。各单元阵列具有未图示的读出放大器。另外，图1中未图示冗长XDEC、冗长YDEC等ROW冗长、COLUMN冗长的构成。
周边电路2具有未图示的地址寄存器(保持地址信号的寄存器)、输入并锁存控制信号的锁存电路、内部时钟生成电路、生成各种定时信号的定时生成电路、刷新控制电路、模式寄存器等，还具有指令解码器21、测试电路22。输入输出电路12具有与数据端子(DQ)连接的输入缓冲器、三态缓冲器(输出缓冲器)、保持写入数据的寄存器、保持输出到数据端子的读出数据的寄存器，通过输入输出(I/O)线13而与单元阵列的读出放大器连接。
计数器(CBR计数器)6是刷新计数器(2N计数器)，接受来自周边电路2的CBR信号(刷新控制信号)200，对计数值进行增计数。计数器6的值作为刷新地址(内部ROW地址)被输出。
开关(多路复用器)3在CBR信号200有效时，选择输出计数器6的输出，在CBR信号为非激活状态时，选择输出外部地址端子上输入了的ROW地址(访问地址)。CBR信号200输入到刷新冗长ROM11，刷新冗长ROM11在CBR信号200为激活状态(高电平)时，检索由地址选择的熔丝是不是熔断了。
刷新冗长ROM11是存储了刷新救济对象的缺陷单元的ROW地址的熔丝ROM，在与输入了的ROW地址被程序化了的缺陷单元的ROW地址(本实施例为缺陷单元的ROW地址+N)一致时，作为激活状态(高电平)而输出一致信号(「刷新救济信号」)201。刷新救济对象的缺陷单元例如在晶片测试时(探针测试)被查出，与这样的ROW地址对应的地址的熔丝(FUSE)由激光等进行熔断。刷新冗长ROM11输出与由输入了的地址所选择的单元的熔丝的熔断/非熔断对应的逻辑值的输出信号201。
ROW预解码器4接受来自开关3的ROW地址X0～X12，对其进行预解码，把预解码的结果提供给XDEC71和72。ROW预解码器4把输入了的ROW地址的最高位比特(X12)作为最高位比特信号X12T0，提供给控制电路102。由反相器14把从ROW预解码器4输出的信号X12T0反相而成的信号X12N0提供给控制电路101。
控制电路101和102是生成分别控制单元阵列11和12的选择的信号X12N和X12T的电路，具有2输入OR电路101、2输入AND电路102、3输入AND电路103和2输入OR电路104。
在控制电路101中，2输入OR电路101输入X12N0和来自刷新冗长ROM11的一致信号201，2输入AND电路102输入2输入OR电路101的输出和空打控制信号202(反相)，3输入AND电路103输入X12N0的反相信号、一致信号201和空打控制信号202，2输入OR电路104输入AND电路102和AND电路103的输出，把X12N信号向XDEC71、单元阵列11输出。在信号X12N为非激活状态时，单元阵列11不被选择。例如选择字线未激活，读出放大器等未激活，因而不进行与选择字线对应的刷新。
在控制电路102中，2输入OR电路101输入X12T0和来自刷新冗长ROM11的一致信号201，2输入AND电路102输入2输入OR电路101的输出和空打控制信号202(反相信号)，3输入AND电路103输入X12T0的反相信号、一致信号201和空打控制信号202，2输入OR电路104输入AND电路102和AND电路103的输出，把X12T信号向XDEC72、单元阵列12输出。在信号X12T为非激活状态时，单元阵列12不被选择。例如选择字线未激活，而且读出放大器等不动作，不进行刷新。
XDEC71和XDEC72对来自ROW预解码器4的地址信号进行解码，选择了的字线由字驱动电路(未图示)驱动至规定期间高电位。
COLUMN预解码器8对COLUMN地址进行预解码，把解码结果提供给YDEC9。YDEC9对预解码结果进行解码，把选择了的Y开关(未图示)置于导通状态，把未图示的读出放大器和I/O线13连接起来。
测试电路22根据来自输入了空打刷新指令的指令解码器21的控制，在刷新时把空打控制信号202置于激活状态(高电平)。即，本发明中，为测试用而导入了由内部ROW地址指定了的单元不进行刷新，只是刷新救济对象的单元进行刷新的空打刷新指令。测试电路22从指令解码器21接受空打刷新的指示，把空打控制信号202置于激活状态(高电平)。
图2是表示图1的刷新冗长ROM11的构成例的图。没有特别限制，不过，ROW预解码器以第1CBR-ROW预解码器1对ROW地址X0～X12中的X8～X12进行解码，以第2CBR-ROW预解码器2对X0～X7进行解码，解码的结果，选择了的单元的熔丝(FUSE)熔断了的话(是缺陷单元)，就向判断电路119输入高电平，判断电路119输出高电平的一致信号201。另一方面，选择了的单元的熔丝(FUSE)未熔断(不是缺陷单元)的话，就向判断电路119输入低电平，判断电路119把一致信号201置于低电平。
另外，本实施例构成为，刷新冗长ROM11在字线W(2)与缺陷单元连接着时，对于来自计数器6的ROW地址N+2，把一致信号201置于高电平。另外，控制电路120在CBR信号200为激活状态时，把P沟道MOS晶体管PM1的栅极置于低电平，对熔丝ROM的节点进行预充电。
在图1所示的构成中，在刷新动作以外的读/写访问时，一致信号201、空打控制信号202为非激活状态(低电平)，在控制电路101中，AND电路103的输出固定于低电平。在X12N0为高电平时，OR电路101的输出变为高电平，根据高电平的信号X12N来进行单元阵列11的选择，进行读/写访问。还有，在控制电路102中，AND电路103的输出固定于低电平。在X12T0为高电平时，OR电路101的输出变为高电平，根据高电平的信号X12T来进行单元阵列12的选择，进行读/写访问。
图3是用于说明本发明的一实施例的通常动作时的分散刷新动作的图。以下，在图1中，单元阵列的字线W(2)也包括刷新缺陷单元，以通常单元的一半的刷新周期进行刷新来进行救济。存储器单元阵列1为8k(此处1k＝1024)条字线(4k条字线+4k条字线)，通常单元的刷新周期为64ms，缺陷单元的刷新周期为32ms。字线间的刷新间隔为7.8μs。如图3所示，以64ms来进行8k(＝2N＝8192)条字线的量的存储器单元阵列的刷新。
最初在字线W(2)的刷新时，一致信号201为低电平，X12N0为高电平，X12T0为低电平，在控制电路101中，空打控制信号202为低电平，因而AND电路102的输出变为高电平，X12N为高电平，进行字线W(2)的刷新。X12T为低电平。刷新是通过把该字线的单元的数据读出到比特线上，由读出放大器进行放大，把放大后的数据回写到该单元中来进行的。直到来自计数器6的ROW地址到W(N+1)为止都是这样。
计数器6的输出(内部ROW地址)变为N+2的话，字线W(2)是缺陷单元，一致信号201作为高电平从刷新冗长ROM11被输出。控制电路101、102的OR电路101的输出都变为高电平，空打控制信号202为低电平，因而AND电路102的输出变为高电平，信号X12N、X12T一同被激活。2个与单元阵列11的字线W(2)连接的单元(用黑圆点表示)和与单元阵列12的W(N+2)连接的单元(白圆点)被刷新。刷新了8k字线的单元阵列(64ms)的话，就再从字线W(1)进行刷新。字线W(2)的单元(黑圆点)的刷新周期为32ms，其他单元的刷新周期为64ms，这样来进行缺陷单元的救济。
参照图1，空打控制信号202为非激活状态时的控制电路101、102实质上与只具有OR电路101，把OR电路101的输出作为X12N、X12T的电路构成是等价的。
图4是用于说明本发明的一实施例中的测试动作的图。图4表示，在单元阵列中写入1，设置刷新期间，此后，从单元读出写入数据，用比较器(存储器测试器的管脚电子卡(ピンエレクトロニクスカ一ド)比较器)将其与期望值1进行比较的测试次序。
写入数据1后，进行每个75ns的集中刷新。首先，把数据1写入单元阵列后(参照图4「1W」)，进行字线W(1)～W(2N)的集中刷新。在该场合，进行字线W(N+2)的刷新时，根据刷新冗长ROM11的输出，其它单元阵列的字线W(2)(缺陷单元的字线)的刷新也同时进行。以75ns×8k＝0.6ms，计8k条字线的单元阵列的刷新结束。接受该刷新的结束，从该刷新开始32ms后，例如根据来自存储器测试器的空打刷新指令的输入，每次该指令被输入，就从测试电路22作为高电平而输出空打控制信号202。即，根据刷新指令的输入，每75ns就使计数器6增计数，生成内部ROW地址(刷新地址)，不过，因为空打控制信号202为高电平，所以控制电路101、102中的各OR电路101的输出被AND电路102屏蔽。
关于与字线W(1)～W(N)对应的ROW地址，因为X12N0为高电平，所以控制电路101的AND电路103的输出固定于低电平。因此，X12N为低电平，单元阵列11不被选择。
关于与字线W(N+1)～W(2N)对应的ROW地址，因为X12T0为高电平，所以控制电路102的AND电路103的输出固定于低电平。因此，X12T为低电平，单元阵列12不被选择。关于与字线W(1)～W(N)对应的ROW地址，X12N0为低电平，控制电路101的AND电路103在来自刷新冗长ROM11的一致信号201为高电平时，空打控制信号202为高电平，因而其输出为高电平，X12N为高电平。即，在空打刷新中，不进行与ROW地址N+2对应的字线W(N+2)的刷新，而是进行字线W(2)的刷新。不进行此外的字线的刷新。
字线W(1)～W(2N)为止的空打刷新时间大体上是0.6ms。空打控制信号202设为刷新2N回的量的高电平。
接着，从空打刷新的刷新开始，经过32ms(与缺陷单元的数据保持期间对应)后，再次进行集中刷新。此时，按字线W(1)～W(N+1)依次进行刷新，与选择字线W(N+2)关联，进行字线W(2)的刷新。集中刷新后，从单元阵列读出数据，将其与期望值进行比较。
另外，也可以在该测试中，代替刷新期间之前的写1(1W)而写入数据0，按读1(1R)来读出数据0。当然，对存储器单元阵列1的数据1或0的写入，也可以借助于匹配(マ一チング)或跃步(ギヤロツプイング)等测试图来写入。
如图4所示，在本实施例中，字线W(2)的缺陷单元的刷新期间为32ms，通常单元的刷新期间为64ms，测试能确实进行。即，根据本实施例，避免了在测试时根据刷新能力而设定长的缺陷单元的刷新期间而把本来可救济的单元判断为不良，或者使通常单元的刷新期间与缺陷单元的刷新期间匹配而将其缩短，从而把不良单元误判为良品(通过)。
图5表示作为本发明的比较例，在写1、刷新、读1的测试中，写1后，以75ns输入刷新指令，对于字线W(1)～W(2N)进行刷新(在字线W(N+2)的刷新时，进行字线W(2)的刷新)，从集中刷新开始，经过64ms后，再次进行集中刷新的动作。在该场合，字线W(2)的单元(缺陷单元)的刷新周期变为64ms，与通常单元一样。因此，缺陷单元中由于数据保持错误等，有时读1时就会失败。即，通过缩短刷新周期就能救济的单元就会被判断为不良。
图6表示作为本发明的比较例，在写1、刷新、读1的测试中，写1后，以75ns输入刷新指令，对于字线W(1)～W(2N)进行刷新(在字线W(N+2)的刷新时，进行字线W(2)的刷新)，从集中刷新开始，经过32ms后，再次进行集中刷新的动作。在该场合，所有单元的刷新周期都是32ms，与缺陷单元一样，有时刷新能力差的通常单元也会被判断为良品。
图7表示作为本发明的比较例，在写1、刷新、读1的测试中，写1后，进行与图3同样的刷新。在该场合，W(1)～W(2N)为止的刷新需要64ms，字线W(2)每32ms进行刷新，不过，刷新需要128ms，测试时间增大。特别是在批量生产试验等中，测试时间的增大意味着测试成本的增大，增加了产品成本。
另外，上述实施例中，就把ROW分为2段的例子进行了说明，不过当然也可以是4段。在2段的场合构成为，通过字线W(N+2)的刷新来刷新W(2)，而在4段的场合可以构成为，对于W(1)～W(N)、W(N+1)～W(2N)、W(2N+1)～W(3N)、W(3N+1)～W(4N)这4段，对与缺陷单元连接的字线W(2)和通常单元的字线W(N+2)、W(2N+2)、W(3N+2)同时进行刷新。
以上就上述实施例说明了本发明，不过，本发明不限于上述实施例的构成，当然还包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (10)

1.一种半导体存储装置，具有为了数据的保持而需要刷新的多个单元，与刷新有关的缺陷单元的刷新周期设得比正常单元的刷新周期短，在对响应刷新指令而生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，对所述第2地址的单元进行刷新，其特征在于，
具有进行如下控制的控制电路：与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，只对所述第2地址进行刷新。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述控制装置：
在输入的控制信号表示第1值时，在对由刷新地址生成电路生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，对所述第2地址的单元也进行刷新，
在输入的控制信号表示第2值时，由所述刷新地址生成电路生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为仅预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，只对所述第2地址进行刷新。
3.根据权利要求1所述的半导体存储装置，其特征在于，所述控制装置：
在所述输入的控制信号表示第1值时，在对由所述刷新地址生成电路生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的值的量与所述第1地址不同的第2地址与缺陷单元对应的场合，对所述第2地址的单元也进行刷新，
在输入的控制信号表示第2值时，由所述刷新地址生成电路生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为仅预定的值与所述第1地址不同的第2地址与缺陷单元对应的场合，只对所述第2地址进行刷新。
4.根据权利要求2所述半导体存储装置，其特征在于，所述第1地址和所述第2地址在生成刷新地址的计数器中的最高位比特不同。
5.一种半导体存储装置，具有为了数据的保持而需要刷新的单元，其特征在于，
具有：
输入刷新控制信号，对其进行计数，生成刷新地址的计数器；
输入所述刷新地址，在由输入了的所述刷新地址选择的熔丝熔断了的场合，判断为与刷新救济对象的单元的地址对应，输出激活状态的一致信号的熔丝ROM电路；
第1控制电路，具有：接受所述刷新地址的最高位比特的反相信号和所述一致信号，在输入的空打刷新控制信号为非激活状态时，输出所述最高位比特的反相信号和所述一致信号的或的第1逻辑电路；接受所述刷新地址的最高位比特、所述一致信号和所述空打刷新控制信号，输出输入了的3个信号的与的第2逻辑电路；以及作为输出信号而输出所述第1逻辑电路的输出和所述第2逻辑电路的输出的或的第3逻辑电路；以及
第2控制电路，具有：接受所述刷新地址的最高位比特和所述一致信号，在所述空打刷新控制信号为非激活状态时，输出所述最高位比特的反相信号和所述一致信号的或的第4逻辑电路；接受所述刷新地址的最高位比特的反相信号、所述一致信号和所述空打刷新控制信号，输出输入了的3个信号的与的第5逻辑电路；以及作为输出信号而输出所述第4逻辑电路的输出和所述第5逻辑电路的输出的或的第6逻辑电路；
来自所述第1控制电路的所述输出信号被提供给包括第1至第N字线的第1单元阵列，
来自所述第2控制电路的所述输出信号被提供给包括第N+1至第2N字线的第2单元阵列，
在来自所述第1控制电路、所述第2控制电路的所述输出信号为非激活状态时，不选择对应的所述单元阵列，不进行刷新。
6.一种半导体存储装置的测试方法，是具有为了数据的保持而需要刷新的单元的半导体存储装置的测试方法，其特征在于，
在单元中写入数据，经过规定期间后，从单元读出写入数据，将其与期望值进行比较，判别良、不良，其中，
把与刷新有关的缺陷单元的刷新周期设得比正常单元的刷新周期短，包括：
在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据预先程序化了的信息，判断为预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，对所述第2地址的单元也进行刷新，进行单元阵列的刷新的第1工序，以及
在所述第1工序结束后，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，判断为预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，只对所述第2地址进行刷新的第2工序。
7.根据权利要求6所述的半导体存储装置的测试方法，其特征在于还包括：在所述第2工序结束后，不对与刷新指令对应而生成的第1地址的单元进行刷新，在根据预先程序化了的信息，判断为预定的规定比特的值与所述第1地址不同的第2地址与缺陷单元对应的场合，对所述第2地址的单元也进行刷新，进行所述单元阵列的刷新的第3工序。
8.根据权利要求6所述的半导体存储装置的测试方法，其特征在于，从所述第1工序的开始到所述第2工序的开始的期间与所述缺陷单元的数据保持期间对应。
9.根据权利要求7所述的半导体存储装置的测试方法，其特征在于，从所述第1工序的开始到所述第3工序的开始的期间与所述通常单元的数据保持期间对应。
10.根据权利要求6所述半导体存储装置的测试方法，其特征在于，所述第1地址和所述第2地址的最高位比特不同。
CN2005100999736A 2004-09-10 2005-09-12 半导体存储装置和测试方法 Expired - Fee Related CN1767053B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004-264231 2004-09-10
JP2004264231A JP4291239B2 (ja) 2004-09-10 2004-09-10 半導体記憶装置及びテスト方法
JP2004264231 2004-09-10

Publications (2)

Publication Number Publication Date
CN1767053A true CN1767053A (zh) 2006-05-03
CN1767053B CN1767053B (zh) 2010-06-23

Family

ID=36033747

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005100999736A Expired - Fee Related CN1767053B (zh) 2004-09-10 2005-09-12 半导体存储装置和测试方法

Country Status (3)

Country Link
US (2) US7230870B2 (zh)
JP (1) JP4291239B2 (zh)
CN (1) CN1767053B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745814B2 (en) * 2004-12-09 2010-06-29 3M Innovative Properties Company Polychromatic LED's and related semiconductor devices
KR20110030779A (ko) * 2009-09-18 2011-03-24 삼성전자주식회사 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR20140063240A (ko) 2012-11-16 2014-05-27 삼성전자주식회사 반도체 메모리 장치 및 그것의 리프레쉬 레버리징 구동방법
KR20140113191A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
KR20150026227A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170030215A (ko) * 2015-09-09 2017-03-17 에스케이하이닉스 주식회사 메모리 장치
KR102402406B1 (ko) * 2016-03-17 2022-05-27 에스케이하이닉스 주식회사 반도체 장치
KR102710360B1 (ko) * 2016-10-17 2024-09-30 에스케이하이닉스 주식회사 메모리 장치
KR20190068198A (ko) * 2017-12-08 2019-06-18 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766660B2 (ja) * 1985-03-25 1995-07-19 株式会社日立製作所 ダイナミツク型ｒａｍ
JPH0410297A (ja) 1990-04-26 1992-01-14 Nec Corp 半導体記憶装置
JP3181456B2 (ja) 1993-12-21 2001-07-03 株式会社東芝 半導体記憶装置
JPH08227598A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置およびそのワード線選択方法
US5644545A (en) * 1996-02-14 1997-07-01 United Memories, Inc. Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products
US5844914A (en) * 1996-05-15 1998-12-01 Samsung Electronics, Co. Ltd. Test circuit and method for refresh and descrambling in an integrated memory circuit
JPH1139861A (ja) 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置
JP4201490B2 (ja) * 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP4600792B2 (ja) * 2000-07-13 2010-12-15 エルピーダメモリ株式会社 半導体装置
JP2002124096A (ja) * 2000-10-13 2002-04-26 Nec Corp 半導体記憶装置及びその試験方法
US6570801B2 (en) * 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
JP3892678B2 (ja) * 2001-03-30 2007-03-14 富士通株式会社 半導体記憶装置
KR100497164B1 (ko) * 2003-04-30 2005-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작 방법
JP4282408B2 (ja) * 2003-08-22 2009-06-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
DE102004054968B4 (de) * 2004-11-13 2006-11-02 Infineon Technologies Ag Verfahren zum Reparieren und zum Betreiben eines Speicherbauelements

Also Published As

Publication number Publication date
CN1767053B (zh) 2010-06-23
US20070206430A1 (en) 2007-09-06
US7688655B2 (en) 2010-03-30
JP2006079760A (ja) 2006-03-23
US20060056256A1 (en) 2006-03-16
US7230870B2 (en) 2007-06-12
JP4291239B2 (ja) 2009-07-08

Similar Documents

Publication Publication Date Title
CN1767053A (zh) 半导体存储装置和测试方法
KR100386442B1 (ko) 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의동시어드레스방법
KR960016805B1 (ko) 병렬 비트 테스트 모드 내장 반도체 메모리
US6728149B2 (en) Semiconductor memory device
KR100374312B1 (ko) 반도체기억장치
KR950009229B1 (ko) 반도체 기억장치
CN100498975C (zh) 半导体存储器件和半导体存储器件测试方法
US6687174B2 (en) Semiconductor memory device capable of switching output data width
US8074144B2 (en) Semiconductor storage device
US6292383B1 (en) Redundant memory cell for dynamic random access memories having twisted bit line architectures
JPH05249196A (ja) 半導体記憶装置
KR101326898B1 (ko) 메모리 디바이스, 집적 회로 및 메모리 디바이스에서 사용하기 위한 방법
US20120124436A1 (en) Semiconductor memory device performing parallel test operation
JPH0636560A (ja) 半導体記憶装置
JP2746222B2 (ja) 半導体記憶装置
JP2002373499A (ja) 半導体メモリ及びこのバーンイン方法
EP0953912A2 (en) Semiconductor memory device with redundancy
CN1014659B (zh) 动态半导体存储装置
US6067274A (en) Semiconductor memory device having a burst mode
US5371710A (en) Semiconductor memory device having test mode
JP2974219B2 (ja) 半導体記憶装置のテスト回路
US6330198B1 (en) Semiconductor storage device
TW473728B (en) A method for testing a memory array and a memory-based device so testable with a fault response signalizing mode for when finding predetermined correspondence between fault patterns signalizing one such fault pattern only in the form of a compressed resp
JPH0554640A (ja) 半導体記憶装置
JP3746469B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130906

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130906

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100623

Termination date: 20150912

EXPY Termination of patent right or utility model