CN105807201B - 芯片可靠度的测试板及其测试系统 - Google Patents
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- 230000015654 memory Effects 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000012423 maintenance Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- 241001269238 Data Species 0.000 claims description 2
- 230000005055 memory storage Effects 0.000 claims 1
- KLKMRHCMLLGCSZ-UHFFFAOYSA-N (6-chloropyridin-2-yl)methyl nitrate Chemical compound [O-][N+](=O)OCC1=CC=CC(Cl)=N1 KLKMRHCMLLGCSZ-UHFFFAOYSA-N 0.000 description 14
- 102100031476 Cytochrome P450 1A1 Human genes 0.000 description 14
- 101000941690 Homo sapiens Cytochrome P450 1A1 Proteins 0.000 description 14
- 230000009471 action Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 4
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 4
- 101150025279 DIT1 gene Proteins 0.000 description 3
- 102100039489 Histone-lysine N-methyltransferase, H3 lysine-79 specific Human genes 0.000 description 3
- 101000963360 Homo sapiens Histone-lysine N-methyltransferase, H3 lysine-79 specific Proteins 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 101000957815 Culex pipiens Alpha-glucosidase Proteins 0.000 description 2
- 102100028007 Cystatin-SA Human genes 0.000 description 2
- 102100038387 Cystatin-SN Human genes 0.000 description 2
- 102100026533 Cytochrome P450 1A2 Human genes 0.000 description 2
- 101000722958 Homo sapiens Cystatin-SA Proteins 0.000 description 2
- 101000884768 Homo sapiens Cystatin-SN Proteins 0.000 description 2
- 101000855342 Homo sapiens Cytochrome P450 1A2 Proteins 0.000 description 2
- 101100001773 Oryza sativa subsp. japonica AOC gene Proteins 0.000 description 2
- 101710201952 Photosystem II 22 kDa protein, chloroplastic Proteins 0.000 description 2
- 102100021941 Sorcin Human genes 0.000 description 2
- 101000741271 Sorghum bicolor Phosphoenolpyruvate carboxylase 1 Proteins 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明公开一种芯片可靠度的测试板及其测试系统。芯片可靠度的测试板用以承载多数个芯片。芯片依据阵列排列形式被配置在测试板上以形成多数个芯片行及多数个芯片列。芯片可靠度的测试板包括多数条输出数据线以及多数条输入数据线。多数条输出数据线分别耦接至该些芯片列上的芯片的数据输出接脚。多数条输入数据线分别耦接至芯片列上的芯片的数据输入接脚。其中，输出数据线分别连接至可靠度测试机台的多数个数据接收端子，输入数据线分别连接至可靠度测试机台的多数个第一时钟脉冲信号端子。
Description
技术领域
本发明涉及一种测试板及测试系统，且特别是涉及一种芯片可靠度的测试板及测试系统。
背景技术
随着电子技术的演进，电子产品成为现今人们生活中重要的工具。而通过集成电路的建构，电子产品的体积可以大幅度的被缩小，更有利于人们生活上的应用。
为确保芯片的生命周期，针对芯片所进行的可靠度测试，在芯片的设计生产过程中，是一个重要且不可或缺的步骤。在现有技术中，以应用于序列界面的闪存存储器芯片的可靠度测试机台F25为范例，测试机台F25无法针对具有输入/输出的接脚(I/O pin)设计为分开的独立同时操作的功能。而为了完成具有输入/输出的接脚的芯片的可靠度的测试，常需要通过复杂的测试程序才能完成，造成芯片可靠度测试上的困难。
发明内容
本发明的目的在于提供芯片可靠度测试板以及测试系统，提升芯片的可靠度的测试效率。
为达上述目的，本发明的芯片可靠度的测试板包括多数条输出数据线以及多数条输入数据线。测试板用以承载多数个芯片，芯片依据阵列排列形式被配置在测试板上以形成多数个芯片行及多数个芯片列。芯片可靠度的测试板包括多数条输出数据线以及多数条输入数据线。输出数据线分别耦接至芯片列上的芯片的数据输出接脚。输入数据线分别耦接至芯片列上的芯片的数据输入接脚。其中，输出数据线分别连接至可靠度测试机台的多数个数据接收端子，输入数据线分别连接至可靠度测试机台的多数个第一时钟脉冲信号端子。
在本发明的一实施例中，上述的测试板还分割成多数个区域，其中芯片被分类为多数个芯片组群并分别配置在区域中，各芯片组群的芯片的多个数据维持接脚相互连接并连接至可靠度测试机台的第二时钟脉冲信号端子。
在本发明的一实施例中，上述的芯片组群的芯片的多个芯片致能接脚分别接收多数个芯片致能信号。
在本发明的一实施例中，上述的测试板还包括多数个控制信号线分别耦接至该些芯片的写入保护接脚以及时钟脉冲信号接脚。其中控制信号线用以耦接至可靠度测试机台的多数条第三时钟脉冲信号端子。
在本发明的一实施例中，上述的芯片为序列周边界面闪存存储器芯片。
本发明的芯片可靠度测试系统包括可靠度测试机台以及测试板。测试板包括多数条输出数据线以及多数条输入数据线。多数条输出数据线，分别耦接至芯片列上的芯片的数据输出接脚。多数条输入数据线，分别耦接至芯片列上的芯片的数据输入接脚。其中，输出数据线分别连接至可靠度测试机台的多数个数据接收端子，输入数据线分别连接至可靠度测试机台的多数个第一时钟脉冲信号端子。
在本发明的一实施例中，上述的芯片可靠度测试系统通过各第一时钟脉冲信号端子配合系统时钟脉冲对各芯片进行多数个位数据的序列写入动作。
在本发明的一实施例中，上述的芯片可靠度测试系统通过各数据接收端子配合计数值以接收并判别各芯片的输出数据是否正确。
基于上述，本发明的芯片可靠度的测试板，提供测试机台将输入、输出以及地址通道分开以进行独立同时测试，并通过测试板来将受测的芯片的数据输入接脚连接至可靠度测试机台的时钟脉冲信号端子，来使芯片的可靠度测试动作可以有效的被完成。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的芯片可靠度测试板的示意图；
图2为本发明实施例的芯片脚位与测试板的连接关系的实施方式示意图；
图3为本发明另一实施例的测试板的示意图；
图4为本发明一实施例的芯片可靠度测试系统的示意图。
符号说明
100、300、420、20：测试板
111～1MN、411～4MN：芯片承载区
CP11～CPMN、200：芯片
DOW1～DOWM、WOR：输出数据线
DIW1～DIWM、WIR：输入数据线
DOT1～DOTM、DIT1～DITM：端子
SI：数据输入接脚
SO：数据输出接脚
SCK：系统时钟脉冲信号接脚
WP：写入保护接脚
HOLD：数据维持接脚
CS：芯片致能接脚
Vcc：电源接脚
Vss：接地接脚
WOT、WIT、CNT1～CNT4、PWRT、GNDT：端子
310、320：区域
CST1、CST2：时钟脉冲信号端子
400：芯片可靠度测试系统
410：可靠度测试机台
具体实施方式
请参照图1，图1绘示本发明一实施例的芯片可靠度测试板的示意图。芯片可靠度测试板100上配置有多数个芯片承载区111～1MN。在本实施例中，芯片承载区111～1MN以阵列的方式配置。芯片承载区111～1MN上可分别承载芯片CP11～CPMN，也因此，芯片CP11～CPMN在芯片可靠度测试板100以阵列方式来排列，并形成多个芯片行以及芯片列。
芯片可靠度测试板100包括多数条输出数据线DOW1～DOWM以及输入数据线DIW1～DIWM。各输出数据线DOW1～DOWM连接至配置在相同列的芯片上。举例来说，输出数据线DOW1连接至芯片CP11、CP12～CP1N，输出数据线DOW2连接至芯片CP21、CP22～CP2N，而输出数据线DOWM则连接至芯片CPM1、CPM2～CPMN。各输出数据线DOW1～DOWM可分别连接至端子DOT1～DOTM，通过端子DOT1～DOTM，芯片可靠度测试板100上的输出数据线DOW1～DOWM可将对应的芯片CP11～CPMN所传出的数据传送至可靠度测试机台的数据接收端子。
此外，各输入数据线DIW1～DIWM可连接至配置在相同列的芯片上。举例来说，输入数据线DIW1连接至芯片CP11、CP12～CP1N，输入数据线DIW2连接至芯片CP21、CP22～CP2N，而输入数据线DIWM则连接至芯片CPM1、CPM2～CPMN。各输入数据线DIW1～DIWM可分别连接至端子DIT1～DITM，通过端子DIT1～DITM，芯片可靠度测试板100上的输入数据线DIW1～DIWM可连接至可靠度测试机台的时钟脉冲信号端子。
在此，可靠度测试机台的时钟脉冲信号端子用来提供一个时钟脉冲信号，并通过这个时钟脉冲信号来产生各种输入的波形。时钟脉冲信号端子可以利用不归零编码(nonereturn to zero,NRZ)的方式来产生不同的输入波形的图样(pattern)。
值得注意的是，上述的输入数据线DIW1～DIWM是分别用来连接至对应的芯片的数据输入接脚，而输出数据线DOW1～DOWM则分别连接至对应的芯片的数据输出接脚。以各芯片CP11～CPMN为序列周边界面闪存存储器芯片为范例，数据输入接脚为芯片上的SI接脚，数据输出接脚则为芯片上的SO接脚。
在执行芯片CP11～CPMN的可靠度测试时，可靠度测试机台可通过时钟脉冲信号端子产生测试图样，并通过输入数据线DIW1～DIWM将测试数据以序列的方式写入芯片CP11～CPMN中。接着，可靠度测试机台可再通过数据接收端子通过输出数据线DOW1～DOWM将写入芯片CP11～CPMN中的数据读出，以判读芯片CP11～CPMN是否有正常的工作，并藉此获得测试结果。
以下请参考图2，图2绘示本发明实施例的芯片脚位与测试板的连接关系的实施方式示意图。图2中，芯片200配置在测试板20上。芯片200具有系统时钟脉冲信号接脚SCK、写入保护接脚WP、数据维持接脚HOLD、数据输出接脚SO、数据输入接脚SI、芯片致能接脚CS、电源接脚Vcc以及接地接脚Vss。其中，测试板20上对应芯片200可配置有多个端子WOT、WIT、CNT1～CNT4、PWRT以及GNDT。端子WOT通过输出数据线WOR连接至芯片200的数据输出接脚SO。端子WIT通过输入数据线WIR连接至芯片200的数据输入接脚SI。端子CNT1～CNT4则分别通过控制信号线CNW1～CNW4连接至芯片200的系统时钟脉冲信号接脚SCK、数据维持接脚HOLD、写入保护接脚WP以及芯片致能接脚CS。
在关于可靠度测试机台的部份，其中，测试板20上的端子WOT连接至可靠度测试机台的多数个数据接收端子外，测试板20上的端子WIT以及CNT1～CNT4可分别耦接至可靠度测试机台的不同的时钟脉冲信号端子。如此一来，通过可靠度测试机台的时钟脉冲信号端子上所产生的测试图样，就可以对芯片200执行测试动作，简单有效的完成芯片200的可靠度测试动作。
此外，端子PWRT以及GNDT分别连接至一电源供应系统所提供的电源电压以及接地电压。电源供应系统可以由可靠度测试机台来提供，也可以通过外接的电源供应器来提供。
值得一提的是，测试板20上具有多个芯片时，各芯片的芯片致能接脚可以分别耦接至可靠度测试机台不同的时钟脉冲信号端子，如此一来，各芯片的芯片致能动作可由可靠度测试机台进行独立的控制。另外，关于数据维持接脚，芯片可以被区分为多个芯片组群，相同芯片组群中的芯片的数据维持接脚可以被共同连接至可靠度测试机台的相同的时钟脉冲信号端子，而不同芯片组群中的芯片的数据维持接脚则被连接至可靠度测试机台的不同的时钟脉冲信号端子以进行分群的控制。
另外，测试板20上所有的芯片的数据输入接脚、写入保护接脚以及系统时钟脉冲信号接脚可分别共接至可靠度测试机台的三个时钟脉冲信号端子。
以下请参照图3，图3绘示本发明另一实施例的测试板的示意图。在图3中，测试板300上的芯片CP11～CPMN被区分为两个芯片组群，并分别被配置在区域310以及320中。区域310中的芯片的数据维持接脚被共同连接至可靠度测试机台的时钟脉冲信号端子CST1，区域320中的芯片的数据维持接脚则被共同连接至可靠度测试机台的时钟脉冲信号端子CST2。也就是说，芯片CP11～CPMN可以被区分为多个芯片组群来进行数据维持的动作。
以下请参照图4，图4绘示本发明一实施例的芯片可靠度测试系统的示意图。芯片可靠度测试系统400包括可靠度测试机台410以及测试板420。可靠度测试机台410耦接测试板420。测试板420上配置有多数个芯片承载区411～4MN，芯片承载区411～4MN上可分别承载芯片CP11～CPMN。
关于本发明实施例中，测试板420以及可靠度测试机台410与测试板420的相互关系，在前述的实施例及实施方式都有详细的说明，在此不多赘述。
值得一提的是，基于可靠度测试机台F25不具有串列数据测试的能力下。当针对序列周边界面闪存存储器芯片进行测试动作时，本发明实施例的可靠度测试机台410可通过各时钟脉冲信号端子来产生测试图样，并配合芯片的系统时钟脉冲信号接脚所接收一系统时钟脉冲对各芯片进行多数个位(位元)数据的序列写入动作。并且，可靠度测试机台并通过各数据接收端子配合一计数值以接收并判别各芯片的输出数据是否正确。
通过上述的计数值，可靠度测试机台410可以判读出由芯片中读取的输出数据的哪一个位是错误的。简单来说，当正确的读出数据的十六进位值应为FF时，当进行位数据的读出动作，可靠度测试机台410可依据位数据的读出动作同步进行计数动作，而当可靠度测试机台410读出位数据非为“1”时，可靠度测试机台410可依据计数来判知此次的测试动作的错误状态是在哪一个位所产生的。例如，若计数值由1开始计数，当计数值等于1时读出位数据发生错误时，表示最高位的数据发生错误，或若是当计数值等于2时读出位数据发生错误时，表示第二高位的数据发生错误。
综上所述，本发明通过测试板来将受测的芯片的数据输入接脚连接至可靠度测试机台的时钟脉冲信号端子，并通过时钟脉冲信号端子来产生输入数据，完成对受测的芯片的测试图样的输入动作，如此一来，可靠度测试动作可以简单的被完成，有效节省测试的复杂度以及测试的成本。
虽然通过结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (10)
1.一种芯片可靠度的测试板，用以承载多数个芯片，该些芯片依据阵列排列形式被配置在该测试板上以形成多数个芯片行及多数个芯片列，该测试板包括：
多数条输出数据线，分别耦接至该些芯片列上的芯片的数据输出接脚；
多数条输入数据线，分别耦接至该些芯片列上的芯片的数据输入接脚，其中，该些输出数据线分别连接至一可靠度测试机台的多数个数据接收端子，该些输入数据线分别连接至该可靠度测试机台的多数个第一时钟脉冲信号端子；以及
多数个控制信号线，分别耦接至该些芯片的写入保护接脚以及系统时钟脉冲信号接脚，其中，该些控制信号线用以耦接至该可靠度测试机台的多数条第三时钟脉冲信号端子。
2.如权利要求1所述的测试板，其中该测试板还分割成多数个区域，其中该些芯片被分类为多数个芯片组群并分别配置在该些区域中，各该芯片组群的芯片的多数个数据维持接脚相互连接，该些芯片组群的数据维持接脚并分别连接至该可靠度测试机台的多数个第二时钟脉冲信号端子。
3.如权利要求2所述的测试板，其中各该芯片组群的芯片的多数个芯片致能接脚分别接收多数个芯片致能信号。
4.如权利要求1所述的测试板，其中各该芯片为序列周边界面闪存存储器芯片。
5.一种芯片可靠度测试系统，包括：
可靠度测试机台；以及
测试板，耦接该可靠度测试机台，并用以承载多数个芯片，该些芯片依据阵列排列形式被配置在该测试板上以形成多数个芯片行及多数个芯片列，该测试板包括：
多数条输出数据线，分别耦接至该些芯片列上的芯片的数据输出接脚；
多数条输入数据线，分别耦接至该些芯片列上的芯片的数据输入接脚；以及
多数个控制信号线，分别耦接至该些芯片的写入保护接脚以及系统时钟脉冲信号接脚，
其中，该些输出数据线分别连接至该可靠度测试机台的多数个数据接收端子，该些输入数据线分别连接至该可靠度测试机台的多数个第一时钟脉冲信号端子，该些控制信号线用以耦接至该可靠度测试机台的多数条第三时钟脉冲信号端子。
6.如权利要求5所述的芯片可靠度测试系统，其中该测试板还分割成多数个区域，其中该些芯片被分类为多数个芯片组群并分别配置在该些区域中，各该芯片组群的芯片的多数个数据维持接脚相互连接，该些芯片组群的数据维持接脚并分别连接至该可靠度测试机台的多数个第二时钟脉冲信号端子。
7.如权利要求6所述的芯片可靠度测试系统，其中各该芯片组群的芯片的多数个芯片致能接脚分别接收多数个芯片致能信号。
8.如权利要求5所述的芯片可靠度测试系统，其中各该芯片为序列周边界面闪存存储器芯片。
9.如权利要求5所述的芯片可靠度测试系统，其中该可靠度测试机台通过各该第一时钟脉冲信号端子配合一系统时钟脉冲对各该芯片进行多数个位数据的序列写入动作。
10.如权利要求5所述的芯片可靠度测试系统，其中该可靠度测试机台通过各该数据接收端子配合一计数值以接收并判别各该芯片的输出数据是否正确。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103144105A TWI530702B (zh) | 2014-12-17 | 2014-12-17 | 晶片可靠度的測試板及其測試系統 |
| TW103144105 | 2014-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105807201A CN105807201A (zh) | 2016-07-27 |
| CN105807201B true CN105807201B (zh) | 2018-09-28 |
Family
ID=56361506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410833847.8A Active CN105807201B (zh) | 2014-12-17 | 2014-12-29 | 芯片可靠度的测试板及其测试系统 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN105807201B (zh) |
| TW (1) | TWI530702B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108169662A (zh) * | 2017-12-28 | 2018-06-15 | 赣州市深联电路有限公司 | 一种led彩屏基板电性能测试方法 |
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-
2014
- 2014-12-17 TW TW103144105A patent/TWI530702B/zh active
- 2014-12-29 CN CN201410833847.8A patent/CN105807201B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201623990A (zh) | 2016-07-01 |
| TWI530702B (zh) | 2016-04-21 |
| CN105807201A (zh) | 2016-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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