CN101295543B - 减少在非易失性存储设备和相关设备中的写时间的方法 - Google Patents

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Abstract

一种操作非易失性存储设备的方法，包括在连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平。例如，响应于开始写命令，可以将所述写电压激活为预定电压电平，并且响应于指示连续写命令的信号，可以阻止所述写电压的放电。还讨论了相关的设备。

Description

减少在非易失性存储设备和相关设备中的写时间的方法
技术领域
本发明涉及存储设备及相关的操作方法，特别地涉及非易失性存储设备及相关的操作方法。
背景技术
在没有电源的情况下，基于半导体存储设备保持数据的能力，可以将半导体存储设备分为易失性和非易失性类型。易失性存储设备可以包括静态和动态随机存取存储器，(也就是SRAM和DRAM)，而非易失性存储设备可以包括只读存储器(ROM)。ROM可以具有多种类型，例如可擦除和可编程ROM(EPROM)、电EPROM(EEPROM)、闪存，等等。
非易失性存储设备可提供多种优势，因为它们可以提供更小的尺寸、更低的能量消耗，和/或高级的读/写性能。例如，可将闪存用于向便携式设备提供芯上存储器，所述便携式设备可能需要相对快速的数据更新，例如蜂窝式电话、数码相机、音频/视频记录器、调制解调器、智能卡，等等。
可能需要向某些非易失性存储设备提供高于电源电压的电压，在下文中，将所述电压称为“高电压”，例如，采用F-N隧道、源极端沟道热电子注入等机制的写操作。虽然可以从电源电压产生所述高电压，但是产生所要求的高电压或目标电压电平可能要花费时间，在此也将其称为“建立时间”。一旦所述高电压达到目标电平，可将其施加到一选定的存储单元(或选定的多个存储单元)一段预定的时间，在此也将其称为“写时间”。写操作可以包括编程和擦除操作。在执行了写操作之后，可以将施加到一选定的存储单元(或选定的多个存储单元)的所述高电压放电一段预定的时间，在此也将其称为“放电时间”。图1图示了在如上所述的写操作期间高电压的波形变化。如图1所示，如果执行连续的写操作，可以重复进行包括建立时间、写时间和放电时间的上述过程。
因此，当连续写入存储设备的数据量和/或连续写周期的数量增加时，管理写时间可能变得日益重要。
发明内容
根据本发明的一些实施例，一种操作非易失性存储设备的方法包括在连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平。在一些实施例中，作为对开始写命令的响应，可以激活在预定电压电平上的写电压，并且，响应于指示连续写命令的信号，可以阻止写电压的放电。
根据本发明的其它实施例，一种用于向非易失性存储设备写入数据的方法可以包括响应于指示连续写命令的信号，激活写加速使能信号；响应于所述写加速使能信号和开始写命令，产生写电压；以及响应于所述写加速使能信号的激活，在连续写操作的执行及其之间的时期，连续地将写电压维持在预定电压电平。
在一些实施例中，响应于所述写加速使能信号的激活，在连续写操作的执行之间的时期，可以阻止所述写电压的放电。
在其它的实施例中，所述方法可以进一步包括响应于指示所述连续写操作结束的信号，使所述写加速使能信号失效，并且响应于所述写加速使能信号，中断所述写电压的产生。
在一些实施例中，所述连续写操作可以包括编程和/或擦除操作。
在其它实施例中，当所述连续写操作对于编程操作时，可以向所述非易失性存储设备的源极线提供所述写电压。
在一些实施例中，当所述连续写操作为擦除操作时，可以向所述非易失性存储设备的字线提供所述写电压。
在其它实施例中，指示连续写命令的所述信号可以是连续写开始命令。
在一些实施例中，指示所述连续写命令的所述信号可以是从外部设备提供的标志信号。
在其它实施例中，所述方法可以进一步包括在所述连续写操作的执行期间，响应于寻址的改变，检测向下一页写入的命令，响应检测到的向下一页写入的命令，中断向前一页存储单元提供的写电压，存储至少一部分向前一页存储单元提供的写电压，在存储了向前一页存储单元提供的写电压之后，将来自前一页存储单元的残余电压放掉，并且连同所述存储的写电压一起向下一页的存储单元提供写电压。
在一些实施例中，所述方法可以进一步包括响应于所述写加速使能信号和所述写命令，为所述连续写操作产生写电压。
在其它实施例中，当所述写加速使能信号被无效时，中断所述写电压的产生。
在一些实施例中，当对应于下一页的所述连续写操作的最后一个操作结束时，将所述写电压放电。
根据本发明另外的实施例，非易失性存储设备包括许多存储单元和控制逻辑块，将所述控制逻辑块配置为在连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平。在一些实施例中，可以将所述控制逻辑块配置为响应于指示连续写命令的信号，阻止所述写电压的放电。
根据本发明的一些实施例，非易失性存储设备可以包括含有许多以行和列排列的存储单元的存储单元阵列，电压产生器，将其配置为在所述连续写操作的执行期间，产生提供给存储单元阵列的在预定电压电平上的写电压，以及控制逻辑块，将其配置为响应于写命令和指示连续写操作的信号进行操作。可以将所述控制逻辑块配置为控制所述电压产生器，从而在所述连续写操作的执行及其之间的时期，将写电压维持在预定电压电平。
在本发明的其它实施例中，一种存储卡包括处理单元，由所述处理单元控制的非易失性存储设备，寄存器，将其配置为存储指示受所述处理单元控制的连续写操作的标志位。将所述非易失性存储设备配置为基于在所述寄存器中设置的标志位，在所述连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平。
在一些实施例中，所述存储卡可以是智能卡。
附图说明
图1是表示在传统的非易失性存储设备中在写操作期间写电压变化的图形。
图2是表示在依照本发明的一些实施例的非易失性存储设备中在写操作期间写电压变化的图形。
图3是说明依照本发明一些实施例的非易失性存储设备的方框图。
图4是表示在图3中所示出的非易失性存储设备的写操作期间写电压变化的图形。
图5是表示在图3中所示出的非易失性存储设备的写操作期间源极线上电压变化的波形图。
图6是存储卡的方框图，所述存储卡包括依照本发明一些实施例的非易失性存储设备。
图7是说明图6所示出的存储卡中写操作的流程图。
具体实施方式
在下文中参照附图对本发明进行更加全面的描述，在所述附图中示出了本发明的实施例。然而，本发明可以以许多种不同的形式体现，不应该将其解释为局限于此处提出的实施例。更确切地，提供这些实施例是为了使公开彻底和完整，并将本发明的范围完全地传达给本领域的技术人员。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。相同的编号始终表示相同的元件。
应该理解，虽然第一、第二、第三等术语在此可以用于描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应由这些术语限制。这些术语只是用于从另一区域、层或部分区分出元件、组件、区域、层或部分。因而，在不背离本发明教导的情况下，下面讨论的第一元件、组件、区域、层或部分可称之为第二元件、组件、区域、层或部分。
在此使用术语只是为了描述特定的实施例，并不是用于限制本发明。如此处所使用的，除非上下文清楚地作出其它的指示，否则单数形式的“一”和“该”也指包括复数形式。更进一步地应该理解，当在说明书中使用术语“包含”和/或“包含着”时，指定了所述特征、整数、步骤、操作、元件和/或组件的存在，但是并不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。如此处所使用的，术语“和/或”包括一个或多个相互关联的所列出的项目的任意组合和所有的组合。
应该理解，当称一个元件或层位于另一个元件或层的“上面”，一个元件或层“连接到”、“耦合到”或“邻接于”另一个元件或层时，可以是直接地位于所述其它元件或层之上，直接地连接到、耦合到或邻接于所述其它元件或层，或者可以存在中间元件或层。相反地，当称一个元件“直接”位于另一个元件或层的“上面”，一个元件“直接连接到”、“直接耦合到”或“直接邻接于”另一个元件或层时，不存在中间元件或层。
除非定义了其它含义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明所属技术领域的普通技术人员通常的理解相同的含义。进一步地应该理解，应该将诸如在通常使用的字典中定义的那些术语解释为具有与所述相关技术领域的背景和/或当前说明书中的含义相一致的意思，并且不应将其解释为理想化的或过度正式的含义，除非在此特意地那样定义。
可以将依照本发明一些实施例的非易失性存储设备实现为当一个外部系统连续的或接连的请求写操作(在此也将其称为连续写命令)时，产生用于写操作的高电压(在此也将其称为写电压)。如图2所示，除了第一个写操作之前的建立时间和最后一个写操作之后的放电时间，在一个或更多个连续的/接连的写操作期间，将电压VPP维持为一个相对恒定的电平。换句话说，在连续写操作执行之间的时期，将所述写电压维持在所述“高”电平。因此，如果由所述外部系统发出连续的/接连的写命令，则能够通过缩短产生所述高电压VPP的建立时间和/或所述高电压VPP的放电时间来减少所述非易失性存储设备的写时间。图3依照本发明的一些实施例，介绍了由这样的一个操作方案控制的非易失性存储设备。所述写操作可以包括编程和擦除操作，其中所述写操作可能需要在此描述的所述高电压VPP。依照本发明一些实施例的非易失性存储设备可以是包括控制栅和浮动栅的分离栅闪存设备；然而，本发明的实施例不限于此。例如，可以将本发明的一些实施例应用到其它类型的非易失性存储设备，比如：与非闪存设备、或非闪存设备、相位可变随机存取存储器和/或磁随机存取存储器。
参照图3，所述非易失性存储设备1000具有存储N位数据信息(其中N是正整数)的存储单元阵列100。所述存储单元阵列100是由按照行(也就是字线)和列(也就是位线)排列的存储单元组成。每个存储单元可以由分离栅闪存单元构成，所述分离栅闪存单元可通过F-N隧道机制进行擦除和/或可通过源极端沟道热电子注入进行编程；然而，本发明的实施例不局限于这样一个存储单元。行译码/驱动电路110响应于从预译码器电路120提供的行地址信息，选择和驱动所述存储单元阵列100的行，也就是字线WL。位线选择电路130响应于从所述预译码器电路120提供的列地址信息，按照预定的单位(例如：字节、半字、字)选择所述存储单元阵列100的列，也就是位线BL。所选择的位线在写操作期间连接到写缓冲器电路(WB)140，并在读操作期间通过所述位线选择电路130连接到读出放大器电路(SA)150。可以将所述位线选择电路130配置为在编程操作期间利用电源电压驱动取消选择的位线，以及在擦除和/或编程操作期间利用地电压驱动取消选择的位线。
仍然参照图3，源极线选择/驱动电路160响应于从预译码器电路170提供的地址译码信息，选择和驱动所述存储单元阵列100的源极线SL。将控制逻辑块180配置为控制所述非易失性存储设备1000的全部操作。特别地，如果从外部设备/系统提供了标志信号F_EnFast和/或特定的命令(例如：连续写开始命令)，则所述控制逻辑180响应于写命令的输入，激活写加速使能信号EN_ACC。所述标志信号F_EnFast和/或所述连续写开始命令可以作为指示连续的/接连的写操作的信号(也就是信息)使用。例如，当提供了所述闪速信号/连续写开始命令，则所述写加速使能信号EN_ACC维持它的活动状态直至所述连续写操作结束。在不提供所述闪速信号F_EnFast或其它特定命令的情况下，当向其输入写命令时，所述控制逻辑块180运行以激活正常的写使能信号EN_NOR。例如，在单独的写操作期间，所述控制逻辑块180激活所述正常的写使能信号EN_NOR。响应于所述标志信号F_EnFast的激活，激活所述写加速使能信号EN_ACC。而且，响应于特定命令的输入(例如：连续写的结束命令)，使所述写加速使能信号EN_ACC失效。
高电压产生器190由所述控制逻辑块180控制，并且将其配置为产生可以用于写操作的高电压VPP。在一些实施例中，所述高电压产生器190可以利用泵浦和调节器来构造。在所述加速使能信号EN_ACC和/或所述正常的写使能信号EN_NOR的活动时期，所述高电压产生器190运行以产生所述高电压VPP。当配置标志信号F_PGM/ERA来指示编程操作时，在所述加速使能信号EN_ACC和/或正常写使能信号EN_NOR的活动时期，所述高电压产生器190运行产生作为源极线电压VSL(例如：9V)的所述高电压VPP。当配置标志信号F_PGM/ERA来指示擦除操作时，在所述写加速使能信号EN_ACC的活动时期，所述高电压产生器190运行产生作为擦除电压VERASE(例如：12V)的所述高电压VPP。
检测电路200由所述写加速使能信号EN_ACC控制，并且将其配置为响应于被施加到所述预译码器电路120的地址ADD1来检测页的变化。例如，当所述写加速使能信号EN_ACC被激活时，所述检测电路200参考地址ADD1运行以检测在先前的写操作中所选择的页是否不同于在当前的写操作中所选择的页。如果在先前的写操作中所选择的页与在当前的写操作中所选择的页相同，则所述检测电路200使检测信号DET失效。如果在先前的写操作中所选择的页不同于在当前的写操作中所选择的页，则所述检测电路200以脉冲的模式激活所述检测信号DET。转换电路(switch circuit)210运行以响应所述检测信号DET或所述标志信号F_PGM/ERA，并传递作为所述源极线电压VSL和所述擦除电压VERASE的所述高电压VPP。例如，当所述标志信号F_PGM/ERA指示编程操作时，在所述检测信号DET的非活动时期，所述转换电路210输出作为所述源极线电压VSL的所述高电压VPP。当所述标志信号F_PGM/ERA指示擦除操作时，在所述检测信号DET的非活动时期，所述转换电路210输出作为所述擦除电压VERASE的所述高电压VPP。所述转换电路210中断作为所述检测信号DET或所述标志信号F_PGM/ERA输出的所述高电压VPP。
电压产生器220由所述加速和正常使能信号EN_ACC和EN_NOR控制，并且将其配置为读或编程操作期间，产生提供给选定的字线的电压(例如：VDD/1.2V)。电压产生器230也由所述加速和正常使能信号EN_ACC和EN_NOR控制，并且将其配置为在读操作期间，产生提供给选定的位线的电压(例如：0.7V)。特别地，当所述加速/正常使能信号EN_ACC/EN_NOR被激活时，所述电压产生器220和230相应于所述读或编程操作产生电压。换句话说，在所述加速/正常使能信号EN_ACC/EN_NOR的活动时期，所述电压产生器220和230维持它们的运行条件。
依照本发明一些实施例的所述非易失性存储设备1000进一步包括耦合到所述转换电路210的输出端的电荷存储电路240。所述电荷存储电路240运行以响应于所述检测电路200的所述检测信号DET，并且将其配置为存储信号线的电荷(也就是电压)，所述信号线在编程操作期间传递所述源极线电压VSL和/或在擦除操作期间传递所述擦除电压VERASE。例如，在连续的写操作中，在完成预定单元的写步骤之后且在下一个单元的写步骤之前，所述电荷存储电路240存储VSL或VERASE的信号线的电荷。在这期间，VSL和VERASE以及所述高电压VPP的信号线通过所述转换电路210实现电性隔离。在下一个单元的写步骤期间，将存储在所述电荷存储电路240中的电荷，也就是电压，传递到VSL或VERASE的信号线。
在一些实施例中，可以从外部设备直接向电路组件施加所述写加速使能信号EN_ACC。就是说，所述写加速使能信号EN_ACC可以不由所述控制逻辑块180产生。例如，在一些实施例中，可以不向所述控制逻辑块180提供所述连续的/加速写开始命令和/或所述标志信号F_EnFast。
因此，在连续写操作之间的时期通过控制所述高电压产生器190连续地产生所述高电压VPP，可以减少写操作的建立和/或放电时间。
图4显示了在图3中所示出的所述非易失性存储设备的连续的/接连的写操作期间，所述源极线电压和所述高电压的变化。如上讨论的，写操作可以包括编程和/或擦除操作。为了便于解释，下面将参考编程操作描述依照本发明一些实施例的非易失性存储设备。
为了执行所述编程操作，在预定的时期向所述非易失性存储设备1000提供地址、数据和写命令。在向其施加所述写命令之前，激活所述闪烁信号F_EnFast来指示所述连续的/接连的编程操作。在一些实施例中，输入所述连续写开始命令来指示所述连续的/接连的编程操作。在这种情况下，响应于所述连续写开始命令，所述控制逻辑块180激活所述写加速使能信号EN_ACC，而不是所述正常写使能信号EN_NOR。将输入数据加载到所述写缓冲器电路140中，并且向所述预译码器120和170提供输入地址。如果没有向其输入所述标志信号或所述连续写开始命令，则响应于所述输入的写命令，所述控制逻辑块180激活所述正常写使能信号EN_NOR。
响应于从所述预译码器电路120提供的行地址信息，所述行译码/驱动电路110选择一字线，并且，响应于从所述预译码器120提供的列地址信息，所述位线选择电路130选择位线。响应于从所述预译码器电路170提供的地址信息，所述源极线译码/驱动电路160选择一对应于选定字线的源极线。同时，响应于所述输入的写命令(例如：指示所述编程操作的命令)，所述控制逻辑块180产生指示编程操作的所述标志信号F_PGM/ERA。
在这里，单元字线由对应于一条单独的源极线的一对奇偶字线组成。耦合到所述奇偶字线和所述源极线的存储单元形成单元页。
响应于所述写加速使能信号EN_ACC和所述标志信号F_PGM/ERA的激活，所述高电压产生器190运行产生所述高电压VPP。所述高电压VPP在建立时间期间达到目标电平。在编程操作期间，按所述源极线电压VSL提供所述高电压VPP，例如：9V。经由所述转换电路210，将所述高电压VPP传递到所述源极线译码/驱动电路160。当执行第一编程操作时，所述检测电路200的所述检测信号DET没有被激活。此外，响应于所述写加速使能信号EN_ACC的激活，所述电压产生器220和230产生相应的电压。
如上所述，所述源极线译码/驱动电路160以所述源极线电压VSL驱动一选定的源极线。所述行译码/驱动电路以从所述电压产生器220提供的电压(例如：1.2V)驱动一条选定的字线。所述写缓冲器电路140依照输入数据以地电压驱动由所述位线选择电路130指定的位线。在这样的偏置条件下，将所述输入数据编程到选定的存储单元中。一旦编程了所述输入数据，所述非易失性存储设备1000将所述编程操作的结束告知外部系统。
依照本发明一些实施例的非易失性存储设备，虽然利用输入数据进行的编程操作可能完成，但是所述写加速使能信号EN_ACC继续维持它的活动状态。同样地，所述电压产生器190、220和230可以继续维持它们的活动状态。因而，正如通过图2和图4可以看出的，将所述写电压VPP维持在所述“高”电平，并且在下一个写步骤之前不进行放电。因此，响应收到的连续写命令，以如上所述的相似方式无需和对所述高电压产生器190进行激活一起对所述高电压VPP进行放电，可执行对相同页的下一个写步骤(也就是编程操作)。
在一些连续的/接连的写操作中，可能存在对不同于前一页的另一页进行写入的请求。同样地，用于选择一页的地址(例如：ADD1)可以发生变化。当用于选择一页的地址改变时，响应于施加到所述预译码器电路120的所述地址ADD1，所述检测电路200利用一脉冲激活所述检测信号DET。响应于所述检测信号DET的激活，所述转换电路210中断所述高电压VPP的输出。此外，响应于所述检测信号DET的激活，所述电荷存储电路240存储属于前一页的所述源极线即VSL的信号线的电压。在图5中，将设置在所述电荷存储电路240中的电压表示为‘C0’。接下来，如图5中所示，所述源极线译码/驱动电路160将对应于前一页的所述源极线的电压(例如：SL0)放电。在这期间，可以存储所述源极线的电荷或电压，以便于所述电荷存储电路240再利用，也就是从那里不完全放电。因此，可减少能耗。响应于从所述预译码器170提供的地址信息，所述源极线译码/驱动电路160选择一条对应于下一页的源极线(例如：SL1)。然后，如图5中所示，选定的源极线SL1电连接到所述电荷存储电路240。此外，所述高电压产生器190的输出，也就是所述高电压VPP，经由所述转换电路210连接到VSL的信号线。同样地，可以在所述高电压VPP和连接到所述源极线的所述信号线VSL之间提供电荷共享效应。通过所述电荷共享效应驱动对应于下一页的所述源极线，可以减少建立所述高电压VPP的时间，如图4所示。依照本发明的一些实施例，剩余的连续的/接连的写操作可以与上面描述的那些情况十分相似，在此将不再进一步讨论。
在本发明的一些实施例中，响应于所述标志信号F_EnFast的失效，可以使由所述标志信号F_EnFast的激活使能的所述写加速使能信号EN_ACC失效。或者，响应于所述连续写的结束命令的输入，可以使由所述连续写开始命令的输入使能的所述写加速使能信号EN_ACC失效。响应于所述写加速使能信号EN_ACC的失效，可以禁用所述电压产生器190、220和230。
虽然本发明的一些实施例可以在编程操作中包含写操作，但是本领域的技术人员可以理解，本发明的实施例也可以适用于擦除操作。例如，在连续地或接连地执行一N页的擦除操作中(其中N是正整数)，可以用一种与所述源极线电压VSL的方式相似的方式来控制所述擦除电压VERASE。也就是，如果存在对连续页擦除操作的请求，则所述高电压产生器190可以通过所述写加速使能信号EN_ACC维持它的活动状态，直至所述连续页擦除操作结束为止。如上面所讨论的，响应于所述标志信号F_EnFast和/或所述连续写开始命令的输入，激活所述写加速使能信号EN_ACC。与所述源极线电压VSL的情况相同，所述电荷共享模式可用于所述建立操作的加速和/或当前消耗的减少。依照一些实施例，可以采用和典型擦除操作相同的过程来执行所述擦除操作，将不再对其作进一步描述。
图6是一种存储卡的方框图，所述存储卡包括依照本发明一些实施例的非易失性存储设备。
参照图6，依照本发明一些实施例的存储卡包括非易失性存储设备1000、作为处理设备的中央处理单元(CPU)2000、程序存储器3000、内存4000以及寄存器5000。所述非易失性存储设备1000可以与图3中所示的非易失性存储设备十分相似，在此将不再进一步描述。所述CPU 2000控制所述存储卡的全部操作。所述程序存储器3000用于存储程序文件，以及所述内存4000用于存储将被存储在所述非易失性存储设备1000中的数据和/或从所述非易失性存储设备1000读取的数据。所述程序存储器3000和/或所述内存4000可以分别由易失性和/或非易失性随机存取存储器实现。所述存储器3000和4000也可以在单独的存储器中实现。所述寄存器5000用于存储指示上述连续写操作的所述标志信号F_EnFast。所述标志信号F_EnFast由所述CPU 2000设立。
图7是说明图6中所示的存储卡中写操作的流程图。为了方便，将通过利用标志信号把所述连续写操作通知给所述非易失性存储设备的方式，来描述用于部分地更新存储在所述非易失性存储设备中的数据的操作；然而，本领域的技术人员应该理解，其中也可以使用上述的连续写开始/结束命令。
参照图7，在步骤S100，当请求部分地更新存储在所述非易失性存储设备1000中的数据时，从所述非易失性存储设备1000将包含要被更新的数据的页数据备份到所述内存。在步骤S110，利用例如从外部设备提供的数据部分地更新存储在所述内存4000中的数据。在步骤S120，例如通过典型的页擦除操作擦除所述非易失性存储设备1000的属于所述读取页的存储单元。一旦页擦除操作结束，在步骤S130，所述CPU 2000设置所述寄存器5000来指示连续的/接连的写操作。例如，可以将所述标志信号F_EnFast的位设置为逻辑‘1’以表示所述连续的写操作。
然后，所述过程前进到步骤S140来从所述内存4000向所述非易失性存储设备1000部分地传递数据(例如：字节数据、半字数据和字数据)。在数据传输之前，将在所述寄存器5000设立的所述标志信号F_EnFast传递到所述非易失性存储设备1000。响应于所述标志信号F_EnFast，所述非易失性存储设备1000的所述控制逻辑块180激活所述写加速使能信号EN_ACC。这意味着在所述连续写操作期间(参见图3)，所述电压产生器190、220和230维持它们的活动状态(也就是将所述写电压维持在所述预定电压电平)。如上所述，可以在所述非易失性存储设备1000中类似地执行编程操作。接下来，在步骤S150，所述CPU 2000根据页地址确定所述内存4000的页数据是否已经存储在所述非易失性存储设备1000中。如果所述内存4000的页数据还没有全部存储在所述非易失性存储设备1000中，则所述过程返回到步骤S140。另一方面，如果所述内存4000的页数据已经全部存储在所述非易失性存储设备1000中，则所述CPU2000控制所述寄存器5000，将所述标志信号F_EnFast设置为作为非活动状态的逻辑‘0’。当将所述标志信号F_EnFast设置为逻辑‘0’作为它的非活动状态时，所述非易失性存储设备1000使所述写加速使能信号EN_ACC失效，导致所述电压产生器190、220和230的失效(参见图3)。其后，所述过程终止。
虽然上面就利用同一页数据进行连续的或接连的写操作描述了本发明的实施例，但是也可以利用其它的连续写操作来应用这些实施例，例如，利用从外部设备提供的和/或存储在多个页中的数据。
在本发明的一些实施例中，图7中所示的存储卡可以是智能卡。然而，依照本发明实施例的存储卡不局限于此。
如上所述，响应于连续或接连写操作的请求，通过控制高电压产生器连续地产生所述高电压VPP，本发明的一些实施例可以减少和/或缩短写操作的建立和放电时间。因此，减少非易失性存储设备中的写时间是可能的。而且，减少包含这样的非易失性存储设备的存储卡中的写时间也是可能的。
虽然已经就本发明的优选实施例对本发明进行了特别地展示和描述，但是本领域的技术人员应该理解，在不背离如附加的权利要求所定义的本发明的精神和范围的情况下，可在其中进行形式和细节上的不同变化。
美国非临时专利申请依据35 U.S.C.§119要求于2006年12月13日提交的韩国专利申请号为2006-127264的优先权，据此通过参考将其公开的全部内容合并在此。

Claims (32)

1.一种操作非易失性存储设备的方法，所述方法包括：
在连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平，其中，所述预定电压电平为高于电源电压的写操作高电压的电平，其中，维持所述写电压包括：
响应于开始写命令，将所述写电压激活到所述预定电压电平；以及
响应于指示连续写命令的信号，阻止所述写电压的放电。
2.一种操作非易失性存储设备的方法，所述方法包括：
在连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平，其中，所述预定电压电平为高于电源电压的写操作高电压的电平，
其中，维持所述写电压包括：
响应于指示连续写命令的信号，激活写加速使能信号；
响应于开始写命令，产生为所述预定电压电平的写电压；以及
响应于所述写加速使能信号的激活，在所述连续写操作的执行及其之间的时期，连续地将写电压维持在所述预定电压电平，其中，连续地维持所述写电压包括：
响应于所述写加速使能信号的激活，在所述连续写操作的执行之间的时期，阻止所述写电压的放电。
3.根据权利要求2所述的方法，进一步包括：
响应于指示所述连续写操作结束的信号，使所述写加速使能信号失效；以及
响应于所述写加速使能信号的失效，中断所述写电压的产生。
4.根据权利要求1或2所述的方法，其中，所述连续写操作包括编程和/或擦除操作。
5.根据权利要求4所述的方法，进一步包括：
当所述连续写操作为编程操作时，向所述非易失性存储设备的源极线提供所述写电压。
6.根据权利要求4所述的方法，进一步包括：
当所述连续写操作为擦除操作时，向所述非易失性存储设备的字线提供所述写电压。
7.根据权利要求2所述的方法，其中，指示所述连续写命令的所述信号包括连续写开始命令。
8.根据权利要求2所述的方法，其中，指示所述连续写命令的所述信号包括从外部设备提供的标志信号。
9.根据权利要求2所述的方法，进一步包括：
在所述连续写操作的执行期间，响应于寻址的改变，检测向下一页写入的命令；
响应于检测到向下一页写入的命令，中断向前一页的存储单元提供的所述写电压；
存储至少一部分向所述前一页的存储单元提供的所述写电压；
在存储了向所述前一页的存储单元提供的所述写电压之后，将来自所述前一页的存储单元的剩余电压放电；以及
连同所述存储的写电压一起向所述下一页的存储单元提供所述写电压。
10.根据权利要求9所述的方法，其中，产生所述写电压进一步包括：
响应于所述写加速使能信号和所述开始写命令，产生所述写电压。
11.根据权利要求10所述的方法，进一步包括：
当所述写加速使能信号变成不活动时，中断所述写电压的产生。
12.根据权利要求10所述的方法，进一步包括：
当对应于所述下一页的所述连续写操作的最后一个操作结束时，将所述写电压放电。
13.一种非易失性存储设备，包括：
多个存储单元；以及
控制逻辑块，配置为在连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平，其中，所述预定电压电平为高于电源电压的写操作高电压的电平，其中，维持所述写电压包括：响应于开始写命令，将所述写电压激活到所述预定电压电平；以及响应于指示连续写命令的信号，阻止所述写电压的放电。
14.根据权利要求13所述的设备，其中，所述多个存储单元包括一含有以行和列排列的多个存储单元的存储单元阵列，并且进一步包括：
电压产生器，将其配置为在所述连续写操作期间，产生提供给所述存储单元阵列的为所述预定电压电平的写电压，
其中，将所述控制逻辑块配置为控制所述电压产生器，从而在所述连续写操作的执行及其之间时间的期间，将写电压维持在所述预定电压电平。
15.根据权利要求14所述的设备，其中，指示连续写命令的所述信号包括从外部设备提供的标志信号。
16.根据权利要求15所述的设备，其中，将所述控制逻辑块配置为响应于所述标志信号激活写加速使能信号，并且其中将所述电压产生器配置为响应于所述写加速使能信号的激活，将写电压维持在所述预定电压电平。
17.根据权利要求16所述的设备，其中，将所述控制逻辑块配置为响应于所述标志信号的失效，使所述写加速使能信号失效，并且其中将所述电压产生器配置为响应于所述写加速使能信号的失效，中断所述写电压的产生。
18.根据权利要求14所述的设备，其中，指示所述连续写命令的所述信号包括连续写开始命令。
19.根据权利要求18所述的设备，其中，将所述控制逻辑块配置为响应于所述连续写开始命令，激活写加速使能信号，并且其中将所述电压产生器配置为响应于所述写加速使能信号的激活，将写电压维持在所述预定电压电平。
20.根据权利要求19所述的设备，其中，将所述控制逻辑块配置为响应于连续写结束命令，使所述写加速使能信号失效，并且其中将所述电压产生器配置为响应于所述写加速使能信号的失效，中断所述写电压的产生。
21.如权利要求14所述的设备，进一步包括：
检测电路，将其配置为在所述连续写操作的执行期间，响应于寻址的改变，检测向下一页写入的命令，并且响应于所述检测，激活检测信号。
22.根据权利要求21所述的设备，进一步包括：
转换电路，将其配置为在所述连续写操作期间，提供所述写电压作为擦除电压和/或源极线电压，并且将其配置为在所述检测信号的激活期间，中断所述写电压向所述存储单元阵列的输出。
23.根据权利要求22所述的设备，进一步包括：
连接到所述转换电路的输出端的电荷存储电路，且将其配置为响应于所述检测信号，存储至少一部分提供给所述存储单元阵列的所述写电压。
24.根据权利要求23所述的设备，其中，将所述转换电路配置为响应于所述检测信号的失效，向所述存储单元阵列输出所述写电压。
25.根据权利要求24所述的设备，进一步包括：
一第一电压产生器，将其配置为由所述控制逻辑块控制，并且将其配置为产生提供给所述存储单元阵列的一行的第一电压；以及
一第二电压产生器，将其配置为由所述控制逻辑块控制，并且将其配置为产生提供给所述存储单元阵列的一列的第二电压，
其中，将所述控制逻辑块配置为在所述连续写操作的执行期间，控制所述第一和第二电压产生器以维持活动状态。
26.根据权利要求25所述的设备，其中，将所述控制逻辑块配置为当所述连续写操作的最后一个操作结束时，将所述写电压放电。
27.根据权利要求26所述的设备，其中，所述控制逻辑块进一步配置为响应于检测到向所述下一页写入的命令，将所述写电压放电。
28.根据权利要求14所述的设备，其中，将所述控制逻辑块配置为在没有指示所述连续写命令的所述信号的情况下，响应于写命令的输入，激活正常写使能信号，并且其中将所述电压产生器配置为在所述正常写使能信号的激活期间，产生所述写电压。
29.根据权利要求28所述的设备，其中，将所述控制逻辑块配置为当对应于所述写命令的写操作结束时，使所述正常写使能信号失效。
30.根据权利要求14所述的设备，其中，将所述控制逻辑块配置为产生写命令和指示所述连续写命令的所述信号，并且响应于指示所述连续写命令的所述信号，激活写加速使能信号，并且其中将所述电压产生器配置为响应于所述写加速使能信号的激活，在所述连续写操作的执行期间，将写电压维持在所述预定电压电平。
31.一种存储卡，包括：
处理单元；
由所述处理单元控制的非易失性存储没备；以及
寄存器，将其配置为在所述处理单元的控制下存储指示连续写操作的标志位，
其中，将所述非易失性存储没备配置为包括多个存储单元和控制逻辑块，将所述控制逻辑块配置为基于在所述寄存器中设置的所述标志位，在所述连续写操作的执行之间的时期，对于编程和/或擦除所述非易失性存储设备的存储单元将写电压维持在预定电压电平，其中，所述预定电压电平为高于电源电压的写操作高电压的电平，其中，将所述处理单元配置为响应于开始写命令，将所述写电压激活到所述预定电压电平，以及响应于所述连续写操作的请求，将所述寄存器的所述标志位设置为活动状态。
32.根据权利要求31所述的存储卡，其中，将所述处理单元配置为响应于所述连续写操作的结束，将所述寄存器的所述标志位设置为非活动状态。
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