JP2002032986A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスアクセスを高速化してサイクルタイ
ムを短縮できる半導体記憶装置を提供する。 【解決手段】 １ｓｔアドレスデコーダ２，１ｓｔリフ
レッシュアドレスデコーダ５はそれぞれ半導体記憶装置
の外部から供給される外部アドレスＸｎ，半導体記憶装
置内部におけるリフレッシュに使用するリフレッシュア
ドレスＲＸｎをそれぞれデコードする。マルチプレクサ
８は、外部アドレス伝達信号ＥＸＴＲ及びリフレッシュ
アドレス伝達信号ＲＦＴＲに基づき、１メモリサイクル
中にリフレッシュ動作とRead/Write動作が連続して行わ
れるように、外部アドレス側のデコード信号ＸｎＤｍま
たはリフレッシュアドレス側のデコード信号ＸｎＲｍを
選択してデコード信号ＸｎＭｍとして出力する。ワード
ドライバ１０はマルチプレクサ８等で選択されたデコー
ド信号ＸｎＭｍ，ＸｐＭｑをデコードしてワード線ＷＬ
ｍｑを活性化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルとして
データ保持のためのリフレッシュを必要とするＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）セルを
用いた半導体記憶装置に関し、特に、ＤＲＡＭセルを用
いた半導体記憶装置を汎用ＳＲＡＭ（スタティックＲＡ
Ｍ）仕様（非同期仕様）として動作させるときに好適な
アドレスアクセス方式に関する。また本発明は、不良が
ないときにアクセスされるメモリセルアレイと、このメ
モリセルアレイ上の不良のメモリセル等を置換して不良
救済を行うための予備のメモリセルアレイを備えた半導
体記憶装置にも適用可能なアドレスアクセス方式に関す
る。

【０００２】

【従来の技術】半導体記憶装置の外部から供給された外
部アドレスの遷移を検知し、半導体記憶装置内部で発生
させたリフレッシュアドレスが示すメモリセルのリフレ
ッシュを行い、リフレッシュ完了後、外部アドレスに従
って Read／Write動作を行う半導体記憶装置が提案され
ている。この種の半導体記憶装置における従来のアドレ
スアクセス方法は、特開昭６１−５４９５号公報および
特開平６−３６５５７号公報に見られるように、外部ア
ドレスとリフレッシュアドレスの切り替えを行った後
に、切り替えられたアドレスをデコードする方法を採っ
ていた。

【０００３】以下、従来のアドレスアクセス方法を図１
５および図１６を参照して説明する。図１５は従来の技
術による半導体記憶装置の構成を示すブロック図、図１
６は各部の動作を示すタイミングチャートである。

【０００４】図１５に示すブロックＢＬｎにおいて、リ
フレッシュアドレス発生部２１３はメモリセルをワード
線単位でリフレッシュするためのリフレッシュアドレス
ＲＸｎを発生させる。また、アドレスバッファ２１１，
リフレッシュアドレスバッファ２１４は、外部アドレス
のうちワード線選択に使用される行アドレスの一部のビ
ットである外部アドレスＸｎ，上記リフレッシュアドレ
スＲＸｎをバッファリングしてそれぞれ内部アドレスＸ
ｎ’，リフレッシュアドレスＲＸｎ’を出力する。

【０００５】マルチプレクサ２１８は、リフレッシュ制
御回路２１７が発生させた外部アドレス伝達信号ＥＸＴ
Ｒおよびリフレッシュアドレス伝達信号ＲＦＴＲに基づ
いて、内部アドレスＸｎ’，リフレッシュアドレスＲＸ
ｎ’の何れかを選択してアドレスＸｎＭを出力する。ブ
ロックＢＬｎ＋１，ＢＬｎ＋２はブロックＢＬｎと同様
の構成であってそれぞれアドレスＸｎ＋１Ｍ，Ｘｎ＋２
Ｍを出力する。１ｓｔアドレスデコーダ２１２はこれら
アドレスをデコードしてデコード信号Ｘ１Ｄｍ，Ｘ１Ｄ
ｍ＋１，Ｘ１Ｄｍ＋２を出力する。そして、以上説明し
た構成要素でブロックＢＬｍが構成され、同様にしてデ
コード信号Ｘ１Ｄｑを出力するブロックＢＬｑ等が設け
られる。

【０００６】次に、ＡＴＤ（アドレス遷移検知器）２１
６は外部アドレスの変化を検出してアドレス遷移検知信
号（以下、ＡＴＤ信号という）を出力する。リフレッシ
ュ制御回路２１７はこのアドレス遷移検知信号に基づい
て上述した外部アドレス伝達信号ＥＸＴＲ及びリフレッ
シュアドレス伝達信号ＲＦＴＲを生成する。ワードドラ
イバ２２０はデコーダを兼ねており、デコード信号Ｘ１
ＤｍおよびＸ１Ｄｑに基づいてデコードを行ってワード
線ＷＬｍｑを活性化させる。

【０００７】このように、従来の半導体記憶装置では、
外部アドレスＸｎから得た内部アドレスＸｎ’とリフレ
ッシュアドレスＲＸｎから得たリフレッシュアドレスＲ
Ｘｎ’の切り替えを行うマルチプレクサ２１８を、アド
レスバッファ２１１およびリフレッシュアドレスバッフ
ァ２１４と１ｓｔアドレスデコーダ２１２との間に配設
している。

【０００８】そして、上記構成による半導体記憶装置は
図１６に示すように動作する。まず、新たなアクセス要
求が発生して、時刻ｔ２０１で外部アドレスが“Ａ０”
から“Ａ１”に変化したとする。すると、ＡＴＤ２１６
がこの変化を検知してＡＴＤ信号を発生させ、リフレッ
シュ制御回路２１７はリフレッシュアドレス“Ｒ０”に
対応するメモリセルをリフレッシュするために外部アド
レス伝達信号ＥＸＴＲ，リフレッシュアドレス伝達信号
ＲＦＴＲをそれぞれローレベル（以下“Ｌ”と略記す
る），ハイレベル（以下“Ｈ”と略記する）に遷移させ
る。

【０００９】これにより、マルチプレクサ２１８はリフ
レッシュアドレスＲＸｎ’を選択し、当該選択動作によ
るマルチプレクサ遅延を経た時刻ｔ２０２でリフレッシ
ュアドレスＲＸｎ’がアドレスＸｎＭとして出力され、
同様にしてアドレスＸｎ＋１Ｍ，Ｘｎ＋２Ｍが出力され
る。１ｓｔアドレスデコーダ２１２はこれらアドレスを
デコードし、当該デコード動作による遅延を経た時刻ｔ
２０３でデコード信号Ｘ１Ｄｍ，Ｘ１Ｄｍ＋１，Ｘ１Ｄ
ｍ＋２を出力し、同様にしてデコード信号Ｘ１Ｄｑがブ
ロックＢＬｑから出力される。この後、時刻ｔ２０４に
おいて、外部アドレスに対応したワード線が非活性化さ
れ、時刻ｔ２０５までにビット線のプリチャージが行わ
れる。そして、上記デコード信号をワードドライバ２２
０がデコードし、その動作遅延を経た時刻ｔ２０５でリ
フレッシュアドレスＲＸｎ’に対応するワード線を活性
化させることでリフレッシュ動作が始まる。

【００１０】この後の時刻ｔ２０６でリフレッシュ制御
回路２１７は、外部アドレスＸｎに対するRead/Write動
作のために外部アドレス伝達信号ＥＸＴＲ，リフレッシ
ュアドレス伝達信号ＲＦＴＲをそれぞれ“Ｈ”，“Ｌ”
に遷移させる。これにより、マルチプレクサ２１８は外
部アドレス側の内部アドレスＸｎ’を選択するようにな
り、マルチプレクサ２１８の動作遅延を経た時刻ｔ２０
７で選択されたアドレスがアドレスＸｎＭとして出力さ
れる。１ｓｔアドレスデコーダ２１２は上記同様にデコ
ードを行って、当該デコード動作遅延を経た時刻ｔ２０
８でデコード信号を出力する。この後、時刻ｔ２０９に
おいて、リフレッシュアドレスＲＸｎ’に対応するワー
ド線を非活性化させ、時刻ｔ２１０までにビット線のプ
リチャージが行われる。そして、ワードドライバ２２０
はブロックＢｌｍ，Ｂｌｑから出力されるデコード信号
をデコードし、その動作遅延を経た時刻ｔ２１０で外部
アドレスＸｎに対応したワード線を活性化させてRead/W
rite動作を開始させる。そして、時刻ｔ２１１以後の動
作は上記同様の動作の繰り返しとなる。

【００１１】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置におけるアドレスアクセス方法では、図１
６に示すように半導体記憶装置の内部動作がリフレッシ
ュからRead/Writeに切り替わる時点（時刻ｔ２０６）か
らRead/write動作用のワード線を選択する時点（時刻ｔ
２１０）までの遅れ時間が、マルチプレクサ２１８の切
り替え動作に要するマルチプレクサ遅延、１ｓｔアド
レスデコーダ遅延、およびワードドライバ遅延の各
遅れ時間の和となる。このため、外部アドレスに対する
アドレスアクセス（すなわち、時刻ｔ２０６でリフレッ
シュアドレスから外部アドレスに切り替わった時点より
時刻ｔ２１２でＩＯ（入出力）出力にメモリセルのデー
タＤＱ（Ａ１）が得られるまで）が遅いという課題があ
った。

【００１２】このことは、半導体記憶装置の内部動作が
Read/Writeからリフレッシュに切り替わったときも同様
であって、リフレッシュ動作が開始されるタイミングが
遅れることによって、リフレッシュ動作とこれに続くRe
ad/Write動作が完了するまでの時間が遅くなるという問
題がある。また、上述した説明では、外部アドレスの変
化をトリガとしてリフレッシュ動作後にRead/Write動作
を行う場合について述べたが、外部アドレスの変化をト
リガとしてRead/Write動作後にリフレッシュ動作を行う
場合についても同様の問題がある。

【００１３】こうしたことは汎用ＤＲＡＭでも問題とな
りうるが、ＤＲＡＭセルを用いた汎用ＳＲＡＭ仕様の半
導体記憶装置を実現する上では特に問題になる。という
のも、汎用ＤＲＡＭ等ではリフレッシュ動作にRead/Wri
te動作が伴うことはなく、また、Read/Write動作にリフ
レッシュ動作が伴うこともないため、上述したアドレス
アクセスの遅れはそれほど問題とはならない。

【００１４】一方、後者の半導体記憶装置は汎用ＳＲＡ
Ｍ仕様であるためにリフレッシュ動作が半導体記憶装置
の外部からは見えないが、半導体記憶装置内部ではリフ
レッシュ動作を定期的に行う必要がある。そのための一
実現例として、外部アドレスの変化をトリガとしてリフ
レッシュ動作とこれに続くRead/Write動作を１メモリサ
イクル中で時分割により行うことが考えられる。こうし
た構成では、１つのメモリサイクル中にリフレッシュ動
作及びRead/Write動作という２つの動作が行われ、それ
に伴ってデコード動作，リフレッシュアドレス／外部ア
ドレスの選択動作がそれぞれ２度行われることになる。

【００１５】つまり、汎用ＤＲＡＭ等と比べた場合、後
者の半導体記憶装置では単純計算で２倍の内部動作が行
われることになり、タイミング的により厳しい条件が課
されることになる。かかる半導体記憶装置においてメモ
リサイクルを短縮し高速化を図るには、リフレッシュ動
作やRead/Write動作の高速化のみならず、これら動作以
外の各種動作（例えばデコード動作）に要する時間をで
きる限り削減してゆく必要がある。

【００１６】また、以上述べたことは予備のメモリセル
を備えた半導体記憶装置でも同様に問題となりうる。近
年、ＤＲＡＭなどの半導体記憶装置では、メモリセルア
レイ中に存在する製造上の欠陥を救済して歩留まり向上
を図るために不良救済対策を実施しているものが一般的
である。すなわち、この種の半導体記憶装置ではメモリ
セルアレイが冗長構成となっており、データの読み出し
又は書き込みのために本来用意されているメモリセルア
レイ（以下「ノーマルセルアレイ」という）の他に、ノ
ーマルセルアレイ上の不良の領域を置き換えて不良を救
済するための予備のメモリセルアレイ（以下「スペアセ
ルアレイ」という）を設けている。

【００１７】ノーマルセルアレイ上の欠陥は個々のメモ
リセルを単位として発生する場合もあるが、ワード線又
はビット線対といった「ライン」を単位として線状に発
生する場合も多い。このため、ノーマルセルアレイの不
良救済にあたっては、ノーマルセルアレイ上で欠陥のあ
るライン又はメモリセルをスペアセルアレイ上のライン
又はメモリセルで置き換えている。そうすることで、ノ
ーマルセルアレイ上の不良のライン又はメモリセルに対
するアクセス要求があった場合には、スペアセルアレイ
上のライン又はメモリセルに切り替えてアクセスしてい
る。

【００１８】図１７はこうした従来の半導体記憶装置に
ついてその構成の要部を示したブロック図である。同図
では特開２０００−１１６８１号公報に記載されたＤＲ
ＡＭなどに代表される半導体記憶装置の構成を理解しや
すいように簡略化して描いてある。図中、メモリセルア
レイ２５０はデータ保持のために定期的にリフレッシュ
を必要とする複数のメモリセルから成っている。また、
メモリセルアレイ２５０はアクセスのために通常使用さ
れるノーマルセルアレイ２５１と不良救済用のスペアセ
ルアレイ２５２から構成されている。

【００１９】次に、リフレッシュカウンタ２５３はメモ
リセルアレイ２５０をリフレッシュするためのリフレッ
シュアドレスREF_ADD を順次生成してゆく。マルチプレ
クサ２５４は、図示しない切替信号に従って外部アドレ
スEXT_ADD およびリフレッシュアドレスREF_ADD の何れ
かを選択してアドレスMUX_ADD を出力する。なお、外部
アドレスEXT_ADD は上述したように読み出し又は書き込
みの要求に伴って半導体記憶装置外部から与えられるア
クセスアドレスである。

【００２０】次に、プログラム回路２５５はノーマルセ
ルアレイ２５１上の不良ラインをスペアセルアレイ２５
２上の何れのラインで置き換えるのかを示した置換情報
を記憶している。そしてプログラム回路２５５は、アド
レスMUX_ADD が与えられた場合に、ノーマルセルアレイ
２５１上のラインが選択されるのを抑止するためのキラ
ー信号ＫＬと、置換を行う場合に使用されるスペアセル
アレイ２５２上のラインを選択するためのリダンダンシ
（Redundancy；冗長）選択信号RDN_ADD をそれぞれ生成
する。

【００２１】いま、ノーマルセルアレイ２５１上のライ
ンがスペアセルアレイ２５２上のラインで置換される場
合にはキラー信号ＫＬ及びリダンダンシ選択信号RDN_AD
D がともに有効化される。このため、デコーダ２５６は
ノーマルセルアレイ２５１上のラインを選択するための
デコード信号を生成せず、図示を省略したノーマル側ワ
ードドライバはノーマルセルアレイ２５１上のどのライ
ンも活性化させない。その代わりに、図示を省略したス
ペア側ワードドライバがリダンダンシ選択信号RDN_ADD
に従ってスペアセルアレイ２５２上の対応するラインを
活性化させる。

【００２２】一方、ノーマルセルアレイ２５１上のライ
ンがスペアセルアレイ２５２上のラインで置換されない
場合にはキラー信号ＫＬ及びリダンダンシ選択信号RDN_
ADDがともに無効化される。このため、デコーダ２５６
はアドレスMUX_ADD をデコードしてデコード信号を生成
し、ノーマル側ワードドライバがこのデコード信号に従
ってノーマルセルアレイ２５１上の対応するラインを活
性化させる。このとき、スペア側ワードドライバはリダ
ンダンシ選択信号RDN_ADD が無効化されているため、ス
ペアセルアレイ２５２上のどのラインも活性化させな
い。

【００２３】以上のように、予備のメモリセルを備えた
従来の半導体記憶装置においても、図１５に示したもの
と同様にして、マルチプレクサ２５４の後段にデコーダ
２５６を配置している。従来の半導体記憶装置がこうし
た構成を採用しているのは、外部アドレスEXT_ADD でメ
モリセルアレイ２５０にアクセスする場合とリフレッシ
ュアドレスREF_ADD でメモリセルアレイ２５０をリフレ
ッシュする場合とでプログラム回路２５５及びデコーダ
２５６を共用できるようにするためである。

【００２４】しかしながら、こうした構成にしてしまう
と、上述したのと同様の理由によって、例えば外部アド
レスEXT_ADD を用いてメモリセルアレイ２５０にアクセ
スする場合に、アクセスが遅くなってしまってサイクル
タイムも長くなってしまうという問題がある。すなわ
ち、図１７の構成では外部アドレスEXT_ADD の値が確定
しそれに伴ってアドレスMUX_ADD が確定してから、デコ
ーダ２５６がアドレスMUX_ADD のデコードを行ってノー
マル側ワードドライバがメモリセルアレイ２５０を活性
化させることになる。つまり、アドレスの確定，外部ア
ドレス又はリフレッシュアドレスの選択，選択されたア
ドレスのデコード，ワード線の活性化という一連の動作
がすべて逐次的にしか行えない。

【００２５】本発明はこのような背景の下になされたも
ので、外部アドレスおよびリフレッシュアドレスのデコ
ードを行った後にマルチプレックスを行うことによっ
て、アドレスアクセスを高速化してサイクルタイムを短
縮することができる半導体記憶装置を提供することを目
的としている。その際、本発明は、回路構成をできる限
り小規模化してチップ面積の削減を図ることをさらなる
目的としている。

【００２６】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、リフレッシュ動作及びリ
ードライト動作を行う半導体記憶装置において、前記リ
ードライト動作のためのアクセスアドレス及び前記リフ
レッシュ動作のためのリフレッシュアドレスをデコード
してデコード信号をそれぞれ出力するデコード手段と、
前記デコード信号の切り替えを行う第１の切替手段と、
切り替えられたデコード信号に基づいて前記リフレッシ
ュ動作または前記リードライト動作を行う制御手段とを
具備することを特徴としている。また、請求項２記載の
発明は、請求項１記載の発明において、ノーマルセルア
レイと前記ノーマルセルアレイの不良領域を置換するス
ペアセルアレイとを有するメモリセルアレイを具備し、
前記第１の切替手段は、前記リフレッシュ動作又は前記
リードライト動作の何れを行うかを指定する切替信号に
応じて前記デコード信号を切り替え、前記制御手段は、
前記リフレッシュ動作又は前記リードライト動作の対象
となる前記ノーマルセルアレイ上の領域の不良の有無に
応じて、切り替えられた前記デコード信号に従って前記
ノーマルセルアレイ又は前記スペアセルアレイへアクセ
スすることを特徴としている。

【００２７】また、請求項３記載の発明は、請求項２記
載の発明において、前記ノーマルセルアレイの構成に対
応させて前記リフレッシュアドレスを生成するリフレッ
シュアドレス生成手段と、前記置換の要否に応じて、前
記ノーマルセルアレイの選択を禁止するキラー信号と前
記スペアセルアレイ上の置換領域を指定する選択信号と
を前記リフレッシュアドレス及び前記アクセスアドレス
の各々につき生成するプログラム手段と、前記切替信号
に応じて前記キラー信号の切り替え及び前記選択信号の
切り替えをそれぞれ行う第２の切替手段とを備え、前記
制御手段は、切り替えられた前記キラー信号及び前記選
択信号に基づいて、アクセスの対象を前記ノーマルセル
アレイ又は前記スペアセルアレイの何れにするか決定す
ることを特徴としている。

【００２８】また、請求項４記載の発明は、請求項２記
載の発明において、前記メモリセルアレイを構成してい
る前記ノーマルセルアレイ及び前記スペアセルアレイに
対応させて前記リフレッシュアドレスを生成するリフレ
ッシュアドレス生成手段と、前記置換の要否に応じて、
前記ノーマルセルアレイの選択を禁止するキラー信号と
前記スペアセルアレイ上の置換領域を指定する第１の選
択信号とを前記アクセスアドレスについて生成し、前記
キラー信号を前記デコード手段へ供給するプログラム手
段と、前記スペアセルアレイのリフレッシュ動作のため
に生成される前記リフレッシュアドレスをもとに、前記
スペアセルアレイ上のリフレッシュ領域を指定する第２
の選択信号を生成する選択信号生成手段と、前記切替信
号に応じて、前記第１の選択信号又は前記第２の選択信
号のうちの何れかに切り替える第２の切替手段とを備
え、前記制御手段は、前記スペアセルアレイへアクセス
するときに、切り替えられた前記第１の選択信号又は前
記第２の選択信号の何れかによって指定される前記スペ
アセルアレイ上の置換領域又はリフレッシュ領域へアク
セスすることを特徴としている。

【００２９】また、請求項５記載の発明は、リフレッシ
ュ動作及びリードライト動作を行う半導体記憶装置にお
いて、前記リフレッシュ動作のためのリフレッシュアド
レス又は前記リードライト動作のためのアクセスアドレ
スの何れかを選択する選択手段と、選択された前記リフ
レッシュアドレス又は前記アクセスアドレスをデコード
してデコード信号を出力するデコード手段と、前記リフ
レッシュ動作又は前記リードライト動作に先行して前記
リフレッシュアドレス，前記アクセスアドレスについて
それぞれ生成されるデコード信号を各々前記リフレッシ
ュ動作，前記リードライト動作を行うときに選択する第
１の切替手段と、選択されたデコード信号に基づいて前
記リフレッシュ動作または前記リードライト動作を行う
制御手段とを具備することを特徴としている。また、請
求項６記載の発明は、請求項５記載の発明において、前
記第１の切替手段は、前記リフレッシュ動作の期間中に
前記選択手段を前記アクセスアドレス側に切り替えて得
られる前記デコード信号を取り込んで、前記リードライ
ト動作の期間中に出力する第１の保持手段と、前記リー
ドライト動作の期間中に前記選択手段を前記リフレッシ
ュアドレス側に切り替えて得られる前記デコード信号を
取り込んで、前記リフレッシュ動作の期間中に出力する
第２の保持手段とを備えたことを特徴としている。

【００３０】また、請求項７記載の発明は、請求項５記
載の発明において、前記第１の切替手段は、前記リフレ
ッシュ動作の期間中に前記選択手段を前記リフレッシュ
アドレス側に切り替えて得られる前記デコード信号を取
り込む第１の保持手段と、前記リフレッシュ動作の期間
中に、前記第１の保持手段の取り込み動作に先立ち、前
記第１の保持手段の出力を取り込んで出力する第２の保
持手段と、前記リフレッシュ動作の期間中に前記選択手
段を前記アクセスアドレス側に切り替えて得られる前記
デコード信号を前記リードライト動作の期間中に出力す
る伝達手段とを備えたことを特徴としている。また、請
求項８記載の発明は、請求項５〜７の何れかの項記載の
発明において、ノーマルセルアレイと前記ノーマルセル
アレイの不良領域を置換するスペアセルアレイとを有す
るメモリセルアレイを具備し、前記制御手段は、前記リ
フレッシュ動作又は前記リードライト動作の対象となる
前記ノーマルセルアレイ上の領域の不良の有無に応じ、
選択された前記デコード信号に従って前記ノーマルセル
アレイ又は前記スペアセルアレイへアクセスすることを
特徴としている。

【００３１】また、請求項９記載の発明は、請求項８記
載の発明において、前記ノーマルセルアレイの構成に対
応させて前記リフレッシュアドレスを生成するリフレッ
シュアドレス生成手段と、前記置換の要否に応じて、前
記ノーマルセルアレイの選択を禁止するキラー信号と前
記スペアセルアレイ上の置換領域を指定する選択信号と
を前記選択手段で選択されたアドレスについて生成し、
前記キラー信号を前記デコード手段へ供給するプログラ
ム手段と、前記リフレッシュ動作又は前記リードライト
動作に先行して前記リフレッシュアドレス，前記アクセ
スアドレスについてそれぞれ生成される前記選択信号を
各々前記リフレッシュ動作，前記リードライト動作を行
うときに選択する第２の切替手段とを具備し、前記制御
手段は、選択された前記デコード信号及び前記選択信号
に基づいて、アクセスの対象を前記ノーマルセルアレイ
又は前記スペアセルアレイの何れにするか決定すること
を特徴としている。

【００３２】また、請求項１０記載の発明は、請求項９
記載の発明において、前記第１の保持手段は、前記リフ
レッシュ動作の期間中に前記選択手段を前記アクセスア
ドレス側に切り替えて得られる前記デコード信号及び前
記選択信号を取り込んで、前記リードライト動作の期間
中に出力し、前記第２の保持手段は、前記リードライト
動作の期間中に前記選択手段を前記リフレッシュアドレ
ス側に切り替えて得られる前記デコード信号及び前記選
択信号を取り込んで、前記リフレッシュ動作の期間中に
出力することを特徴としている。また、請求項１１記載
の発明は、請求項９記載の発明において、前記第１の保
持手段は、前記リフレッシュ動作の期間中に前記選択手
段を前記リフレッシュアドレス側に切り替えて得られる
前記デコード信号及び前記選択信号を取り込み、前記第
２の保持手段は、前記リフレッシュ動作の期間中に、前
記第１の保持手段の取り込み動作に先立ち、前記第１の
保持手段から出力される前記デコード信号及び前記選択
信号を取り込んで出力し、前記伝達手段は、前記リフレ
ッシュ動作の期間中に前記選択手段を前記アクセスアド
レス側に切り替えて得られる前記デコード信号及び前記
選択信号を前記リードライト動作の期間中に出力するこ
とを特徴としている。

【００３３】また、請求項１２記載の発明は、請求項９
〜１１の何れかの項記載の発明において、前記プログラ
ム手段は前記キラー信号を前記第１の切替手段へ供給
し、前記第１の切替手段は、前記キラー信号が有効化さ
れたときに、前記ノーマルセルアレイの選択を禁止する
デコード信号を出力することを特徴としている。また、
請求項１３記載の発明は、請求項１〜１２の何れかの項
に記載の発明において、前記アクセスアドレスの変化又
は活性化信号が有効化されたことをアドレス遷移として
検知するアドレス遷移検知手段を備え、前記制御手段
は、前記アドレス遷移をトリガとして前記リフレッシュ
動作及び前記リードライト動作を行うことを特徴として
いる。また、請求項１４記載の発明は、請求項１３記載
の発明において、前記制御手段は、前記アドレス遷移を
トリガとして前記リフレッシュ動作を行ってから前記リ
ードライト動作を行うことを特徴としている。

【００３４】また、請求項１５記載の発明は、請求項１
４記載の発明において、前記デコード手段は、前記アク
セスアドレスが確定したときから前記リードライト動作
を開始させるときまでの期間内にデコード動作を行って
前記デコード信号を生成することを特徴としている。ま
た、請求項１６記載の発明は、請求項３，４，９〜１２
の何れかの項記載の発明において、前記アクセスアドレ
スの変化又は活性化信号が有効化されたことをアドレス
遷移として検知するアドレス遷移検知手段を備え、前記
制御手段は、前記アドレス遷移をトリガとして前記リフ
レッシュ動作を行ってから前記リードライト動作を行
い、前記プログラム手段は、前記アクセスアドレスが確
定したときから前記リードライト動作を開始させるとき
までの期間内に前記キラー信号及び前記選択信号を生成
することを特徴としている。

【００３５】また、請求項１７記載の発明は、請求項１
〜１６の何れかの項記載の発明において、前記第１の切
替手段よりも後段に配置され、前記デコード手段による
デコード動作によって得られた前記デコード信号をさら
にデコードする手段を備えたことを特徴としている。ま
た、請求項１８記載の発明は、請求項１〜１７の何れか
の項記載の発明において、ワード線が複数のデコード信
号に基づいて選択され、該複数のデコード信号を得るた
めの経路毎に前記各切替手段の位置が決定されることを
特徴としている。また、請求項１９記載の発明は、請求
項１〜１８の何れかの項記載の発明において、前記第１
の切替手段は、前記デコード信号を切り替えるとき、所
定期間にわたって何れのデコード信号も選択しないこと
を特徴としている。

【００３６】また、請求項２０記載の発明は、請求項
３，４，９〜１２の何れかの項記載の発明において、前
記第２の切替手段は、前記キラー信号及び前記選択信号
を切り替えるとき、所定期間にわたって何れのキラー信
号も選択せず、また、何れの選択信号も選択しないこと
を特徴としている。また、請求項２１記載の発明は、請
求項１９又は２０記載の発明において、前記各切替手段
は、前記所定期間において、ワード線を非選択状態とす
る電圧を出力することを特徴としている。また、請求項
２２記載の発明は、請求項１〜２１の何れかの項記載の
発明において、前記制御手段は、前記リフレッシュ動作
が行われるメモリサイクルでは、前記リフレッシュ動作
及び前記リードライト動作を１メモリサイクルの期間内
に行うことを特徴としている。

【００３７】

【発明の実施の形態】以下、図面を参照して本発明の各
実施形態について説明する。ここで、本発明は汎用のＤ
ＲＡＭへ適用できるばかりでなく、外部から見たときに
汎用のＳＲＡＭとおおむね同様の仕様で動作する既存の
疑似ＳＲＡＭに適用することも可能である。しかしなが
ら本発明は、本発明者らが先に提案している完全ＳＲＡ
Ｍ互換の半導体記憶装置（特願平１１−３４５３４５
号；以下「関連発明」という）へ適用した場合にさらに
効果的である。

【００３８】そこで、本明細書では上記関連発明による
半導体記憶装置を例に挙げて説明することとする。この
関連発明による半導体記憶装置は、汎用のＤＲＡＭと同
じメモリセルを用いながら、外部から見たときに汎用の
ＳＲＡＭと同一の仕様で動作する。このため、既存の疑
似ＳＲＡＭのようにアクセスする度にチップイネーブル
信号を変化させて動作させるなどの必要がなく低消費電
力となっている。また、この半導体記憶装置はＳＲＡＭ
と同様に扱いが簡便であるとともに、ＤＲＡＭと同様に
チップサイズを大きくすることなく大容量化が可能であ
る。したがって、これから登場してくる次世代の携帯電
話などに適した仕様となっている。

【００３９】こうしたことから本明細書では関連発明に
よる半導体記憶装置を「ＭＳＲＡＭ（Mobile Specified
RAM）」又は「ＳＲＡＭ仕様のＤＲＡＭ」と呼ぶ。ＭＳ
ＲＡＭの詳細な機能については後述するが、ＭＳＲＡＭ
では外部から与えられるアクセスアドレス及びチップセ
レクト信号の変化を検出して読み出し又は書き込み要求
を検出している。そして、これらの変化をトリガとして
まずリフレッシュを行い、このリフレッシュに続いて外
部から要求のあった読み出し又は書き込み（以下、リフ
レッシュと区別するために「ノーマルアクセス」または
「Read/Write動作」と呼ぶことがある）を行っている。

【００４０】つまり、ＭＳＲＡＭでは上述したように１
メモリサイクル内でリフレッシュ及びノーマルアクセス
を連続して行うようにしている。このようにすること
で、アクセスアドレスにスキューがあってその値がまだ
確定していない期間をリフレッシュ動作のために充てる
ことができる。しかも、この期間は汎用ＳＲＡＭにおい
て内部動作の行われない待機期間に相当するため、ノー
マルアクセスを遅らせることなく待機期間の有効利用を
図ることができる。

【００４１】なお、リフレッシュは全てのメモリサイク
ルで行われるわけではなく間欠的に行われるリフレッシ
ュ方法が多いことから、リフレッシュが行われないメモ
リサイクルではノーマルアクセスだけが行われることに
なる。ちなみに、ＭＳＲＡＭでは汎用のＤＲＡＭと同じ
くノーマルアクセスに付随するリフレッシュだけでな
く、ＭＳＲＡＭ内部でリフレッシュアドレスを生成して
自動的にリフレッシュを行うセルフリフレッシュ機能も
備えている。

【００４２】また、チップセレクト信号は半導体記憶装
置の選択／非選択を決める信号であって、特に、複数の
チップから構成されるシステムで所望のチップを選択す
るのに用いられる活性化信号である。以下の説明では活
性化信号としてチップセレクト信号を用いるが、これに
限定されるものでなく同等の機能を持った信号であれば
良い。ただ、この種の信号の一つであるチップイネーブ
ル信号にはアドレスラッチタイミング制御機能を持つも
のがあり、既存の擬似ＳＲＡＭ等ではアドレス取り込み
のタイミング制御のためにチップイネーブル信号を毎サ
イクル入力していて消費電力の増加が問題となってい
る。こうしたことから、本発明における活性化信号とし
ては、チップの活性化機能を持ち、なおかつ、アドレス
ラッチタイミング制御機能を持たない信号を用いる。

【００４３】〔第１実施形態〕図１は本実施形態による
半導体記憶装置の構成を示すブロック図であり、図２は
図１に示した半導体記憶装置における各部の動作を示し
たタイミングチャートである。図１のブロックＡＢｎに
おいて、外部アドレスＸｎは半導体記憶装置外部から供
給されるアドレスのうち、ワード線の選択に使用される
行アドレスの或る１ビットである。

【００４４】ここで、本発明は上述したように汎用のＤ
ＲＡＭに適用可能であるほか、疑似ＳＲＡＭやＭＳＲＡ
Ｍに適用することができる。このうち後２者の半導体記
憶装置はＳＲＡＭ互換仕様であるため、半導体記憶装置
外部から与えるアクセスアドレスには行アドレス，列ア
ドレスという概念が存在していない。したがって、これ
らへ適用する場合には本発明の半導体記憶装置内部にお
いて、外部から供給されるアドレスを論理的に行アドレ
ス及び列アドレスへ分割していることになる。

【００４５】次に、アドレスバッファ１は外部アドレス
Ｘｎをバッファリングして内部アドレスＸｎ’を出力す
る。そして、ブロックＡＢｎと同様の構成をしたブロッ
クが所定個数設けられる。次に、１ｓｔアドレスデコー
ダ２はブロックＡＢｎから出力される内部アドレスＸ
ｎ’等をデコードして例えばデコード信号ＸｎＤｍ，Ｘ
ｎＤｍ＋１を出力するものであり、アドレスバッファ１
とマルチプレクサ８、９の間に配置されている。なお、
本実施形態ではワード線選択のための構成としてデコー
ダ２段の場合を例示してあり、１ｓｔアドレスデコーダ
２が初段のデコーダ，後述するワードドライバ１０内の
デコーダが最終段のデコーダである。

【００４６】次に、ブロックＲＡＢｎにおいて、リフレ
ッシュアドレスＲＸｎはメモリセル（図示省略）を１本
ないし複数本のワード線単位でリフレッシュするための
リフレッシュアドレスの或る１ビットである。リフレッ
シュアドレス発生部３はカウンタ回路を内蔵しており、
そのカウント値をリフレッシュアドレスＲＸｎとして発
生させるとともに、リフレッシュ制御回路７（後述）か
ら供給されるクロック信号に従ってカウンタ回路をカウ
ントアップする。このカウンタ回路はリフレッシュアド
レスＲＸｎに対応した１ビットのカウンタであって、こ
うしたカウンタ回路がリフレッシュアドレスのビット数
分だけ設けられてリフレッシュカウンタが構成される。
例えば、図１に示したリフレッシュアドレスＲｘｎがリ
フレッシュアドレスの最下位ビットであるとすると、リ
フレッシュアドレス発生部３内のカウンタ回路の出力
は、最下位ビットよりも１ビットだけ上位のビットに対
応した次段のカウンタ回路（図示せず）へキャリーアッ
プ信号として入力される。同様にして、最上位ビットに
対応したカウンタ回路に至るまで、各段のカウンタ回路
の出力が次段のカウンタ回路へキャリーアップ信号とし
て供給される。なお、リフレッシュカウンタはリフレッ
シュアドレスを例えば０〜４０９５（１０進数）の範囲
内で順次出力してゆくものであればどのようなものでも
良い。このため、電源投入後はその時点でリフレッシュ
カウンタに保持されているカウント値から順次カウント
アップしてゆけば良く、電源投入時等にリフレッシュカ
ウンタを初期化する必要はない。

【００４７】リフレッシュアドレスバッファ４はリフレ
ッシュアドレスＲＸｎをバッファリングしてリフレッシ
ュアドレスＲＸｎ’を出力する。そして、ブロックＲＡ
Ｂｎと同様の構成をしたブロックが所定個数設けられ
る。１ｓｔリフレッシュアドレスデコーダ５は、１ｓｔ
アドレスデコード２と同様の構成であって、ブロックＲ
ＡＢｎから出力されるリフレッシュアドレスＲＸｎ’等
をデコードして例えばデコード信号ＸｎＲｍ，ＸｎＲｍ
＋１を出力するものであり、リフレッシュアドレスバッ
ファ４とマルチプレクサ８、９の間に配置されている。

【００４８】マルチプレクサ８は、リフレッシュ制御回
路７（後述）から出力される外部アドレス伝達信号ＥＸ
ＴＲおよびリフレッシュアドレス伝達信号ＲＦＴＲに応
じて、外部アドレス側のデコード信号，リフレッシュア
ドレス側のデコード信号のうち何れかを選択する。すな
わち、外部アドレス伝達信号ＥＸＴＲが“Ｈ”であれば
マルチプレクサ８はデコード信号ＸｎＤｍを選択してデ
コード信号ＸｎＭｍとして出力する。一方、リフレッシ
ュアドレス伝達信号ＲＦＴＲが“Ｈ”であれば、マルチ
プレクサ８はデコード信号ＸｎＲｍを選択してデコード
信号ＸｎＭｍとして出力する。なお、外部アドレス伝達
信号ＥＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴ
Ｒが同時に“Ｈ”となることはない。

【００４９】マルチプレクサ９もマルチプレクサ８と同
様の構成であって、外部アドレス伝達信号ＥＸＴＲ及び
リフレッシュアドレス伝達信号ＲＦＴＲに応じて、デコ
ード信号ＸｎＤｍ＋１，ＸｎＲｍ＋１の何れかを選択し
てデコード信号ＸｎＭｍ＋１として出力する。そして、
以上述べた構成要素によってブロックＤＢｎが構成さ
れ、これと同様のブロックが所定数設けられる。図１で
はその一例としてブロックＤＢｐを示してある。なお、
説明を簡潔にするために図１ではブロックＤＢｎ，ＤＢ
ｐが同一構成であることを仮定しているが、後述するよ
うにブロック毎にデコーダの段数が異なる構成であって
も良い。

【００５０】次に、ＡＴＤ６は外部アドレスの変化を検
出してリフレッシュ制御回路７へＡＴＤ信号を出力す
る。リフレッシュ制御回路７はこのＡＴＤ信号に基づい
て、外部アドレス伝達信号ＥＸＴＲおよびリフレッシュ
アドレス伝達信号ＲＦＴＲを発生させてマルチプレクサ
８及び９へ出力する。また、リフレッシュ制御回路７は
１回のリフレッシュ動作が終わるたびにクロック信号を
発生させてリフレッシュ発生部３に供給し、それによっ
て、リフレッシュアドレス発生部３がリフレッシュアド
レスを次回のリフレッシュのために更新するように制御
している。ワードドライバ１０は上述したように最終段
のデコーダとしても機能し、デコード信号ＸｎＭｍとブ
ロックＤＢｐにおけるデコード動作によって得られたデ
コード信号ＸｐＭｑとをデコードしてワード線ＷＬｍｑ
を活性化させる。なお、ワードドライバ１０と同一構成
のワードドライバがワード線ＷＬｍｑ以外の各ワード線
についても設けられている。

【００５１】以上のように、本実施形態では、マルチプ
レクサ８及び９の配設位置を１ｓｔアドレスデコーダ
２，１ｓｔリフレッシュアドレスデコーダ５とワードド
ライバ１０との間としたことを特徴としており、マルチ
プレクサ８及び９はリフレッシュ制御回路７で発生させ
る外部アドレス選択信号ＥＸＴＲおよびリフレッシュア
ドレス選択信号ＲＦＴＲによって制御する構成である。
なお、半導体記憶装置内の要部（アドレスバッファ，リ
フレッシュアドレスバッファ，１ｓｔアドレスデコー
ダ，マルチプレクサ）の具体的な構成例については図３
〜図５を参照して後述する。

【００５２】次に、図２を参照して上記構成による半導
体記憶装置の動作を説明する。まず、時刻ｔ１以前にお
いてリフレッシュアドレスは“Ｒ０”，外部アドレスは
“Ａ０”になっているものとする。リフレッシュアドレ
スの値“Ｒ０”はリフレッシュアドレスバッファ４を経
て１ｓｔリフレッシュアドレスデコード５でデコードさ
れ、これによって得られたデコード信号ＸｎＲｍ，Ｘｎ
Ｒｍ＋１がマルチプレクサ８，９にそれぞれ入力され
る。なお、外部アドレスの値“Ａ０”（正確には、外部
アドレスの行アドレス部分であって、以下同様）につい
ても同様であって、この外部アドレスの値はアドレスバ
ッファ１を経て１ｓｔアドレスデコーダ２でデコードさ
れ、当該デコード動作により得られたデコード信号Ｘｎ
Ｄｍ，ＸｎＤｍ＋１がマルチプレクサ８，９にそれぞれ
入力される。そして、これら動作が時刻ｔ１までには行
われる。

【００５３】次に、半導体記憶装置に対する新たなアク
セス要求が発生し、時刻ｔ１で外部アドレスの値が“Ａ
１”に変化すると、この変化をトリガとしてリフレッシ
ュ動作およびこれに続くノーマルアクセスが行われるこ
とになる。すなわち、ＡＴＤ６は外部アドレスの変化を
検知してＡＴＤ信号を発生させてリフレッシュ制御回路
７に出力する。リフレッシュ制御回路７は、リフレッシ
ュアドレスの値“Ｒ０”に対応するワード線に接続され
たメモリセルをリフレッシュするために、外部アドレス
伝達信号ＥＸＴＲ，リフレッシュアドレス伝達信号ＲＦ
ＴＲをそれぞれ“Ｌ”，“Ｈ”に遷移させる。

【００５４】これにより、マルチプレクサ８はデコード
信号ＸｎＲｍを選択するようになり、当該選択動作によ
るマルチプレクサ遅延を経た時刻ｔ２においてデコード
信号ＸｎＭｍとして出力される。マルチプレクサ９もマ
ルチプレクサ８と同様の動作を行って、時刻ｔ２におい
てデコード信号ＸｎＭｍ＋１としてデコード信号ＸｎＲ
ｍ＋１を出力する。また、ブロックＤＢｐにおいてもブ
ロックＤＢｎと同様の動作が行われて例えばデコード信
号ＸｐＭｑが出力される。ワードドライバ１０はこれら
２本のデコード信号をもとにデコードを行う。この後、
時刻ｔ３において、外部アドレスに対応したワード線が
非活性化され、時刻ｔ５までにビット線のプリチャージ
が行われる。そして、いま、リフレッシュアドレス“Ｒ
０”に対応するワード線がワード線ＷＬｍｑであるとす
れば、ワードドライバ１０は、自身による動作遅延を経
た時刻ｔ５でワード線ＷＬｍｑを活性化させてリフレッ
シュ動作を開始させる。

【００５５】上記動作と並行して次の動作がなされる。
すなわち、時刻ｔ１で外部アドレスの値が変化すると、
その値“Ａ１”の行アドレス部分がアドレスバッファ１
を介して１ｓｔアドレスデコーダ２に入力される。１ｓ
ｔアドレスデコーダ２はこの値をデコードし、時刻ｔ４
においてデコード結果であるデコード信号ＸｎＤｍ，Ｘ
ｎＤｍ＋１をそれぞれマルチプレクサ８，９に出力す
る。なお、これらの動作はマルチプレクサ８，９がリフ
レッシュ側から外部アドレス側に切り替えを行う時刻ｔ
６までに行われれば良い。

【００５６】この後の時刻ｔ６において、リフレッシュ
制御回路７は、時刻ｔ１でその値が変化した外部アドレ
スに対するノーマルアクセスのために外部アドレス伝達
信号ＥＸＴＲ，リフレッシュアドレス伝達信号ＲＦＴＲ
をそれぞれ“Ｈ”，“Ｌ”に遷移させる。ここで、上述
したように時刻ｔ６までには外部アドレスの値“Ａ１”
に対応したデコード信号ＸｎＤｍ，ＸｎＤｍ＋１のレベ
ルが確定している。マルチプレクサ８，９はこれらデコ
ード信号を選択して、マルチプレクサ動作遅延を経た時
刻ｔ７になってそれぞれデコード信号ＸｎＭｍ，ＸｎＭ
ｍ＋１を出力する。また、ブロックＤＢｐでも同様の動
作がなされてデコード信号ＸｐＭｑが出力される。この
後、時刻ｔ８において、リフレッシュアドレスに対応し
たワード線が非活性化され、時刻ｔ１０までにビット線
のプリチャージが行われる。

【００５７】ワードドライバ１０は上記デコード信号を
もとにデコードを行って、ワードドライバ動作遅延を経
た時刻ｔ１０で外部アドレスの値“Ａ１”の行アドレス
部分に対応するワード線を活性化してノーマルアクセス
を開始させる。その結果、外部からのアクセス要求が読
み出しであったとすれば、時刻ｔ１２において外部アド
レスの値“Ａ１”で指定されたメモリセルのデータであ
る“ＤＱ（Ａ１）”が読み出されてＩＯ出力に出力され
る。

【００５８】また、上記動作と並行して次の動作がなさ
れる。すなわち、時刻ｔ６になると、リフレッシュ発生
部３はリフレッシュ制御回路７から供給されるクロック
信号に従って内部のリフレッシュカウンタをカウントア
ップする。これにより、リフレッシュアドレスの値“Ｒ
０”が“Ｒ１”に更新される（例えばＲ０が“１”であ
ればＲ１を“２”とする）。この値はリフレッシュアド
レスバッファ４を介して１ｓｔリフレッシュアドレスデ
コーダ５に入力される。１ｓｔリフレッシュアドレスデ
コーダ５はこの値“Ｒ１”をデコードし、時刻ｔ９でデ
コード結果であるデコード信号ＸｎＲｍ，ＸｎＲｍ＋１
をそれぞれマルチプレクサ８，９に出力する。これらデ
コード信号は次のリフレッシュ動作に使用されることに
なる。図２の例では時刻ｔ１１で外部アドレスの値が
“Ａ２”に遷移したことをトリガとして始まるリフレッ
シュ動作に使用される。なお、これらの動作はマルチプ
レクサ８，９が外部アドレス側からリフレッシュ側に切
り替えを行う時刻ｔ１１までに行われていれば良い。そ
して、時刻ｔ１１以降の動作はこれまで述べた時刻ｔ１
〜ｔ１１と同様の動作の繰り返しとなる。

【００５９】以上のように本実施形態では、図１に示す
ように外部アドレスとリフレッシュアドレスのデコード
を、１ｓｔアドレスデコーダ２と１ｓｔリフレッシュア
ドレスデコーダ５によって行った後に、これらデコーダ
から出力されるデコード信号の切り替えをマルチプレク
サ８または９で行っている。このため、内部動作がリフ
レッシュ動作からノーマルアクセスに変わったときにワ
ード線を選択するまでの時間は、図２に示すようにマル
チプレクサ８，９による切り替え時間であるマルチプレ
クサ遅延とワードドライバ１０によるワードドライバ
遅延の和となり、従来のように１ｓｔアドレスデコー
ダ２または１ｓｔリフレッシュアドレスデコーダ５の動
作遅れ（図１６参照）による影響は受けない。これは、
ノーマルアクセスの前に行われるリフレッシュ動作と当
該ノーマルアクセスのためのデコード動作とが、当該ノ
ーマルアクセスに先行して並列的に行われるためであっ
て、上記デコード動作に相当する分だけ動作を高速化す
ることができる。

【００６０】ここで、アドレスバッファ１の回路図を図
３（ａ）に示す。同図において、ＮＡＮＤ２１は、チッ
プセレクト信号ＣＳＸ２が“Ｈ”であって半導体記憶装
置が活性化されているときに、外部アドレスの０ビット
目である外部アドレスＸ０をインバータ２２，２３を通
じて出力する。なお、チップセレクト信号ＣＳＸ２が
“Ｌ”であると、ＮＡＮＤ２１はパワー削減のために出
力を“Ｈ”に固定する。インバータ２４，２５はラッチ
制御信号ＬＣ（本発明とは直接関連しないため詳細は省
略する）をバッファリングする。

【００６１】トランスファスイッチ２６，２７は相補極
性のトランジスタで構成されている。インバータ２８，
２９はノーマルアクセス中に外部アドレスを保持するた
めのラッチを構成する。ラッチ制御信号ＬＣが“Ｌ”で
あるとトランスファスイッチ２６，２７がそれぞれ導
通，非導通となり、インバータ２３の出力がインバータ
２８，３０を通じてアドレスＸ０Ｂ（アドレスＸ０の反
転信号の意。図１の内部アドレスＸｎ’に相当）として
スルーで出力される。一方、ラッチ制御信号ＬＣが
“Ｈ”であると、トランスファスイッチ２６，２７がそ
れぞれ非導通，導通となり、インバータ２３の出力がラ
ッチに取り込まれる。

【００６２】次に、リフレッシュアドレス発生部３及び
リフレッシュアドレスバッファ４の回路図を図３（ｂ）
に示す。同図はリフレッシュカウンタの１ビット分のカ
ウンタ回路の構成をリフレッシュアドレスの最下位ビッ
トについて示してある。上述したように、図３（ｂ）に
示したカウンタ回路がリフレッシュカウンタのビット数
と同じ個数設けられている。ここで、クロックＡＤＲＦ
Ｃ０は、図示したカウンタ回路をカウントアップさせる
ためにリフレッシュ制御回路７（図１）から供給される
クロック信号である。また、カウンタ回路から出力され
るキャリーアップ信号ＡＤＲＦＣ１は、図示したカウン
タ回路の次段に配置された１ビット目のカウンタ回路
（図示省略）の入力（図３（ｂ）のクロック信号ＡＤＲ
ＦＣ０に相当する。）として供給される。同様にして、
図示しないキャリーアップ信号ＡＤＲＦＣ２，ＡＤＲＦ
Ｃ３，…，ＡＤＲＦＣｎ（ｎ：リフレッシュカウンタの
ビット数−１）が２，３，…，ｎビット目のカウンタ回
路に入力される。インバータ３１，３２，３５，３６及
びトランスファスイッチ３３，３４は、図３（ａ）に示
したインバータ２４，２５，２８，２９及びトランスフ
ァスイッチ２６，２７と同様の構成であって、前段ラッ
チを構成する。また、トランスファスイッチ３７，３８
及びインバータ３９、４０もトランスファスイッチの導
通，非導通の制御が逆である以外は前段ラッチと同じで
あって、後段ラッチを構成する。

【００６３】この構成によると、クロックＡＤＲＦＣ０
の立ち上がりに同期して前段ラッチのデータが後段ラッ
チに転送され、また、クロックＡＤＲＦＣ０の立ち下が
りに同期して後段ラッチのデータがインバータ４１で反
転されて前段ラッチに転送される。このため、キャリー
アップ信号ＡＤＲＦＣ１はクロックＡＤＲＦＣ０の２倍
の周期で“０”／“１”が切り替わって１ビット分のカ
ウント動作が実現される。なお、後段ラッチのデータは
インバータ４１〜４３を通じて、リフレッシュアドレス
ＲＸｎ’（図１）の０ビット目であるアドレスＸ０ＢＲ
（図１のリフレッシュアドレスＲＸｎ’に相当する）と
して出力される。

【００６４】次に、１ｓｔアドレスデコーダ２の回路図
を図４に示す。同図は一般的な３−８デコーダであるが
念のため説明しておく。内部アドレス（図１の内部アド
レスＸｎ’に相当する）の下位３ビットの反転信号であ
るアドレスＸ０Ｂ〜Ｘ２Ｂはインバータ５１，５３，５
５でアドレスＸ０〜Ｘ２（図示省略）に変換される。次
に、インバータ５２，５４，５６でこれらアドレスの相
補信号を生成し、ＮＡＮＤ５７，…，７１及びインバー
タ５８，…，７２で実際のデコード動作を行ってデコー
ド信号Ｘ１Ｄ０〜Ｘ１Ｄ７（図１のデコード信号ＸｎＤ
ｍ，ＸｎＤｍ＋１に相当する）を出力する。なお、１ｓ
ｔリフレッシュアドレスデコーダ５は図４に示す１ｓｔ
アドレスデコーダ２と同様の回路である。

【００６５】次に、マルチプレクサ８の回路図を図５に
示すが、マルチプレクサ９もこれと同一の構成である。
同図は１ビット分のアドレスについてその回路構成を示
したものであって２つの選択回路と１つの電位固定回路
から構成される。第１の選択回路では、外部アドレス伝
達信号ＥＸＴＲが“Ｈ”であると、インバータ８１，８
２によってトランスファスイッチ８４が導通する。この
ため、外部アドレス側のデコード信号Ｘ１Ｄ（図１のデ
コード信号ＸｎＤｍ等に相当する）がインバータ８３，
トランスファスイッチ８４，インバータ８５〜８７を通
じてデコード信号Ｘ１Ｍ（図１のデコード信号ＸｎＭｍ
に相当する）として出力される。

【００６６】同様にして第２の選択回路では、リフレッ
シュアドレス伝達信号ＲＦＴＲが“Ｈ”であると、イン
バータ９１，９２によってトランスファスイッチ９４が
導通する。このため、リフレッシュアドレス側のデコー
ド信号Ｘ１Ｒ（図１のＸｎＲｍ等に相当する）がインバ
ータ９３，トランスファスイッチ９４，インバータ８５
〜８７を通じてデコード信号Ｘ１Ｍとして出力される。

【００６７】ここで、外部アドレス伝達信号ＥＸＴＲと
リフレッシュアドレス伝達信号ＲＦＴＲは同時に“Ｈ”
とならないように制御される。ただ、仮に第１及び第２
の選択回路だけを設ける構成にすると、これら伝達信号
の立ち下がり／立ち下がりに伴って両伝達信号が同時に
“Ｈ”となる可能性がないとは言えない。こうした可能
性をなくすために、本実施形態では、リフレッシュ動作
とノーマルアクセス動作が切り替わる際に、外部アドレ
ス伝達信号ＥＸＴＲ及びリフレッシュアドレス伝達信号
ＲＦＴＲがともに“Ｌ”となる期間を設けている。ただ
その際デコード信号Ｘ１Ｍがフローティングとならない
ように、電位固定回路で“Ｌ”固定のデコード信号Ｘ１
Ｍを出力して全てのデコード信号が非選択状態となるよ
うにしている。

【００６８】すなわち、外部アドレス伝達信号ＥＸＴ
Ｒ，リフレッシュアドレス伝達信号ＲＦＴＲの何れもが
“Ｌ”であってデコード信号Ｘ１Ｄ，Ｘ１Ｒのどちらも
選択されない場合には、インバータ９６に入力される電
位固定信号ＰＵＰが“Ｈ”となる。このため、インバー
タ９６，９７によってトランスファスイッチ９８が導通
し、その入力に接続された電源電圧Ｖｃｃがインバータ
８５に供給されてデコード信号Ｘ１Ｍが“Ｌ”に固定さ
れる。

【００６９】そして、１メモリサイクル中にリフレッシ
ュ及びノーマルアクセスを時分割で行うＭＳＲＡＭのよ
うな半導体記憶装置では、マルチプレクサの構成として
上記のような構成を採用することが特に好ましいと考え
られる。というのも、この種の半導体記憶装置では汎用
ＤＲＡＭ等に比べて内部動作が高速になり、それに伴っ
てマルチプレクサにおける切り替え動作も高速化され
る。したがって、第１及び第２の選択回路だけからなる
マルチプレクサでは、外部アドレス伝達信号ＥＸＴＲ及
びリフレッシュアドレス伝達信号ＲＦＴＲの立ち上がり
／立ち下がり時間が顕在化し、両信号が同時に“Ｈ”と
なる可能性が高まるからである。

【００７０】なお、本実施形態では説明を簡単にするた
めにデコーダ段数を２段とした。しかし、デコーダ段数
は２段に限定されるものでなくこれ以外の任意の段数で
あって良く、半導体記憶装置の構成や要求仕様に応じて
適宜決定される。例えば、ワードドライバ１０がデコー
ダとしての機能を具備しておらず、その代わりにマルチ
プレクサの機能を兼ねているような構成であっても良
い。

【００７１】また、マルチプレクサの配置箇所も半導体
記憶装置の構成や要求仕様に応じて適宜決定すれば良
い。例えば、デコーダの段数を３段で構成した場合に
は、初段と２段目のデコーダ間にマルチプレクサを配置
して最終段のワードドライバでワード線を選択する構
成，２段目と３段目のデコーダ間にマルチプレクサを配
置して最終段のワードドライバでワード線を選択する構
成などが考えられる。

【００７２】ここで、マルチプレクサの最適な配置は、
以下の点に配慮しつつ、半導体記憶装置の性能やコスト
等に基づいて個々の製品毎に決定するのが望ましい。す
なわち、図１に示した構成によると、リフレッシュ動作
又はノーマルアクセス動作はマルチプレクサ８，９から
出力されるデコード信号が起点となって開始されること
になる。したがって、メモリセルにできる限り近い位置
へマルチプレクサを配置する方がアドレスアクセスはよ
り高速化される。

【００７３】ただし、デコード信号の本数は後段のデコ
ーダになるほど増加し、また、マルチプレクサに至るま
での経路では外部アドレス用，リフレッシュアドレス用
に２系統の回路構成（図１では１ｓｔデコード）が必要
となる。このため、マルチプレクサをメモリセルに近い
位置へ配置するほど、デコード信号の本数の増加に比例
してマルチプレクサの個数が増え、また、マルチプレク
サよりも前段側に配置されるデコーダの個数が増えるほ
か、信号線の本数も増えるため、回路規模及び占有面積
の増大を招く。

【００７４】また、ワードドライバ１０へ入力されるデ
コード信号の系統が複数存在する場合には、全ての系統
においてマルチプレクサをデコーダの後段に配置する必
要はない。すなわち、アドレスアクセスを律速するクリ
ティカルパスでは性能を重視してマルチプレクサをデコ
ーダ後段に配置する必要があるものの、クリティカルパ
スに比べてデコーダの段数が少なく高速なパスに関して
は、回路規模および占有面積を削減するために例えばマ
ルチプレクサを初段のデコーダよりも前段側に配置して
も良い。要するに、この場合も半導体記憶装置の構成や
要求仕様を考慮に入れて、デコード信号の系統毎にマル
チプレクサの最適な配置を個別に決定することになる。

【００７５】また本実施形態では、図２に示したよう
に、外部アドレスの変化をトリガとしてリフレッシュが
連続するメモリサイクルで継続して行われる場合を例に
挙げて説明した。しかし、本発明はこうしたリフレッシ
ュの形態に限定されるものではなく、リフレッシュがリ
フレッシュタイマで計時される所定の時間間隔で行われ
る形態等にも当然適用可能であって、このことはこれ以
後に説明する実施形態においても同様である。

【００７６】〔第２実施形態〕本実施形態では、デコー
ド信号の系統によってデコーダの段数が異なる形態へ本
発明を適用した場合の具体例について説明する。図６は
本実施形態による半導体記憶装置の構成を示すブロック
図であって、図１と同じ構成要素には同一の符号を付し
ている。

【００７７】図中、外部アドレスＡＤＤｍ，ＡＤＤｎは
外部アドレスに含まれる行アドレスの一部のビットであ
る。また、リフレッシュアドレス発生部３はこれら外部
アドレスに対応するようにリフレッシュアドレスＲＡ
ｍ，ＲＡｎを出力する。そして、デコード信号Ｘｎ側に
関しては、図１と同様にアドレスバッファ１ｎ，リフレ
ッシュアドレスバッファ４ｎ，１ｓｔアドレスデコーダ
２ｎ，１ｓｔリフレッシュアドレスデコーダ５ｎが設け
られている。これら両デコーダが生成するデコード信号
のうちの一方が、図１のマルチプレクサ８と同様な構成
のマルチプレクサ８ｎによって選択され、選択されたデ
コード信号は２ｎｄアドレスデコーダ２０でさらにデコ
ードされてデコード信号Ｘｎが出力される。

【００７８】一方、デコード信号Ｘｍ側に関しては、外
部アドレスＡＤＤｍ及びリフレッシュアドレスＲＡｍが
それぞれアドレスバッファ１ｍ，リフレッシュアドレス
バッファ４ｍを介してマルチプレクサ８ｍへ入力され、
これらのうちのいずれか一方が選択される。選択された
アドレスは１ｓｔアドレスデコーダ２ｍに入力されてデ
コード信号Ｘｍが出力される。以上のようにして生成さ
れたデコード信号Ｘｍ，Ｘｎをワードドライバ１０がさ
らにデコードし、ワード線ＷＬｍｎが選択されていれば
これを活性化させる。

【００７９】このように本実施形態では、外部アドレス
ＡＤＤｍについてはワードドライバ１０を含めてデコー
ダの段数は２段であり、外部アドレスＡＤＤｎについて
はワードドライバ１０を含めてデコーダの段数は３段
（図中の「３ｒｄアドレスデコーダ」は外部アドレスＡ
ＤＤｎに着目した場合である。）である。また本実施形
態では、デコード信号Ｘｍ側のパスがデコード信号Ｘｎ
側のパスに比べて高速であることを想定している。この
ため、デコード信号Ｘｎ側のパスでは図１と同じく１ｓ
ｔアドレスデコーダ２ｎ，１ｓｔリフレッシュアドレス
デコーダ５ｎの後段にマルチプレクサ８ｎを配置してい
るのに対して、デコード信号Ｘｍ側のパスではマルチプ
レクサ８ｍの後段に１ｓｔアドレスデコーダ２ｍを配置
している。

【００８０】以上のように構成することで、マルチプレ
クサ８ｍは外部アドレスＡＤＤｍ又はリフレッシュアド
レスＲＡｍのビット数と同じ本数の信号を切り替えれば
良くなり、マルチプレクサ８ｍもこのビット数に相当す
る台数を設ければ良くなる。また、デコード信号Ｘｎ側
では、１ｓｔアドレスデコーダを外部アドレス側，リフ
レッシュアドレス側についてそれぞれ設ける必要がなく
なり、これら両経路で１ｓｔアドレスデコーダ２ｍを共
用することができる。それゆえ、デコード信号Ｘｍ側を
デコード信号Ｘｎ側と同様に構成した場合に比べて、信
号本数および回路規模を削減することが可能となる。

【００８１】〔第３実施形態〕本実施形態以降の各実施
形態では、欠陥救済用の予備のメモリセルを持つ半導体
記憶装置へ本発明を適用した場合について説明してい
る。本発明者は、先に提案（特願２０００−６３９３６
号；平成１２年３月８日出願）したようなマルチプレク
サよりも前にデコーダを配置する技術思想を予備のメモ
リセルを備えた従来の半導体記憶装置へ適用すること
で、第１実施形態や第２実施形態と同様にその問題点を
解決できるのではないかと考えた。

【００８２】予備のメモリセルを備えた従来の半導体記
憶装置に対して上述した技術思想を適用するとした場
合、図１７に示した外部アドレスEXT_ADD とマルチプレ
クサ２５４の間，および，リフレッシュカウンタ２５３
とマルチプレクサ２５４の間にそれぞれプリデコーダを
配置し、デコーダ２５６の代わりにメインデコーダを用
いることになると考えられる。しかし、こうした構成で
はプリデコードによってマルチプレクサ２５４へ入力さ
れる信号本数が増大する。このため、プログラム回路２
５５へ入力される信号本数も増大し、それに比例してプ
ログラム回路２５５を構成するヒューズ素子の数が増え
て面積が増加してしまう。

【００８３】また、こうした構成ではメインデコーダの
近傍にプログラム回路２５５を配置することになる。と
ころが、デコード回路は一般的に後段になるほど（すな
わち、プリデコーダに比べてメインデコーダほど）メモ
リセルアレイの近くになるため、メインデコーダのレイ
アウトもメモリセルのピッチに合わせた整然としたレイ
アウトになっている。このため、面積の大きなプログラ
ム回路をメインデコーダが配置されている付近に設置す
ることは、プログラム回路の回路規模がチップ面積に与
える影響をはるかに越えた多大な影響を与えてしまうこ
とになる。

【００８４】さらに、こうした構成ではマルチプレクサ
２５４の出力をプログラム回路２５５及びデコーダ２５
６の双方へ入力して、プログラム回路２５５とデコーダ
２５６を並行動作させている。このため、プログラム回
路２５５内で行われるヒューズ素子を用いたコンペア動
作による遅れがデコーダ２５６のデコード動作による遅
れよりも小さければ、デコーダ２５６がデコード動作を
行っている最中にプログラム回路２５５がキラー信号Ｋ
Ｌ及びリダンダンシ選択信号RDN_ADD を生成でき、プロ
グラム回路２５５の動作遅れが見えなくなる。ところ
が、上記のようにデコーダをプリデコーダ及びメインデ
コーダに分割した構成では、図１７に示したデコーダ２
５６に比べてメインデコーダの回路段数が少なくなるた
め、プログラム回路２５５による遅れがメインデコーダ
による遅れよりも大きくなることがあり得る。そうした
場合、キラー信号ＫＬをメインデコーダに入力しても、
キラー信号ＫＬによってデコード信号の生成を止められ
なくなる。こうした事態を回避するには、プログラム回
路２５５によってキラー信号ＫＬが生成されてから、メ
インデコーダがデコード信号を出力するようにデコード
信号の生成動作を遅らせる必要がある。ただ、そうする
とデコーダ２５６による遅れが大きくなり、アクセス速
度などの点で特性劣化が生じてしまうことになる。本実
施形態以降の各実施形態ではいま述べたような問題も解
決することができる。

【００８５】（構成の説明）図７は本実施形態による半
導体記憶装置の構成の要部を示したブロック図である。
同図では、汎用のＤＲＡＭに共通して設けられているセ
ンスアンプなど、本発明の本質部分と直接関連性がない
構成要素については図示を省略してある。このことは後
述する各実施形態においても全く同様である。図７にお
いて、まずメモリセルアレイ１０１は、汎用のＤＲＡＭ
と同じくデータ保持のために一定時間毎にリフレッシュ
を必要とする複数のメモリセルで構成されている。

【００８６】また、メモリセルアレイ１０１は行方向，
列方向にそれぞれ走るワード線，ビット線対の交差する
位置にメモリセルがマトリクス状に配置されている。各
メモリセルは１トランジスタ１キャパシタで構成された
ＤＲＡＭセルなどを用いる。なお、これ以後は一例とし
てワード線が４０９６本（１０進数；以後特記しない限
りは他の数値についても同じ）あることを想定して説明
を行うが、ワード線の本数は何本であっても良い。

【００８７】さらにメモリセルアレイ１０１はノーマル
セルアレイ１０２及びスペアセルアレイ１０３で構成さ
れている。ノーマルセルアレイ１０２は冗長構成を採ら
ない半導体記憶装置が備えているメモリセルアレイと同
等のものであって、外部から指定されるアドレスに対応
したメモリセルに不良がないときにアクセスされるメモ
リセルアレイである。一方、スペアセルアレイ１０３は
ノーマルセルアレイ１０２に不良がある場合にメモリセ
ル単位又はライン単位で不良のある領域を置換するため
のものである。

【００８８】スペアセルアレイ１０３の構成としては、
メモリセル単位で予備のメモリセルを設ける構成，ワー
ド線単位で予備のラインを設ける構成，ビット線対単位
で予備のラインを設ける構成，ワード線単位及びビット
線単位の双方で予備のラインをそれぞれ設ける構成など
が考えられるが、これらの何れであっても良い。本明細
書ではこれら選択肢のうち、ワード線単位で予備のライ
ンを設ける構成を例に挙げて説明する。

【００８９】また、本実施形態では個々のワード線がメ
インワード線及びサブワード線によって階層的に構成さ
れており、メインワード線１本当たり例えば８本のサブ
ワード線が接続されている。したがって、実際には４０
９６本存在するのはサブワード線であって、メインワー
ド線は４０９６÷８＝５１２本存在している。また、ス
ペアセルアレイ１０３は例えば４本分のメインワード線
（＝３２本のサブワード線）まで置換できる構成として
いるが、メインワード線の置換本数を適宜増減しても良
いのは当然である。

【００９０】以上のことから明らかなように、ノーマル
セルアレイ１０２上のラインがスペアセルアレイ１０３
上のラインで置換される場合には１本のメインワード線
ないしは８本のサブワード線を単位として置き換えられ
る。なお、メモリセルアレイ１０１はワード線を指定す
るための行アドレスとビット線対を指定するための列ア
ドレスからなるアドレスでアクセスされる。したがっ
て、メインワード線は行アドレスの下位３ビット以外の
ビットに従って選択され、同一メインワード線に接続さ
れた各サブワード線は行アドレスの下位３ビットに従っ
て選択される。なお、本発明が階層型のワード線構造に
限定されるものでないことは勿論である。

【００９１】次に、アドレスAddress はノーマルアクセ
スのために外部から与えられるアクセスアドレスであっ
て行アドレス及び列アドレスを含んでいる。次に、リフ
レッシュカウンタ１０４はメモリセルアレイ１０１をリ
フレッシュするためのリフレッシュアドレスR_ADD を生
成するものであって、ノーマルセルアレイ１０２の構成
に対応して例えば“０”，“１”，“２”，…，“４０
９５”，“０”，…，のように“１”ずつ増加させなが
ら順次生成する。なお、リフレッシュアドレスR_ADD は
アドレスAddress 中の行アドレスと同じビット幅を持っ
ている。

【００９２】次に、プリデコーダ１０５ｎは、ラッチ１
１１から出力される内部アドレスL_ADD をもとに、アド
レスAddress 中の行アドレスをプリデコードしてプリデ
コード信号ＰＤｎを出力する。プリデコーダ１０５ｒは
プリデコーダ１０５ｎと同様の構成であって、リフレッ
シュアドレスR_ADD をプリデコードして得られるプリデ
コード信号ＰＤｒを出力する。なお、プリデコーダ１０
５ｎ，１０５ｒはそれぞれ図１（第１実施形態）におけ
る１ｓｔアドレデコーダ２，１ｓｔリフレッシュアドレ
スデコーダ５に相当する。

【００９３】次いで、プログラム回路１０６ｎには、ノ
ーマルセルアレイ１０２上のワード線に接続された各メ
モリセルをスペアセルアレイ１０３のワード線に接続さ
れたメモリセルで置換すべきかどうかを決める置換情報
が予めプログラムされている。そしてアドレスAddress
中の行アドレスに対応するワード線を置換する場合、プ
ログラム回路１０６ｎはキラー信号ＫＬｎを有効化する
とともに、スペアセルアレイ１０３上で使用するワード
線を特定するためのリダンダンシ選択信号ＲＤｎを有効
化（すなわち、スペアセルアレイ１０３上のあるワード
線を選択して当該ワード線を活性化させる指定を行って
いる状態）する。

【００９４】一方、置換を行わない場合、プログラム回
路１０６ｎはキラー信号ＫＬｎ及びリダンダンシ選択信
号ＲＤｎをすべて無効化（すなわち、スペアセルアレイ
１０３上の全てのワード線を非選択とする指定を行って
いる状態）する。なお、キラー信号ＫＬｎが無効化され
ていれば“Ｌ”であり、有効化されていれば“Ｈ”であ
るものとし、リダンダンシ選択信号ＲＤｎについても同
様とする。次に、プログラム回路１０６ｒはプログラム
回路１０６ｎと同様の構成であって、プログラム回路１
０６ｎと全く同じ置換情報が予めプログラムされてお
り、リフレッシュアドレスR_ADD に従って置換情報に応
じたキラー信号ＫＬｒおよびリダンダンシ選択信号ＲＤ
ｒを生成する。

【００９５】次に、マルチプレクサ１０７は切替信号に
相当するアドレス変化検出信号（アドレス遷移検知信
号）ＡＴＤ（詳細は後述）に従って、ノーマルアクセス
を行う場合にはプリデコード信号ＰＤｎを選択し、リフ
レッシュを行う場合にはプリデコード信号ＰＤｒを選択
して、選択された何れかの一方をプリデコード信号ＰＤ
ｍとして出力する。マルチプレクサ１０８，マルチプレ
クサ１０９もマルチプレクサ１０７と同様の構成であっ
て、マルチプレクサ１０８はノーマルアクセス時，リフ
レッシュ時にそれぞれキラー信号ＫＬｎ，キラー信号Ｋ
Ｌｒを選択してこれをキラー信号ＫＬｍとして出力す
る。

【００９６】また、マルチプレクサ１０９はノーマルア
クセス時，リフレッシュ時にそれぞれリダンダンシ選択
信号ＲＤｎ，リダンダンシ選択信号ＲＤｒを選択し、リ
ダンダンシ選択信号ＲＤｍとしてスペア側ワードドライ
バ（図示せず）へ出力する。スペア側ワードドライバ
は、リダンダンシ選択信号ＲＤｍの何れかが有効化され
ていれば、有効化されたリダンダンシ選択信号ＲＤｍに
対応するスペアセルアレイ１０３上のワード線を活性化
させる。

【００９７】次に、キラー信号ＫＬｍが無効化されてい
る場合、メインデコーダ１１０はプリデコード信号ＰＤ
ｍをデコードしてデコード信号を生成し、これをノーマ
ル側ワードドライバ（図示せず）に出力して駆動する。
なお、メインデコーダ１１０は図１（第１実施形態）の
ワードドライバ１０に内蔵されたデコーダに相当する。
ノーマル側ワードドライバはこのデコード信号で指定さ
れるノーマルセルアレイ１０２上のワード線を活性化さ
せる。これに対してキラー信号ＫＬｍが有効化されてい
る場合、メインデコーダ１１０はプリデコード信号ＰＤ
ｍの値によらずノーマルセルアレイ１０２上のどのワー
ド線も活性化させないようにする。

【００９８】以上の構成要素以外にも、アドレスAddres
s をバッファリングするアドレスバッファ，ビット線対
上の電位を差動増幅してメモリセルのデータをセンスす
るセンスアンプ，ビット線対を例えば電源電圧の“１／
２”の電圧にプリチャージするプリチャージ回路，列ア
ドレスに従って何れかのセンスアンプを選択するカラム
デコーダ，センスアンプと外部との間で入出力されるデ
ータをバッファリングするＩ／Ｏ（入出力）バッファ等
が設けられている。

【００９９】しかしながら、これらの構成要素は何れも
汎用のＤＲＡＭなどに設けられているものと同じであっ
て、本発明の本質的な動作には直接関係していない。し
たがって、図７では煩雑になることを避けてこれら構成
要素を示していない。そして、これまでに説明した構成
は本発明を汎用ＤＲＡＭや既存の疑似ＳＲＡＭに適用す
る場合にも共通に使用されるものである。これに対し、
以下に説明する構成要素はＭＳＲＡＭを実現するために
必要となるものである。ただ、上記関連発明に記載され
ている全ての構成要素を説明することは極めて煩雑であ
ることから、ここでは本発明に関連する構成要素を中心
として説明を行う。

【０１００】まず、チップセレクト信号／ＣＳは図示し
たＭＳＲＡＭのチップを活性化させる場合に有効
（“Ｌ”）となる選択信号である。ここで、信号名の先
頭に付与した記号“／”はそれが負論理の信号であるこ
とを意味している。次に、ラッチ１１１は外部から与え
られたアドレスAddress をそのラッチタイミングを決め
るラッチ制御信号ＬＣの立ち上がりで取り込み、ラッチ
されたアドレスを内部アドレスL_ADD としてプリデコー
ダ１０５ｎ，プログラム回路１０６ｎ，ＡＴＤ回路１１
２にそれぞれ供給する。

【０１０１】ＡＴＤ（Address Transition Detector ；
アドレス変化検出，アドレス遷移検知）回路１１２はチ
ップセレクト信号／ＣＳが有効な場合に、内部アドレス
L_ADD の何れか１ビットにでも変化があればアドレス変
化検出信号ＡＴＤにワンショットパルスを発生させる。
また、ＡＴＤ回路１１２はチップセレクト信号／ＣＳが
無効状態（“Ｈ”）から有効状態に変化した場合にもア
ドレス変化検出信号ＡＴＤにワンショットパルスを発生
させる。

【０１０２】次に、制御回路１１３はラッチ制御信号Ｌ
Ｃを生成するとともに、メインデコーダ１１０，上述し
たセンスアンプ，プリチャージ回路，カラムデコーダ，
Ｉ／Ｏバッファ等の周辺回路に対してそれぞれロウイネ
ーブル信号，センスアンプイネーブル信号，プリチャー
ジイネーブル信号，カラムイネーブル信号，入出力制御
信号を供給する。ここでは、ロウイネーブル信号および
第１実施形態で触れたラッチ制御信号ＬＣについてのみ
説明する。まず、ロウイネーブル信号はメモリセルアレ
イ１０１上のワード線を活性化させる信号であって、制
御回路１１３は、ノーマルセルアレイ１０２，スペアセ
ルアレイ１０３のいずれにアクセスするかを問わず、ま
た、リフレッシュ，ノーマルアクセスのいずれであるか
を問わず、ワード線を活性化させる場合にはロウイネー
ブル信号を有効化させる。次に、制御回路１１３はアド
レス変化検出信号ＡＴＤの立ち下がりをトリガとしてラ
ッチ制御信号ＬＣを立ち上げるとともに、ノーマルアク
セス時に生成されるカラムイネーブル信号の立ち下がり
をトリガとしてラッチ制御信号ＬＣを立ち下げる。

【０１０３】（動作の説明）次に、図８のタイミングチ
ャートを参照しつつ上記構成による半導体記憶装置の動
作を説明する。まず時刻ｔ５１以前において制御回路１
１３はラッチ制御信号ＬＣとして“Ｌ”を出力するた
め、ラッチ１１１はアドレスAddress を内部アドレスL_
ADD としてスルーで出力する。こうすることによって、
アドレスAddress の変化がそのまま内部アドレスL_ADD
の変化となってＡＴＤ回路１１２へ高速に伝達されるよ
うになる。

【０１０４】そして時刻ｔ５１になって新たなメモリサ
イクルに入ると、アドレスAddressが変化し始めるとと
もに、図示していないがチップセレクト信号／ＣＳが有
効化される。なお、アドレスAddress の与え方として
は、アドレスAddress を予め与えておいてからチップセ
レクト信号／ＣＳを無効状態から有効状態へ遷移させる
ようにしても良い。ここで、アドレスAddress 及びチッ
プセレクト信号／ＣＳにはスキューがあるため、時刻ｔ
５１の時点でアドレスAddress の値が確定しているとは
限らないが、時刻ｔ５１から図８に示した時間Ｔ_SKEWが
経過して時刻ｔ５３になるまでには確定する。なお、以
下では時刻ｔ５１〜ｔ５３の期間をアドレススキュー期
間と呼ぶことにする。

【０１０５】次に、ＡＴＤ回路１１２は内部アドレスL_
ADD の変化を感知してアドレス変化検出信号ＡＴＤにワ
ンショットパルスを発生させる。すると、アドレス変化
検出信号ＡＴＤの立ち上がりを受けて、マルチプレクサ
１０７〜１０９はリフレッシュアドレス側の信号（すな
わち、プリデコード信号ＰＤｒ，キラー信号ＫＬｒ，リ
ダンダンシ選択信号ＲＤｒ）を選択するようになる。そ
していまリフレッシュアドレスR_ADD に対応するノーマ
ルセルアレイ１０２上のワード線が不良のない正常なワ
ード線であって、スペアセルアレイ１０３側ではなくノ
ーマルセルアレイ１０２側をリフレッシュするものとす
る。

【０１０６】この場合、プログラム回路１０６ｒは無効
化されたキラー信号ＫＬｒおよび無効化されたリダンダ
ンシ選択信号ＲＤｒを出力する。これにより、マルチプ
レクサ１０８は無効化されたキラー信号ＫＬｍを出力
し、マルチプレクサ１０９は無効化されたリダンダンシ
選択信号ＲＤｍを出力する。また、いま述べた動作と並
行して、プリデコーダ１０５ｒはリフレッシュアドレス
R_ADD をプリデコードしてプリデコード信号ＰＤｒを生
成し、これをマルチプレクサ１０７経由でプリデコード
信号ＰＤｍとしてメインデコーダ１１０へ入力する。

【０１０７】ここで、無効化されたキラー信号ＫＬｍは
プリデコード信号ＰＤｍと同時かそれ以前にメインデコ
ーダ１１０へ伝達される。この場合はキラー信号ＫＬｍ
が無効であるため、メインデコーダ１１０はプリデコー
ド信号ＰＤｍをデコードしてデコード信号をノーマル側
ワードドライバに送出する。これにより、ノーマル側ワ
ードドライバがリフレッシュアドレスR_ADD で指定され
たノーマルセルアレイ１０２上のワード線を活性化させ
てリフレッシュを行う。また、この場合にはリダンダン
シ選択信号ＲＤｍも無効化されているため、スペア側ワ
ードドライバはスペアセルアレイ１０３のワード線を活
性化させることはしない。

【０１０８】次に、リフレッシュ時の詳細なタイミング
について以下に説明する。まず、制御回路１１３がロウ
イネーブル信号にワンショットパルスを発生させてメイ
ンデコーダ１１０に出力する。すると、メインデコーダ
１１０はプリデコード信号ＰＤｍをデコードし、ノーマ
ル側ワードドライバが時刻ｔ５２でノーマルセルアレイ
１０２上のワード線（図８中の「リフレッシュワード
線」）を活性化させる。これにより、当該ワード線に接
続されたメモリセルのデータがビット線対上の電位とし
て読み出されてくる。この後、制御回路１１３はセンス
アンプイネーブル信号をセンスアンプに出力してセンス
アンプを活性化させる。この後は、汎用ＤＲＡＭと同様
にメモリセルのリフレッシュを実際に行う。

【０１０９】なお、リフレッシュアドレスR_ADD として
ノーマルセルアレイ１０２上の不良なワード線が指定さ
れた場合、プログラム回路１０６ｒは有効化されたキラ
ー信号ＫＬｒを出力する。これに加えてプログラム回路
１０６ｒは、リフレッシュアドレスR_ADD で指定された
ワード線に代わるスペアセルアレイ１０３上のワード線
を選択するためのリダンダンシ選択信号ＲＤｒを出力す
る。これにより、有効化されたキラー信号ＫＬｍがマル
チプレクサ１０８を通じて出力されて、キラー信号ＫＬ
ｍがプリデコード信号ＰＤｍと同時かそれ以前にメイン
デコーダ１１０へ入力される。

【０１１０】このため、メインデコーダ１１０が全ての
デコード信号を“Ｌ”にして全ワード線を非選択状態と
する結果、ノーマルセルアレイ１０２上のワード線は何
れも活性化されない。一方、リダンダンシ選択信号ＲＤ
ｒはマルチプレクサ１０９を介してリダンダンシ選択信
号ＲＤｍとしてスペア側ワードドライバに供給される。
そこで、スペア側ワードドライバはリダンダンシ選択信
号ＲＤｍで指定されたスペアセルアレイ１０３上のワー
ド線を活性化させてリフレッシュする。

【０１１１】この後、アドレススキュー期間が終了する
時刻ｔ５３になるまでにはノーマルアクセスに使用され
るアドレスAddress （したがって内部アドレスL_ADD ）
が確定している。そこで、プリデコーダ１０５ｎは確定
した内部アドレスL_ADD をプリデコードしてプリデコー
ド信号ＰＤｎを生成してマルチプレクサ１０７へ供給す
る。また、この動作と並行してプログラム回路１０６ｎ
がキラー信号ＫＬｎ及びリダンダンシ選択信号ＲＤｎの
生成を行う。

【０１１２】いま、アドレスAddress に対応するノーマ
ルセルアレイ１０２上のワード線が正常であるならば、
プログラム回路１０６ｎは無効化されたキラー信号ＫＬ
ｎを出力する。これに対して、アドレスAddress に対応
するノーマルセルアレイ１０２のワード線が不良であれ
ば、プログラム回路１０６ｎは有効化されたキラー信号
ＫＬｎを出力する。この後、リフレッシュに必要な時間
が経過した時点で、制御回路１１３はロウイネーブル信
号を無効化して時刻ｔ５４でリフレッシュワード線を非
活性化させるとともに、センスアンプイネーブル信号を
無効化してセンスアンプを非活性させる。これによって
リフレッシュが終了するので、制御回路１１３はプリチ
ャージイネーブル信号を発生させてビット線対をプリチ
ャージする。

【０１１３】この後、アドレス変化検出信号ＡＴＤのワ
ンショットパルスの立ち下がりを受けて、リフレッシュ
カウンタ１０４は自身のカウント値をカウントアップし
て次のリフレッシュに備える。また、このアドレス変化
検出信号ＡＴＤの立ち下がりを受けて、半導体記憶装置
の内部動作はリフレッシュ動作からノーマルアクセス動
作に切り替わる。まず制御回路１１３が時刻ｔ５５でラ
ッチ制御信号ＬＣを立ち上げると、ラッチ１１１はアド
レスAddress をラッチする。これにより、以後はアドレ
スAddress が変化してもラッチ制御信号ＬＣが立ち下が
るまでの間、ＭＳＲＡＭ内の各部には内部アドレスL_AD
D が供給され、アドレスAddress の変化の影響を受けな
いようになる。

【０１１４】また、マルチプレクサ１０７〜１０９はア
ドレス変化検出信号ＡＴＤの立ち下がりを受けてノーマ
ルアクセス側の信号を選択するようになる。このため、
プリデコード信号ＰＤｎ及びキラー信号ＫＬｎがそれぞ
れプリデコード信号ＰＤｍ及びキラー信号ＫＬｍとして
メインデコーダ１１０に入力される。また、リダンダン
シ選択信号ＲＤｎがリダンダンシ選択信号ＲＤｍとして
スペア側ワードドライバに入力される。

【０１１５】ここで、プリデコード信号ＰＤｍがメイン
デコーダ１１０へ供給されるのと同時かそれ以前に、キ
ラー信号ＫＬｍがメインデコーダ１１０に伝達される。
このため、キラー信号ＫＬｍが無効化されている場合、
メインデコーダ１１０はプリデコード信号ＰＤｍをデコ
ードして得たデコード信号をノーマル側ワードドライバ
に供給する。これによって、ノーマル側ワードドライバ
はアドレスAddress で指定されたノーマルセルアレイ１
０２上のワード線を活性化してノーマルアクセスを行
う。またこのときにはリダンダンシ選択信号ＲＤｍも無
効化されているため、スペア側ワードドライバはスペア
セルアレイ１０３のどのワード線も活性化させない。

【０１１６】一方、キラー信号ＫＬｍが有効化されてい
る場合、メインデコーダ１１０は全てのデコード信号を
“Ｌ”にして全ワード線を非選択状態とするので、ノー
マル側ワードドライバはノーマルセルアレイ１０２上の
どのワード線も活性化させない。またこのときリダンダ
ンシ選択信号ＲＤｍには、アドレスAddress で指定され
たノーマルセルアレイ１０２上のワード線に代わるスペ
アセルアレイ１０３上のワード線を選択するための信号
が出力される。このため、スペア側ワードドライバはリ
ダンダンシ選択信号ＲＤｍで指定されたスペアセルアレ
イ１０３のワード線を活性化させてノーマルアクセスを
行う。

【０１１７】ここで、ノーマルアクセス時の詳細動作に
ついて以下に説明する。まず、制御回路１１３はロウイ
ネーブル信号にワンショットパルスを発生させてメイン
デコーダ１１０のデコード動作を開始させる。ここでは
スペアセルアレイ１０３による置換が行われていないと
すると、ノーマル側ワードドライバが時刻ｔ５６でアド
レスAddress に対応したノーマルセルアレイ１０２上の
ワード線（図８中の「ノーマルワード線」）を活性化さ
せる。なお、置換が行われている場合もほぼ同様であっ
て、ノーマルセルアレイ１０２の代わりにスペアセルア
レイ１０３が活性化される。

【０１１８】ここで、外部からのアクセス要求が例えば
読み出しである場合、制御回路１１３はセンスアンプを
活性化させる。これにより、センスアンプはビット線対
上の電位をセンスしてノーマルワード線に接続された各
メモリセルのデータを出力する。次に、制御回路１１３
はカラムイネーブル信号にワンショットパルスを発生さ
せてカラムデコーダを活性化させ、活性化されているセ
ンスアンプのうち、アドレスAddress で指定されたメモ
リセルに対応したセンスアンプの出力を選択して、その
出力をＩ／Ｏバッファ経由で外部へ出力する。

【０１１９】なお、書き込みの場合も読み出しの場合と
ほぼ同様である。この場合、アドレスAddress が変化す
るタイミングに対して書き込みイネーブル信号及び書き
込みデータが非同期に与えられる。そして、書き込みイ
ネーブル信号が有効化されている間、アドレスAddress
で指定されたメモリセルアレイ１０１上のメモリセルに
対して、書き込みデータがＩ／Ｏバッファ，センスアン
プ，ビット線対を介して書き込まれることになる。

【０１２０】こうして読み出し又は書き込みがなされる
と、制御回路１１３はリフレッシュの場合と同様に時刻
ｔ５７でノーマルワード線を非活性化させる。次に、制
御回路１１３はセンスアンプ及びカラムデコーダを非活
性化させたのちにビット線対をプリチャージする。ここ
で、制御回路１１３はカラムデコーダを非活性化させる
ためにカラムイネーブル信号を立ち下げたことに対応し
て時刻ｔ５８でラッチ制御信号ＬＣを立ち下げる。これ
により、時刻ｔ５９から始まる次のメモリサイクルに備
えて、アドレスAddress の変化をＡＴＤ回路１１２へ高
速に伝達できるようにする。

【０１２１】以上のように、本実施形態ではノーマルア
クセス側のデコーダをプリデコーダ及びメインデコーダ
に分割している。そして、外部アドレス側の信号とリフ
レッシュアドレス側の信号を切り替えるマルチプレクサ
よりも入力側（アドレスAddress 側）にプリデコーダを
配置するようにしている。ここで、上述したように従来
の半導体記憶装置ではマルチプレクサよりも後段にデコ
ードを配置しているため、アドレスAddress が確定して
からでなければデコード動作を開始させることができな
かった。

【０１２２】これに対して本実施形態では、時刻ｔ５３
でアドレスAddress が確定しさえすれば、リフレッシュ
を行っている時間Ｔ₀ の期間（時刻ｔ５３〜ｔ５５）内
にプリデコード動作，キラー信号の生成動作，リダンダ
ンシ選択信号の生成動作を行うことができる。このた
め、リフレッシュからノーマルアクセスに切り替わる時
刻ｔ５５からはメインデコーダ１１０によるデコード動
作だけを行えば良くなる。したがって、従来の半導体記
憶装置に比べてアクセスを高速化することが可能であっ
て、サイクルタイムも短縮することができる。

【０１２３】〔第４実施形態〕 （構成の説明）図９は本実施形態による半導体記憶装置
の構成を示したブロック図であって、図７（第３実施形
態）に示したものと同じ構成要素については同一の符号
を付してある。まず、本実施形態では図７に設けられて
いたプログラム回路１０６ｒ及びマルチプレクサ１０８
が存在しない。また、第３実施形態ではメモリセルアレ
イ１０１内の全てのワード線をリフレッシュしていな
い。つまり、ノーマルセルアレイ１０２上で不良のある
ワード線とスペアセルアレイ１０３上でノーマルセルア
レイ１０２を置換していないワード線とはリフレッシュ
されない。このため、メモリセルアレイ１０１全体で４
０９６本のワード線がリフレッシュの対象となる。

【０１２４】これに対し、本実施形態では不良の有無お
よび置換の有無に拘わらず全てのワード線をリフレッシ
ュしている。例えば、ノーマルセルアレイ１０２上の全
てのワード線をリフレッシュしてからスペアセルアレイ
１０３上の全てのワード線をリフレッシュするという動
作を繰り返すことになる。したがって、本実施形態で
は、メモリセルアレイ１０１全体で４１２８（＝４０９
６＋３２）本のワード線がリフレッシュの対象となる。

【０１２５】そのために本実施形態では、ノーマルセル
アレイ１０２及びスペアセルアレイ１０３のための独立
したリフレッシュカウンタとして、リフレッシュ制御回
路１２１内にそれぞれカウンタ１２２ｎ及びカウンタ１
２２ｒｄを設けている。カウンタ１２２ｎはノーマルセ
ルアレイ１０２をリフレッシュするためのリフレッシュ
アドレスR_ADDnを生成する。ノーマルセルアレイ１０２
は４０９６本のサブワード線を備えているため、リフレ
ッシュアドレスR_ADDnはリフレッシュの度に“０”，
“１”，…，“４０９５”，“０”，…，と変化してゆ
く。一方、カウンタ１２２ｒｄはスペアセルアレイ１０
３をリフレッシュするためのリフレッシュアドレスR_AD
Drd を生成する。スペアセルアレイ１０３は３２本のサ
ブワード線を備えているため、リフレッシュアドレスR_
ADDrd はリフレッシュの度に“０”，“１”，“２”，
…，“３１”，“０”，…，と変化してゆく。

【０１２６】なお、本実施形態ではノーマルセルアレイ
１０２とスペアセルアレイ１０３が同時にリフレッシュ
されることはなく、カウンタ１２２ｎ，１２２ｒｄのう
ちの一方のカウンタがカウントアップしている間、他方
のカウンタはカウント動作を停止する。このためリフレ
ッシュ制御回路１２１は、ノーマルセルアレイ１０２，
スペアセルアレイ１０３の何れがリフレッシュの対象と
なっているかを示すリフレッシュアドレス制御信号ＲＡ
Ｃを生成する。なお、リフレッシュアドレス制御信号Ｒ
ＡＣが“Ｌ”であればカウンタ１２２ｎがカウント可能
な状態であり、リフレッシュアドレス制御信号ＲＡＣが
“Ｈ”であればカウンタ１２２ｒｄがカウント可能な状
態である。

【０１２７】次に、プリデコーダ１２３ｎは図７のプリ
デコーダ１０５ｎとほぼ同様の構成であるが、プリデコ
ーダ１２３ｎにはキラー信号ＫＬｎが入力されている。
このためプリデコーダ１２３ｎは、キラー信号ＫＬｎが
無効（“Ｌ”）であればプリデコーダ１０５ｎと全く同
じように有効なプリデコード信号ＰＤｎを出力するが、
キラー信号ＫＬｎが有効（“Ｈ”）であれば無効なプリ
デコード信号ＰＤｎを出力する。

【０１２８】プリデコーダ１２３ｒも図７のプリデコー
ダ１０５ｒとほぼ同様の構成である。ただし、本実施形
態ではノーマルセルアレイ１０２，スペアセルアレイ１
０３のリフレッシュを交互に行っているため、プリデコ
ーダ１２３ｒにはリフレッシュアドレス制御信号ＲＡＣ
が入力される。そして、リフレッシュアドレス制御信号
ＲＡＣが“Ｌ”であればプリデコーダ１０５ｒと同じよ
うに有効なプリデコード信号ＰＤｒｎを出力するが、リ
フレッシュアドレス制御信号ＲＡＣが“Ｈ”であれば無
効なプリデコード信号ＰＤｒｎを出力する。

【０１２９】次に、デコーダ１２４は、スペアセルアレ
イ１０３をリフレッシュする場合（リフレッシュアドレ
ス制御信号ＲＡＣが“Ｈ”）、リフレッシュアドレスR_
ADDrd をデコードして有効なリダンダンシ選択信号ＲＤ
ｒを出力する。一方、ノーマルセルアレイ１０２をリフ
レッシュする場合（リフレッシュアドレス制御信号ＲＡ
Ｃが“Ｌ”）、デコーダ１２４は無効なリダンダンシ選
択信号ＲＤｒを出力する。次に、メインデコーダ１２５
はプリデコード信号ＰＤｍをデコードしてノーマル側ワ
ードドライバを駆動する。

【０１３０】ここで、図１０は図９の構成をさらに具体
化させたものであって、メインワード線及びサブワード
線からなる階層型ワード線構造に対応した構成例であ
る。なお、図１０において図７又は図９に示したものと
同じ構成要素については同一の符号を付してある。図１
０の構成は、第２実施形態（図６）と同様に、デコード
信号の系統に応じてデコーダの段数が異なっており、外
部アドレス／リフレッシュアドレスの下位３ビットにつ
いては１段，上位９ビットについては２段となってい
る。

【０１３１】上述したように、ノーマルセルアレイ１０
２及びスペアセルアレイ１０３は何れも１本のメインワ
ード線が８本のサブワード線で構成されている。このた
め、図１０ではノーマルセルアレイ１０２用のカウンタ
とスペアセルアレイ１０３用のカウンタを完全に独立さ
せてはいない。すなわち、同一のメインワード線に接続
されたサブワード線を連続してリフレッシュするための
カウンタ１４１をノーマルセルアレイ１０２，スペアセ
ルアレイ１０３で共用している。したがって、ノーマル
セルアレイ１０２のリフレッシュ時にはカウンタ１４１
及びカウンタ１４３を連結したものがリフレッシュカウ
ンタとなり、スペアセルアレイ１０３のリフレッシュ時
にはカウンタ１４１及びカウンタ１４５を連結したもの
がリフレッシュカウンタとなる。

【０１３２】いま、図９に示したリフレッシュアドレス
R_ADDnの各ビットをＡＸ０〜ＡＸ１１（ＡＸ０が最下位
ビット，ＡＸ１１が最上位ビット）とする。カウンタ１
４１は１本のサブワード線をリフレッシュする度にカウ
ントアップする３ビットのバイナリカウンタである。こ
のカウンタ１４１はアドレスＡＸ０〜ＡＸ２を生成する
とともに、そのカウント値が“０００”Ｂ（Ｂは２進数
を意味する）にラップアラウンドするときにキャリーＣ
３へパルスを発生させる。

【０１３３】次に、カウンタ１４３はアドレスＡＸ３〜
ＡＸ１１を生成するための９ビット（＝１２ビット−３
ビット）のバイナリカウンタである。このカウンタ１４
３はキャリーＣ３にパルスが発生する度にカウントアッ
プしてゆく。また、カウンタ１４３はそのカウント値が
“０…０”ＢにラップアラウンドするときにキャリーＣ
１２へパルスを発生させ、同時に自身のカウント動作を
停止させる。カウント動作を停止したカウンタ１４３
は、リセット端子Ｒにパルスが入力されると再びカウン
トアップ可能な状態に遷移する。つまり、スペアセルア
レイ１０３のリフレッシュが終了して後述するカウンタ
１４５がキャリーＣＮ３にパルスを発生させると、ノー
マルセルアレイ１０２のリフレッシュのために再びカウ
ンタ１４３が使用される。

【０１３４】次に、カウンタ１４５はリフレッシュアド
レスR_ADDrd の上位２ビットを生成するバイナリカウン
タである。このカウンタ１４５はキャリーＣ３にパルス
が発生する度にカウントアップしながらアドレスＸＲ３
ＢＲ，ＸＲ４ＢＲを出力する。また、カウンタ１４５は
そのカウント値が“００”Ｂにラップアラウンドすると
きにキャリーＣＮ３へパルスを発生させ、同時に自身の
カウント動作を停止させる。カウント動作を停止したカ
ウンタ１４５は、リセット端子Ｒにパルスが入力される
と再びカウントアップ可能な状態に遷移する。

【０１３５】つまり、ノーマルセルアレイ１０２のリフ
レッシュが終了してカウンタ１４３がキャリーＣ１２に
パルスを発生させると、スペアセルアレイ１０３のリフ
レッシュのために再びカウンタ１４５が使用される。こ
のほか、カウンタ１４５は自身がカウント動作を停止し
ているか否かに基づいてリフレッシュアドレス制御信号
ＲＡＣを生成する。なお、電源投入直後では例えば図９
に示した制御回路１１３がカウンタ１４３又はカウンタ
１４５の何れか一方のリセット端子Ｒへパルスを供給
し、ノーマルセルアレイ１０２，スペアセルアレイ１０
３の何れを最初にリフレッシュするか設定する。

【０１３６】次に、デコーダ１４６はアドレスＡＸ０〜
ＡＸ２をデコードして８本のデコード信号を生成し、こ
れらデコード信号をマルチプレクサ１０７ｌ及びマルチ
プレクサ１０９ｌを通じてノーマル側ワードドライバ及
びスペア側ワードドライバにそれぞれ供給する。マルチ
プレクサ１０７ｌは、アドレス変化検出信号ＡＴＤに従
って、デコーダ１４６から出力されるデコード信号と内
部アドレスL_ADD の下位３ビットをデコードして得られ
るデコード信号ＰＤｎｌの何れかを選択する。

【０１３７】また、マルチプレクサ１０９ｌは、アドレ
ス変化検出信号ＡＴＤに従って、デコーダ１４６から出
力されるデコード信号とリダンダンシ選択信号ＲＤｎｌ
の何れかを選択する。ここで、図９のプログラム回路１
０６ｎはメインワード線を選択するためのリダンダンシ
選択信号ＲＤｎｈとサブワード線を選択するためのリダ
ンダンシ選択信号ＲＤｎｌを出力するように構成されて
いる。そして、ノーマルセルアレイ１０２及びスペアセ
ルアレイ１０３はそれぞれマルチプレクサ１０７ｌ，マ
ルチプレクサ１０９ｌから供給されるデコード信号に従
ってサブワード線を選択する。

【０１３８】次に、プリデコーダ１４７は、アドレスＡ
Ｘ３〜ＡＸ１１をプリデコードして得たプリデコード信
号を後述するトランジスタ１４８（以下「Ｔｒ」と略記
する場合がある）を通じてマルチプレクサ１０７ｈに供
給する。マルチプレクサ１０７ｈは、このプリデコード
信号と内部アドレスL_ADD の上位９ビットをプリデコー
ドして得たプリデコード信号ＰＤｎｈをアドレス変化検
出信号ＡＴＤに従って選択してメインデコーダ１２５に
出力する。ここでは、プリデコーダ１４７がアドレスＡ
Ｘ３〜ＡＸ１１の９ビットを２，３，２，２ビットに区
切ってそれぞれ４，８，４，４本のデコード信号を生成
し、これらを全て合わせた２０本の信号をプリデコード
信号として出力する。

【０１３９】次に、Ｔｒ１４８はｐチャネルのＭＯＳ
（金属酸化膜半導体）トランジスタであって、プリデコ
ーダ１４７が出力するプリデコード信号の本数と同数だ
け設けられ、リフレッシュアドレス制御信号ＲＡＣが
“Ｌ”のときにこれらプリデコード信号をマルチプレク
サ１０７ｈに伝達する。次に、デコーダ１４９はアドレ
スＸＲ３ＢＲ，ＸＲ４ＢＲをデコードして４本のデコー
ド信号を出力する。

【０１４０】次に、スイッチ１５０は４個のｎチャネル
ＭＯＳトランジスタで構成されており、リフレッシュア
ドレス制御信号ＲＡＣが“Ｈ”のときにデコーダ１４９
の出力をマルチプレクサ１０９ｈに伝達する。次に、マ
ルチプレクサ１０９ｈはスイッチ１５０を通じて供給さ
れるリダンダンシ選択信号とリダンダンシ選択信号ＲＤ
ｎｈの何れかを選択してスペア側ワードドライバに供給
する。

【０１４１】以上の構成によれば、ノーマル側ワードド
ライバはメインデコーダ１２５及びデコーダ１４６の各
デコード結果に従い、メインデコーダ１２５が指定する
メインワード線に接続されたサブワード線のうち、デコ
ーダ１４６が指定する何れか１本のサブワード線を活性
化させる。スペア側ワードドライバも同様であって、デ
コーダ１４９及びデコーダ１４６の各デコーダ結果に従
って何れか１本のサブワード線を活性化させる。

【０１４２】（動作の説明）次に、第３実施形態と同じ
図８のタイミングチャートを参照しつつ上記構成による
半導体記憶装置の動作を説明する。ここではまず図９の
構成に沿って動作を説明し、その後に図１０の構成の動
作を補足する。まず時刻ｔ５１以前ではアドレスAddres
s がラッチ１１１をスルーで通過して後段の各部に供給
されている。そして、時刻ｔ５１でアドレスAddress が
変化を始めると、アドレス変化検出信号ＡＴＤにワンシ
ョットパルスが発生するので、マルチプレクサ１０７，
１０９はこれを受けてそれぞれプリデコード信号ＰＤｒ
ｎ，リダンダンシ選択信号ＲＤｒを選択する。

【０１４３】ここではノーマルセルアレイ１０２を最初
にリフレッシュするものとし、リフレッシュ制御回路１
２１はリフレッシュアドレス制御信号ＲＡＣに“Ｌ”を
出力する。このため、プリデコーダ１２３ｒがカウンタ
１２２ｎから出力されるリフレッシュアドレスR_ADDn
（例えば“０”）からプリデコード信号ＰＤｒｎを生成
すると、これがそのままプリデコード信号ＰＤｍとして
マルチプレクサ１０７からメインデコーダ１２５へ入力
される。これにより、ノーマルセルアレイ１０２上の行
アドレス“０”に対応したワード線が活性化されてリフ
レッシュが行われる。一方、デコーダ１２４は無効なリ
ダンダンシ選択信号ＲＤｒを生成するため、スペアセル
アレイ１０３上のワード線はどれも活性化されない。な
お、リフレッシュ動作の詳細は第３実施形態のリフレッ
シュ動作と同じである。

【０１４４】そして時刻ｔ５３までに内部アドレスL_AD
D が確定すると、プリデコーダ１２３ｎは内部アドレス
L_ADD からプリデコード信号ＰＤｎを生成する。また、
この動作と並行してプログラム回路１０６ｎはキラー信
号ＫＬｎ及びリダンダンシ選択信号ＲＤｎを生成する。
したがってプログラム回路１０６ｎは、キラー信号ＫＬ
ｎが無効であると有効なプリデコード信号ＰＤｎを生成
するが、キラー信号ＫＬｎが有効であると無効なプリデ
コード信号ＰＤｎを生成する。またこのとき、プログラ
ム回路１０６ｎは有効なリダンダンシ選択信号ＲＤｎを
生成する。

【０１４５】次に、リフレッシュに必要な時間が経過す
ると第３実施形態と同様にリフレッシュが終了させられ
る。次に、時刻ｔ５５でラッチ制御信号ＬＣが立ち上が
ってリフレッシュからノーマルアクセスに移行する。こ
れに伴って、マルチプレクサ１０７，１０９はノーマル
アクセス側の信号を選択するようになり、プリデコード
信号ＰＤｎ，リダンダンシ選択信号ＲＤｎがプリデコー
ド信号ＰＤｍ，リダンダンシ選択信号ＲＤｍとしてそれ
ぞれメインデコーダ１２５，スペア側ワードドライバに
供給される。

【０１４６】また、カウンタ１２２ｎは次のサブワード
線のリフレッシュに備えてリフレッシュアドレスR_ADDn
をカウントアップして“１”を出力する。次に、制御回
路１１３はメインデコーダ１２５のデコード動作を開始
させる。ここではスペアセルアレイ１０３による置換が
行われていないとすると、メインデコーダ１２５はプリ
デコード信号ＰＤｍをデコードする。その結果、アドレ
スAddress に対応したノーマルワード線が活性化されて
ノーマルアクセスが行われる。

【０１４７】一方、置換が行われる場合には有効なプリ
デコード信号ＰＤｍが生成されないためにノーマルセル
アレイ１０２のワード線は何れも活性化されない。その
代わりにリダンダンシ選択信号ＲＤｍが有効化されるた
め、アドレスAddress に対応したスペアセルアレイ１０
３上のワード線が活性化されてノーマルアクセスが行わ
れる。なお、ノーマルアクセスの詳細な動作は第３実施
形態に同じである。この後にノーマルアクセスに必要な
時間が経過すると、第３実施形態と同様にノーマルアク
セスが終了させられる。その結果、ノーマルワード線が
非活性化されるとともにラッチ制御信号ＬＣが立ち下げ
られて時刻ｔ５９でメモリサイクルが切り替わる。

【０１４８】この後はいま述べた動作の繰り返しであっ
て、以下のようにリフレッシュが行われてゆく。すなわ
ち、リフレッシュが行われる度にリフレッシュアドレス
R_ADDnが“１”ずつ増加してゆき、その値が“４０９
５”になって対応するワード線のリフレッシュが行われ
ると、カウンタ１２２ｎのカウント値が“０”に戻る。
これにより、リフレッシュ制御回路１２１はカウンタ１
２２ｎのカウント動作を停止させ、これに代えてカウン
タ１２２ｒｄをカウントアップ可能な状態としてそのカ
ウント値を“０”にリセットする。

【０１４９】これと同時にリフレッシュ制御回路１２１
はリフレッシュアドレス制御信号ＲＡＣを“Ｈ”に切り
替えるため、デコーダ１２４がリフレッシュアドレスR_
ADDrd をデコードして得たリダンダンシ選択信号ＲＤｒ
をマルチプレクサ１０９に供給する。一方、プリデコー
ダ１２３ｒは有効なプリデコード信号ＰＤｒｎを生成し
なくなる。この後にリフレッシュが行われる場合、マル
チプレクサ１０９は有効なリダンダンシ選択信号ＲＤｒ
をリダンダンシ選択信号ＲＤｍとしてスペア側ワードド
ライバに供給する。その結果、リフレッシュアドレスR_
ADDrd の値“０”に対応したスペアセルアレイ１０３上
のワード線がリフレッシュされる。

【０１５０】以後は、リフレッシュの度にカウンタ１２
２ｒｄが“１”ずつカウントアップを行ってゆく。そし
て、リフレッシュアドレスR_ADDrd の値が“３”になっ
て対応するワード線がリフレッシュされると、カウンタ
１２２ｒｄのカウント値が“０”に戻る。これにより、
リフレッシュ制御回路１２１はカウンタ１２２ｒｄのカ
ウント動作を停止させ、カウンタ１２２ｎを再びカウン
トアップ可能な状態としてそのカウント値を“０”にリ
セットする。同時に、リフレッシュ制御回路１２１はリ
フレッシュアドレス制御信号ＲＡＣを“Ｌ”に切り替え
る。こうした一連の動作で最初に説明した状態へ戻るの
で、以後はこれまでに述べた動作の繰り返しとなる。

【０１５１】なお、図１０の構成を採用した場合のリフ
レッシュ動作について説明しておく。ここでもノーマル
セルアレイ１０２を最初にリフレッシュするものとし、
初期状態としてカウンタ１４１，１４３，１４５のカウ
ント値が何れも“０”であるとする。このときカウンタ
１４５は停止状態にあるため、リフレッシュアドレス制
御信号ＲＡＣに“Ｌ”を出力している。このため、スイ
ッチ１５０がオフしてデコーダ１４９の生成するデコー
ド信号は何れもマルチプレクサ１０９ｈに伝達されな
い。

【０１５２】もっとも、カウンタ１４１の出力はデコー
ダ１４６でデコードされてからマルチプレクサ１０９ｌ
を介してスペアセルアレイ１０３へ供給される。しかし
ながら、メモリセルアレイ１０１ではサブワード線が選
択されてもメインワード線が選択されなければ、このメ
インワード線に接続された何れのサブワード線も活性化
されない。したがって、たとえデコード１４６からデコ
ード信号が供給されても、スペアセルアレイ１０３では
何れのワード線も活性化されない。

【０１５３】一方、リフレッシュアドレス制御信号ＲＡ
Ｃが“Ｌ”となることでＴｒ１４８がオンする。このた
め、カウンタ１４３の出力がプリデコーダ１４７でプリ
デコードされたのち、Ｔｒ１４８，マルチプレクサ１０
７ｈを介してメインデコーダ１２５へ入力されてデコー
ドされる。このときデコーダ１４６の出力するデコード
信号がマルチプレクサ１０７ｌを通じてノーマルセルア
レイ１０２へ供給される。これによって、行アドレス
“０”に対応したノーマルセルアレイ１０２のワード線
がリフレッシュされる。

【０１５４】この後、カウンタ１４１がカウントアップ
を行うことで、アドレスＡＸ０〜ＡＸ１１の値が“１”
となる。これにより、次のリフレッシュでは行アドレス
“１”に対応したノーマルセルアレイ１０２のワード線
がリフレッシュされる。以後同様にして行アドレス
“７”に対応したワード線をリフレッシュすると、カウ
ンタ１４１がキャリーＣ３を発生させるため、カウンタ
１４３がカウントアップしてアドレスＡＸ３〜ＡＸ１１
が“１”となる。これにより、次のリフレッシュでは行
アドレス“８”に対応したノーマルセルアレイ１０２の
ワード線がリフレッシュされる。

【０１５５】この後もいま述べたのと同様の動作がなさ
れ、同一メインワード線に接続された８本のサブワード
線をリフレッシュする度に、キャリーＣ３が発生してカ
ウンタ１４３がカウントアップしてゆく。こうしてアド
レスＡＸ０〜ＡＸ１１の値が“４０９５”（カウンタ１
４１，１４３の全ビットが“１”Ｂ）になってそのリフ
レッシュが終了すると、カウンタ１４１がキャリーＣ３
を発生させるとともにカウンタ１４３がキャリーＣ１２
を発生させる。これにより、カウンタ１４３は自身のカ
ウント動作を停止させる一方で、カウンタ１４５はカウ
ントアップ可能な状態に移行して、リフレッシュアドレ
ス制御信号ＲＡＣに“Ｈ”を出力する。

【０１５６】すると今度はＴｒ１４８がカットオフして
スイッチ１５０がオンとなる。その結果、マルチプレク
サ１０７ｈからメインデコーダ１２５には有効なプリデ
コード信号が供給されなくなる。したがって、デコーダ
１４６からマルチプレクサ１０７ｌを通じてデコード信
号が送出されてもノーマルセルアレイ１０２ではどのワ
ード線も活性化されない。一方、スイッチ１５０がオン
となったことで、カウンタ１４５の値“０”がデコーダ
１４９に供給され、デコーダ１４９は生成したデコード
信号をマルチプレクサ１０９ｈ経由でスペア側ワードド
ライバに供給する。

【０１５７】これにより、行アドレス“０”に対応した
スペアセルアレイ１０３上のワード線がリフレッシュさ
れるとともに、カウンタ１４１は自身のカウント値を
“１”にカウントアップする。この結果、次のリフレッ
シュでは行アドレス“１”に対応したスペアセルアレイ
１０３上のワード線がリフレッシュされる。以後は同様
の繰り返しであって、行アドレス“７”に対応したワー
ド線のリフレッシュを行うとカウンタ１４１はキャリー
Ｃ３を発生させる。これにより、カウンタ１４５がカウ
ントアップを行って“０１”Ｂを出力する。

【０１５８】これにより行アドレス“８”に対応したス
ペアセルアレイ１０３上のワード線がリフレッシュされ
る。以後同様の動作を繰り返して行アドレス“３１”に
対応したワード線がリフレッシュされると、カウンタ１
４５はキャリーＣＮ３を発生させる。これにより、カウ
ンタ１４５は自身のカウント動作を停止させるとともに
リフレッシュアドレス制御信号ＲＡＣを“Ｌ”に遷移さ
せる。一方、カウンタ１４３はキャリーＣＮ３の発生に
よって再びカウントアップ可能な状態に移行する。これ
により再び最初の状態に戻ってこれまでに述べた動作が
繰り返される。

【０１５９】以上のように、本実施形態では第３実施形
態と同じく従来の半導体記憶装置に比べてアクセスが高
速であるためサイクルタイムも短縮することができる。
また、本実施形態ではメモリセルアレイ１０１の全体に
わたってリフレッシュを行っているため、第３実施形態
のようにリフレッシュ用のプログラム回路１０６ｒを別
途設ける必要がないという利点がある。

【０１６０】ここで、一般にプログラム回路には多数の
ヒューズが必要となるため、本実施形態のようにスペア
セルアレイ１０３のメインワード線が４本程度であって
も数十本程度のヒューズを設けねばならず回路が大規模
化しやすい。このためチップ面積も大きくなってしま
う。しかしながら、本実施形態によればプログラム回路
が１個で済むため、第３実施形態よりも回路構成小規模
であって面積的に有利である上、第３実施形態と同様に
アクセスを高速化することができる。

【０１６１】また、従来の半導体装置などでは、プログ
ラム回路を介した遅れ分をカバーするためにマルチプレ
クサよりも後段に配置したデコーダへキラー信号を入力
している。このため、例えば第３実施形態ではキラー信
号の切り替えのためにマルチプレクサ１０８が必要にな
る。これに対して本実施形態では、マルチプレクサ１０
７よりも入力側に配置されたプリデコーダ１２３ｎへキ
ラー信号ＫＬｎを入力して、有効なプリデコード信号が
生成されるのを禁止している。このため、本実施形態で
はキラー信号のためにマルチプレクサを設ける必要がな
く、第３実施形態などに比べて回路規模をさらに小さく
することができチップ面積も減らせる。

【０１６２】〔第５実施形態〕本実施形態では、マルチ
プレクサ内にプリデコード信号及びリダンダンシ選択信
号を保持するためのラッチを外部アドレス用，リフレッ
シュアドレス用についてそれぞれ設けている。こうする
ことで、入力段からマルチプレクサに至る経路が使用さ
れない空き時間をつくっている。

【０１６３】そして、アドレスAddress に対応したプリ
デコード信号，リダンダンシ選択信号はノーマルアクセ
スに先行して行われるリフレッシュ期間中に生成して外
部アドレス用ラッチに取り込んでおき、これらをリフレ
ッシュに続くノーマルアクセスで使用する。一方、リフ
レッシュアドレスに対応したプリデコード信号，リダン
ダンシ選択信号はノーマルアクセスの期間中に生成して
リフレッシュ用ラッチに取り込んでおき、これらを次の
メモリサイクルのリフレッシュで使用する。

【０１６４】（構成の説明）さて、図１１は本実施形態
による半導体記憶装置の構成を示したブロック図であっ
て、図７（第３実施形態）又は図９（第４実施形態）に
示したものと同じ構成要素については同一の符号を付し
てある。本実施形態では図９に示したプリデコーダ１２
３ｒ及びデコーダ１２４は設けられていない。その代わ
りとして、アドレスAddress （内部アドレスL_ADD ）が
ＡＴＤ回路１１２に供給されるノードよりも後ろにスイ
ッチ回路１６１を設けている。

【０１６５】また、図９に示したリフレッシュ制御回路
１２１の代わりに図７に示したリフレッシュカウンタ１
０４を設けて、その出力をマルチプレクサではなくスイ
ッチ回路１６１へ供給している。つまり本実施形態で
は、第３実施形態と同様にノーマルセルアレイ１０２上
の不良のワード線およびスペアセルアレイ１０３上で置
換に使用されていないワード線はリフレッシュされな
い。

【０１６６】次に、制御信号ＣＢは内部アドレスL_ADD
又はリフレッシュアドレスR_ADDの何れかを選択するた
めの信号である。そして、スイッチ回路１６１は制御信
号ＣＢによって導通状態が制御されるＴｒ１６２，Ｔｒ
１６３を備えており、前者がｎチャネル，後者がｐチャ
ネルのＭＯＳトランジスタである。制御信号ＣＢが
“Ｈ”のときにはＴｒ１６２，Ｔｒ１６３がそれぞれオ
ン，オフして内部アドレスL_ADD を後段に伝える。一
方、制御信号ＣＢが“Ｌ”のときにはＴｒ１６２，Ｔｒ
１６３がそれぞれオフ，オンしてリフレッシュアドレス
R_ADD を後段に伝える。

【０１６７】次に、マルチプレクサ１６４ｎ，１６４ｒ
ｄは全く同一の構成であることから、図１１ではマルチ
プレクサ１６４ｎのみについて詳細な回路例を図示して
ある。マルチプレクサ１６４ｎはラッチ１６５，ラッチ
１６６，Ｔｒ１６７，Ｔｒ１６８で構成されており、こ
れら２つのトランジスタは何れもｎチャネルのＭＯＳト
ランジスタである。ここで、制御信号Ａはメモリセルア
レイ１０１へノーマルアクセスする期間に“Ｈ”とな
り、それ以外の期間で“Ｌ”となる。そして、ラッチ１
６５はこの制御信号Ａの立ち上がりをトリガとしてプリ
デコード信号ＰＤｎを取り込む。次に、Ｔｒ１６７は制
御信号Ａが“Ｈ”となるノーマルアクセス期間中にラッ
チ１６５の保持内容をプリデコード信号ＰＤｍとして出
力する。

【０１６８】次に、制御信号Ｂはメモリセルアレイ１０
１をリフレッシュする期間に“Ｈ”となり、それ以外の
期間で“Ｌ”となる。そして、ラッチ１６６は制御信号
ＣＢの立ち上がりをトリガとしてプリデコード信号ＰＤ
ｎを取り込む。次に、Ｔｒ１６８は制御信号Ｂが“Ｈ”
となるリフレッシュ期間中にラッチ１６６の保持内容を
プリデコード信号ＰＤｍとして出力する。次いで、制御
回路１６９はアドレス変化検出信号ＡＴＤの立ち上がり
をトリガとして制御信号Ａ，Ｂ，ＣＢを生成する。制御
回路１６９のそれ以外の機能は図７の制御回路１１３と
同じである。なお、制御回路１６９がこれら制御信号を
如何なるタイミングで生成するかは次の動作説明で述べ
る。なお、制御信号Ａ，Ｂはそれぞれ図１に示した外部
アドレス伝達信号ＥＸＴＲ，リフレッシュアドレス伝達
信号ＲＦＴＲに相当している。

【０１６９】（動作の説明）次に、図１２のタイミング
チャートを参照して本実施形態による半導体記憶装置の
動作を説明する。いま、マルチプレクサ１６４ｎ，１６
４ｒｄ内のラッチ１６６にはリフレッシュアドレスR_AD
D に対応したプリデコード信号ＰＤｎ，リダンダンシ選
択信号ＲＤｎがそれぞれ取り込まれているものとする。
ここで、各ラッチ１６６への取り込み動作は後述する時
刻ｔ６８のときと同じであって、ここでは図１２に示し
たメモリサイクルよりも前のメモリサイクルでラッチ１
６６への取り込みが行われている。

【０１７０】また、この時点では制御信号Ａ，Ｂ，ＣＢ
がそれぞれ“Ｌ”，“Ｌ”，“Ｈ”であるため、スイッ
チ回路１６１はアドレスAddress 側を選択し、マルチプ
レクサ１６４ｎ，１６４ｒｄ内の２個のラッチの出力は
メインデコーダ１２５，スペア側ワードドライバに供給
されていない。そしてまず時刻ｔ６１でアドレスAddres
s が変化し始めると、ＡＴＤ回路１１２が時刻ｔ６２で
アドレス変化検出信号ＡＴＤにワンショットパルスを発
生させる。すると、制御回路１６９はこのワンショット
パルスの立ち上がりをトリガとして時刻ｔ６３で制御信
号Ｂを立ち上げる。

【０１７１】いま、リフレッシュアドレスR_ADD に対応
するノーマルセルアレイ１０２上のワード線が正常であ
る場合、以前のメモリサイクルでラッチ１６６への取り
込みを行った時点では、プリデコード信号ＰＤｎが有効
であってリダンダンシ選択信号ＲＤｎが無効であったこ
とになる。したがって、この場合はメインデコーダ１２
５がプリデコード信号ＰＤｍをデコードし、ノーマル側
ワードドライバがリフレッシュアドレスR_ADD に対応し
たノーマルセルアレイのワード線をリフレッシュする。

【０１７２】一方、リフレッシュアドレスR_ADD に対応
するノーマルセルアレイ１０２上のワード線が不良であ
る場合、以前のメモリサイクルでラッチ１６６への取り
込みを行った時点では、プリデコード信号ＰＤｎが無効
であってリダンダンシ選択信号ＲＤｎが有効であったこ
とになる。したがって、この場合にはスペア側ワードド
ライバがリダンダンシ選択信号ＲＤｍをデコードするた
め、スペアセルアレイ１０３上の代替ワード線がリフレ
ッシュされる。

【０１７３】次に、時刻ｔ６１から時間Ｔ_SKEWが経過し
て時刻ｔ６４でアドレスAddress が確定すると、このア
ドレスAddress がスイッチ回路１６１を通じてプリデコ
ード回路１２３ｎ及びプログラム回路１０６ｎに供給さ
れる。このため、アドレスAddress の値をプリデコード
して得られるプリデコード信号ＰＤｎが出力される。ま
た、アドレスAddress に対応するノーマルセルアレイ１
０２上のワード線が不良であればキラー信号ＫＬｎ及び
リダンダンシ選択信号ＲＤｎが有効化され、不良でなけ
ればキラー信号ＫＬｎ及びリダンダンシ選択信号ＲＤｎ
は何れも無効化される。

【０１７４】この後にリフレッシュが終了すると、制御
回路１６９はアドレス変化検出信号ＡＴＤの立ち上がり
をトリガとして時刻ｔ６５で制御信号Ｂを立ち下げてプ
リデコード信号ＰＤｍの供給をやめる。次いで、制御回
路１６９は制御信号Ｂの立ち下がりをトリガとして時刻
ｔ６６で制御信号Ａを立ち上げる。これにより、マルチ
プレクサ１６４ｎ，１６４ｒｄ内の各ラッチ１６５はそ
れぞれアドレスAddress に対応したプリデコード信号Ｐ
Ｄｎ，リダンダンシ選択信号ＲＤｎを取り込み、これら
をプリデコード信号ＰＤｍ，リダンダンシ選択信号ＲＤ
ｍとしてそれぞれメインデコーダ１２５，スペア側ワー
ドドライバに入力する。

【０１７５】これによって、例えばアドレスAddress に
対応したノーマルセルアレイ１０２上のワード線が正常
であれば、プリデコード信号ＰＤｎが有効化されるた
め、ノーマルセルアレイ１０２に対してノーマルアクセ
スが行われる。次に、時刻ｔ６７では、制御回路１６９
が制御信号Ｂの立ち下がりをトリガとして制御信号ＣＢ
を立ち下げる。これにより、スイッチ回路１６１はリフ
レッシュアドレスR_ADD側を選択するようになる。その
結果、アドレスAddress が与えられた場合と同様にし
て、リフレッシュアドレスR_ADD をプリデコードしたプ
リデコード信号ＰＤｎが生成される。その際、リフレッ
シュアドレスR_ADD に対応したノーマルセルアレイ１０
２上のワード線が不良であれば、キラー信号ＫＬｎ，リ
ダンダンシ選択信号ＲＤｎが有効化されて、プリデコー
ド信号ＰＤｎは無効化される。

【０１７６】この後、制御回路１６９は制御信号Ｂの立
ち下がりをトリガとして時刻ｔ６８で制御信号ＣＢを立
ち上げる。ここで、制御信号ＣＢに発生させる負のパル
ス幅は、リフレッシュアドレスR_ADD がスイッチ回路１
６１より出力された時点を基準として、プリデコード信
号ＰＤｎ及びリダンダンシ選択信号ＲＤｎがそれぞれマ
ルチプレクサ１６４ｎ，１６４ｒｄ内の各ラッチ１６６
に伝搬する時間以上に設定する。そして、マルチプレク
サ１６４ｎ，１６４ｒｄ内の各ラッチ１６６は制御信号
ＣＢの立ち上がりでリフレッシュ用のプリデコード信号
ＰＤｎ及びリダンダンシ選択信号ＲＤｎを取り込む。

【０１７７】こうして各ラッチ１６６に取り込まれた信
号は、次にリフレッシュが行われるメモリサイクルで制
御信号Ｂが“Ｈ”となった期間中に使用されることにな
る。この後にノーマルアクセスが終了して、制御回路１
６９が制御信号Ｂの立ち下がりをトリガとして時刻ｔ６
９で制御信号Ａを立ち下げると、時刻ｔ６１と同じ状態
に戻って時刻ｔ７０で新たなメモリサイクルに移行す
る。したがって、この後はこれまでに述べたのと同じ動
作が繰り返されてゆく。

【０１７８】以上のように本実施形態では、リフレッシ
ュを行う場合およびノーマルアクセスを行う場合につい
て、プログラム回路のみならずプリデコーダも共用して
いる。このため、第４実施形態と同様の利点が得られる
とともに、第４実施形態の構成と比べたときにリフレッ
シュアドレス用のプリデコーダを省略することができ
る。このため、回路規模をさらに縮小してチップ面積を
さらに削減することが可能となる。なお、図１１に示し
た構成のうち、プログラム回路１０６ｎ，マルチプレク
サ１６４ｒｄ等といったリダンダンシのための構成要素
を省略することで、スペアセルアレイ１０３を持たない
半導体記憶装置においても、ラッチを用いた本実施形態
の技術思想を適用することが可能である。また、ラッチ
制御信号ＬＣについては特に詳しく説明しなかったが、
ラッチ制御信号ＬＣと制御信号Ａのタイミングは実際に
はほぼ同じになっている。したがって、ラッチ１１１又
はマルチプレクサ１６４ｎのいずれか一方においてのみ
ラッチするように構成しても良い。

【０１７９】〔第６実施形態〕本実施形態では第５実施
形態の変形例であって第５実施形態と同様の機能を実現
することができる。すなわち本実施形態では、各メモリ
サイクルのリフレッシュ期間中において、次にリフレッ
シュが行われるときに使用されるプリデコード信号及び
リダンダンシ選択信号を生成してマルチプレクサ内の第
１のラッチへ取り込むようにしている。また、当該リフ
レッシュ期間中に使用されるプリデコード信号及びリダ
ンダンシ選択信号は、リフレッシュ開始時に第１のラッ
チからこれとは別の第２のラッチへ転送するようにし
て、当該リフレッシュ期間中はこの第２のラッチの出力
を用いるようにする。

【０１８０】こうすることで、当該リフレッシュ期間中
に第１のラッチが取り込み動作を行ったとしても、当該
リフレッシュ期間中にメモリセルアレイ１０１側へ供給
されるプリデコード信号及びリダンダンシ選択信号は影
響を受けなくなる。また、リフレッシュが完了するとす
ぐにノーマルアクセスが始まるため、本実施形態ではリ
フレッシュの完了時点よりも前にリフレッシュアドレス
側から外部アドレス側へ切り替えを行っている。そし
て、外部アドレスに対応したプリデコード信号及びリダ
ンダンシ選択信号を生成してマルチプレクサの入力端ま
で伝達しておき、ノーマルアクセスが始まった時点でこ
れらプリデコード信号及びリダンダンシ選択信号をノー
マルアクセスのためにすぐに使用可能としている。

【０１８１】さて、図１３は本実施形態による半導体記
憶装置の構成を示したブロック図であって、図１１（第
５実施形態）に示したものと同じ構成要素については同
一の符号を付してある。図示から分かるように本実施形
態ではマルチプレクサの構成が図１１に示した構成と異
なっている。ここで、マルチプレクサ１７１ｎ，１７１
ｒｄは全く同一の構成であって、マルチプレクサ１７１
ｒｄがプリデコード信号の代わりにリダンダンシ選択信
号を入出力する点だけがマルチプレクサ１７１ｒｄと相
違してる。したがって、ここではマルチプレクサ１７１
ｎについてその詳細な構成を説明する。

【０１８２】まず、ノーマルアクセスの場合には制御信
号Ａが“Ｈ”となるため、マルチプレクサ１７１ｎはＴ
ｒ１６７を通じてプリデコード信号ＰＤｎをそのままプ
リデコード信号ＰＤｍとして出力する。一方、リフレッ
シュの場合にはラッチ１６５，１６６及びＴｒ１６８が
使用される。ラッチ１６５は次のリフレッシュに使用さ
れるプリデコード信号ＰＤｎをリフレッシュ期間中に制
御信号ＣＢの立ち上がりで取り込むためのものであっ
て、リフレッシュ開始時における制御信号Ｂの立ち上が
りでその内容がラッチ１６６に転送される。一方、ラッ
チ１６６はリフレッシュ期間中に制御信号Ｂが“Ｈ”と
なっているときに、Ｔｒ１６８を通じてプリデコード信
号を後段へ送出する。なお、制御回路１７２は制御信号
Ａ，Ｂ，ＣＢの生成タイミングが図１２の制御回路１６
９と異なっているだけであって、その他の機能について
は制御回路６９と同じである。

【０１８３】次に、図１４のタイミングチャートを参照
しつつ、上記構成による半導体記憶装置の動作を第５実
施形態との相違点を中心に説明する。まず、時刻ｔ８１
以前における制御信号Ａ，Ｂ，ＣＢのレベルは第５実施
形態と同じである。このため、スイッチ回路１６１は内
部アドレスL_ADD 側を選択しており、マルチプレクサ１
７１ｎ，１７１ｒｄ内の２個のラッチの出力は何れもメ
インデコーダ１２５，スペア側ワードドライバには供給
されていない。

【０１８４】そして時刻ｔ８１でアドレスAddress が変
化を始めると、時刻ｔ８２でアドレス変化検出信号ＡＴ
Ｄにワンショットパルスが生成される。これにより、制
御回路１７２はアドレス変化検出信号ＡＴＤの立ち上が
りをトリガとして時刻ｔ８３で制御信号Ｂを立ち上げ
る。すると、マルチプレクサ１７１ｎ内のラッチ１６６
がラッチ１６５の内容を取り込み、リフレッシュアドレ
スR_ADD に対応したプリデコード信号ＰＤｍとしてＴｒ
１６８を介しメインデコーダ１２５に送出する。

【０１８５】マルチプレクサ１７１ｒｄでもマルチプレ
クサ１７１ｎと同様の動作が行われて、リフレッシュア
ドレスR_ADD に対応したリダンダンシ選択信号ＲＤｍが
スペア側ワードドライバへ送出される。そしていま例え
ばリフレッシュアドレスR_ADD に対応したノーマルセル
アレイ１０２上のワード線が正常であるとすると、プリ
デコード信号ＰＤｍがプリデコードされてノーマルセル
アレイ１０２のワード線がリフレッシュされる。次に、
時刻ｔ８４において、制御回路１７２はアドレス変化検
出信号ＡＴＤの立ち上がりをトリガとして制御信号ＣＢ
を立ち下げる。

【０１８６】これにより、スイッチ回路１６１がリフレ
ッシュアドレスR_ADD を選択するようになり、プリデコ
ーダ１２３ｎがリフレッシュアドレスR_ADD をプリデコ
ードしてプリデコード信号ＰＤｎを生成し、これと並行
してプログラム回路１０６ｎがリフレッシュアドレスR_
ADD に対応したキラー信号ＫＬｎ及びリダンダンシ選択
信号ＲＤｎを生成する。第５実施形態と同じく、これら
の動作は、制御回路１７２がアドレス変化検出信号ＡＴ
Ｄの立ち上がりをトリガとして時刻ｔ８６で制御信号Ｃ
Ｂを立ち上げるまでには終了する。

【０１８７】そして制御信号ＣＢが立ち上がることによ
って、マルチプレクサ１７１ｎ，１７１ｒｄでは各ラッ
チ１６５がそれぞれリフレッシュアドレスR_ADD に対応
したプリデコード信号ＰＤｎ，リダンダンシ選択信号Ｒ
Ｄｎを取り込む。また、制御信号ＣＢが立ち上がること
でスイッチ回路１６１はアドレスAddress 側を選択する
ようになる。その結果、アドレスAddress に対応するプ
リデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎが
生成されてそれぞれマルチプレクサ１７１ｎ，１７１ｒ
ｄに入力されるようになる。

【０１８８】この後にリフレッシュが終了し、制御回路
１７２がアドレス変化検出信号ＡＴＤの立ち上がりをト
リガとして時刻ｔ８７で制御信号Ｂを立ち下げる。次い
で、制御回路１７２が制御信号Ｂの立ち下がりをトリガ
として時刻ｔ８８で制御信号Ａを立ち上げると、アドレ
スAddress に対応したプリデコード信号ＰＤｎ，リダン
ダンシ選択信号ＲＤｎがそれぞれマルチプレクサ１７１
ｎ，１７１ｒｄ内のＴｒ１６７をスルーで通過し、プリ
デコード信号ＰＤｍ，リダンダンシ選択信号ＲＤｍとし
てそれぞれメインデコーダ１２５，スペア側ワードドラ
イバに供給される。

【０１８９】このため、例えばアドレスAddress に対応
したノーマルセルアレイ１０２上のワード線が正常であ
れば、ノーマルセルアレイ１０２上のワード線に対する
ノーマルアクセスが行われる。この後にノーマルアクセ
スが終了すると、制御回路１７２は制御信号Ｂの立ち下
がりをトリガとして時刻ｔ８９で制御信号Ａを立ち下げ
る。これによって、時刻ｔ８１と同じ状態に戻るので、
時刻ｔ９０で次のメモリサイクルに移行したあとはこれ
までに述べたのと同じ動作が繰り返される。

【０１９０】なお、以上の説明から分かるように、制御
信号ＣＢに発生する負のパルス幅は、リフレッシュアド
レスR_ADD に対応したプリデコード信号ＰＤｎ及びリダ
ンダンシ選択信号ＲＤｎがマルチプレクサ１７１ｎ，１
７１ｒｄ内のラッチ１６５へ伝達するのに必要な時間以
上に設定する。同様にして、制御信号ＣＢを立ち上げて
から制御信号Ａを立ち上げるまでの時間（時刻ｔ８６〜
ｔ８８）は、アドレスAddress に対応したプリデコード
信号ＰＤｎ及びリダンダンシ選択信号ＲＤｎがメインデ
コーダ１２５及びスペア側ワードドライバへ伝達するの
に必要な時間以上に設定する。また、図１３に示した構
成のうち、プログラム回路１０６ｎ，マルチプレクサ１
７１ｒｄ等といったリダンダンシのための構成要素を省
略することで、スペアセルアレイ１０３を持たない半導
体記憶装置においても、ラッチを用いた本実施形態の技
術思想を適用することが可能である。

【０１９１】〔変形例〕上述した第３〜第６実施形態の
うち、第３実施形態以外ではキラー信号をプリデコーダ
に入力してプリデコード信号の生成を禁止している。し
かし、例えばプリデコードの後段に配置されたマルチプ
レクサへキラー信号を入力して、マルチプレクサが有効
なプリデコード信号を後段へ伝えないように構成しても
良い。

【０１９２】また、第４実施形態ではノーマルセルアレ
イ１０２のワード線を全てリフレッシュしてからスペア
セルアレイ１０３のワード線を全てリフレッシュすると
説明した。しかし、リフレッシュの順序はこれに限定さ
れるものではない。例えば、ノーマルセルアレイ１０２
とスペアセルアレイ１０３を１本ないし複数本のメイン
ワード線あるいは１本ないし複数本のサブワード線毎に
交互にリフレッシュするようにしても良い。要するに、
第４実施形態ではメモリセルアレイ１０１上の全てのサ
ブワード線に対して予め決められた時間内でリフレッシ
ュすれば良い。

【０１９３】また、上述した各実施形態において、セン
スアンプ，プリチャージ回路，カラムデコーダ等の周辺
回路を含めてノーマルセルアレイ１０２とスペアセルア
レイ１０３を独立化し、ノーマルセルアレイ１０２とス
ペアセルアレイ１０３を並行してリフレッシュするよう
にしても良い。ノーマルセルアレイ１０２及びスペアセ
ルアレイ１０３を同時にリフレッシュすることでその間
はピーク電流が増加するが、ノーマルセルアレイ１０２
のワード線本数に比べてスペアセルアレイ１０３のワー
ド線本数は非常に少ない。したがって、ピーク電流の増
加が問題とならない範囲内であれば良い。また、上述し
た各実施形態ではプリデコーダ及びメインデコーダに分
割しているが、デコード動作を２段階に分けずに上述し
たプリデコード段階で全てのデコードを行ってしまって
も良い。

【０１９４】また、上述した第３実施形態及び第４実施
形態では、ＡＴＤ信号によりマルチプレクサを切り替え
ていたが、第１実施形態（図１）と同様に、図５に示す
構成のマルチプレクサを用いて外部アドレス伝達信号Ｅ
ＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴＲによ
り切り替えを制御するようにしても良い。以上、本発明
の各実施形態の動作を図面を参照して詳述してきたが、
本発明はこれら実施形態に限られるものではなく、本発
明の要旨を逸脱しない範囲の設計変更等があっても本発
明に含まれる。

【０１９５】

【発明の効果】以上説明したように、本発明では、外部
から与えられるアクセスアドレスと内部で生成されるリ
フレッシュアドレスの各信号をそれぞれデコードした後
に、デコード信号を切り替えてリフレッシュ動作または
リードライト動作を行っている。このように、アクセス
アドレス側の信号とリフレッシュアドレス側の信号を切
り替える第１の切替手段よりも入力側にデコード手段を
配置することで、アクセスの開始に伴ってデコード信号
がアクセスアドレス側に切り替えられるまでの間にアク
セスアドレスのデコード動作を行っておくことが可能と
なる。このため、従来の半導体記憶装置に比べてアドレ
スアクセスを高速化することが可能であって、サイクル
タイムも短縮できるようになる。また、請求項２記載の
発明では、上記構成に加えて、ノーマルセルアレイ上の
領域の不良の有無に応じて、切り替えられたデコード信
号をもとにノーマルセルアレイ又はスペアセルアレイへ
アクセスしている。このため、スペアセルアレイを備え
た半導体記憶装置においても上記同様の効果が得られ
る。

【０１９６】また、請求項４記載の発明では、ノーマル
セルアレイ上の不良領域とスペアセルアレイ上で置換に
使用していない領域を含めたメモリセルアレイ全体をリ
フレッシュしている。これによって、請求項３記載の発
明のようにリフレッシュ用のプログラム手段を設ける必
要がなくなる。プログラム手段は多数のヒューズを有す
るため回路構成が大規模となることから、プログラム手
段の数を減らすことで小規模な回路構成となって面積的
にも有利である。また、請求項４記載の発明では、キラ
ー信号をデコード手段に供給しているため、キラー信号
を切り替えるためのマルチプレクサ等を設ける必要がな
くなる。したがって、回路規模をさらに小さくしてチッ
プ面積を減らすことが可能となる。

【０１９７】また、請求項５記載の発明では、リフレッ
シュアドレス又はアクセスアドレスの何れかを選択して
デコードを行い、これら各アドレスについてリフレッシ
ュ動作又はリードライト動作に先行して生成されるデコ
ード信号をそれぞれリフレッシュ動作，リードライト動
作を行うときに選択している。これにより、リフレッシ
ュ動作およびリードライト動作においてプログラム手段
のみならずデコード手段も共用することが可能となる。
このため、上記同様にアクセスを高速化してサイクルタ
イムを短縮しつつ、回路規模をさらに小さくしてチップ
面積を削減することが可能となる。また、請求項８記載
の発明では、上記構成に加えて、ノーマルセルアレイ上
の領域の不良の有無に応じて、選択されたデコード信号
をもとにノーマルセルアレイ又はスペアセルアレイへア
クセスしている。このため、スペアセルアレイを備えた
半導体記憶装置においても上記同様の効果が得られる。

【０１９８】また、請求項１３記載の発明では、アドレ
ス遷移をトリガとしてリフレッシュ動作及びリードライ
ト動作を行っている。このため、例えば請求項１４記載
の発明のように、リフレッシュ動作を行ってからリード
ライト動作を行うことで、請求項１５又は１６記載の発
明のように、リードライト動作が始まる以前のリフレッ
シュ期間中にデコード動作やキラー信号及び選択信号の
生成動作を予め行っておくことができる。このため、リ
フレッシュからリードライト動作に切り替えられる時点
ではこれら信号が全て確定しておりすぐにリードライト
動作を開始することが可能であって、アドレスアクセス
の高速化を図ることが可能となる。

【０１９９】また、請求項１８記載の発明では、ワード
線が複数のデコード信号に基づいて選択される半導体記
憶装置において、これら複数のデコード信号を得るため
の経路毎に第１の切替手段や第２の切替手段の位置を決
めている。ここで、第１の切替手段や第２の切替手段
は、アドレスアクセスの高速化の観点からは、メモリセ
ルにできる限り近い位置へ配置することが望ましい。そ
の一方で、第１の切替手段や第２の切替手段を後段に配
置するほどこれら切替手段に至るまでの構成が２系統必
要になるとともに、デコード信号の本数が増加するのに
伴ってこれら切替手段の台数が増大する。したがって、
デコード信号を生成する各経路に応じてこれら切替手段
の配置を個別に決めることで、アドレスアクセス時間お
よび回路規模・チップ面積を個々の半導体記憶装置毎に
最適化することができる。

【０２００】また、請求項１９，２０記載の発明では、
デコード信号，キラー信号，選択信号を切り替える際
に、所定期間にわたって何れのデコード信号，キラー信
号，選択信号も選択しないようにしている。これによ
り、半導体記憶装置の高速化に伴ってデコード信号の切
り替えが高速に行われても、複数のデコード信号が同時
に選択される可能性をなくすことができる。特に、請求
項２２記載の発明のように、リフレッシュ動作及びリー
ドライト動作を１メモリサイクルの期間内に行う半導体
記憶装置では、汎用ＤＲＡＭに比べてより高速な内部動
作が要求されるため、こうした構成とすることが好まし
い。

【図面の簡単な説明】

【図１】 本発明の第１実施形態によるアドレスアク
セス方式を実現するための半導体記憶装置の構成を示す
ブロック図である。

【図２】 図１に示す半導体記憶装置の動作を示すタ
イミングチャートである。

【図３】 （ａ）は図１に示すアドレスバッファの回
路図，（ｂ）は図１に示すリフレッシュアドレス発生部
及びリフレッシュアドレスバッファの回路図である。

【図４】 図１に示すアドレスデコーダ又はリフレッ
シュアドレスデコーダの回路図である。

【図５】 図１に示すマルチプレクサの回路図であ
る。

【図６】 本発明の第２実施形態による半導体記憶装
置の構成を示すブロック図である。

【図７】 本発明の第３実施形態による半導体記憶装
置の構成を示すブロック図である。

【図８】 本発明の第３実施形態又は第４実施形態に
よる半導体記憶装置の動作を示すタイミングチャートで
ある。

【図９】 本発明の第４実施形態による半導体記憶装
置の構成を示すブロック図である。

【図１０】 同実施形態による半導体記憶装置の具体
的な構成例を階層化されたワード線構造について示した
ブロック図である。

【図１１】 本発明の第５実施形態による半導体記憶
装置の構成を示すブロック図である。

【図１２】 同実施形態による半導体記憶装置の動作
を示すタイミングチャートである。

【図１３】 本発明の第６実施形態による半導体記憶
装置の構成を示すブロック図である。

【図１４】 同実施形態による半導体記憶装置の動作
を示すタイミングチャートである。

【図１５】 従来の技術によるアドレスアクセス方式
を実現するための半導体記憶装置の構成を示すブロック
図である。

【図１６】 図１５に示す半導体記憶装置の動作を示
すタイミングチャートである。

【図１７】 予備のメモリセルアレイを備えた従来技
術による半導体記憶装置の構成を示すブロック図であ
る。

【符号の説明】

１，１ｍ，１ｎ アドレスバッファ ２，２ｍ，２ｎ １ｓｔアドレスデコーダ ３ リフレッシュアドレス発生部 ４，４ｍ，４ｎ リフレッシュアドレスバッファ ５，５ｎ １ｓｔリフレッシュアドレスデコーダ ６ ＡＴＤ（アドレス遷移検知器） ７ リフレッシュ制御回路 ８，８ｍ，８ｎ，９ マルチプレクサ ２０ ２ｎｄアドレスデコーダ １０ ワードドライバ １０１ メモリセルアレイ １０２ ノーマルセルアレイ １０３ スペアセルアレイ １０４ リフレッシュカウンタ １０５ｎ，１０５ｒ，１２３ｎ，１２３ｒ プリデコー
ダ １０６ｎ，１０６ｒ プログラム回路 １０７〜１０９，１６４ｎ，１６４ｒｄ，１７１ｎ，１
７１ｒｄ マルチプレクサ １１０，１２５ メインデコーダ １１１，１６５，１６６ ラッチ １１２ ＡＴＤ回路 １１３，１６９，１７２ 制御回路 １２１ リフレッシュ制御回路 １２２ｎ，１２２ｒｄ カウンタ １２４ デコーダ １６１ スイッチ回路 １６７，１６８ トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 園田 正俊 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 加藤 義之 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 中川 敦 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5L106 AA01 CC01 CC11 CC17 GG03 5M024 AA50 AA52 AA62 BB07 BB22 BB27 BB34 DD62 DD80 DD87 EE05 EE15 EE29 HH01 KK22 MM20 PP01 PP02 PP03 PP07

Claims (22)

【特許請求の範囲】
1. 【請求項１】 リフレッシュ動作及びリードライト動
   作を行う半導体記憶装置において、 前記リードライト動作のためのアクセスアドレス及び前
   記リフレッシュ動作のためのリフレッシュアドレスをデ
   コードしてデコード信号をそれぞれ出力するデコード手
   段と、 前記デコード信号の切り替えを行う第１の切替手段と、 切り替えられたデコード信号に基づいて前記リフレッシ
   ュ動作または前記リードライト動作を行う制御手段とを
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 ノーマルセルアレイと前記ノーマルセ
   ルアレイの不良領域を置換するスペアセルアレイとを有
   するメモリセルアレイを具備し、 前記第１の切替手段は、前記リフレッシュ動作又は前記
   リードライト動作の何れを行うかを指定する切替信号に
   応じて前記デコード信号を切り替え、 前記制御手段は、前記リフレッシュ動作又は前記リード
   ライト動作の対象となる前記ノーマルセルアレイ上の領
   域の不良の有無に応じて、切り替えられた前記デコード
   信号に従って前記ノーマルセルアレイ又は前記スペアセ
   ルアレイへアクセスすることを特徴とする請求項１記載
   の半導体記憶装置。
3. 【請求項３】 前記ノーマルセルアレイの構成に対応
   させて前記リフレッシュアドレスを生成するリフレッシ
   ュアドレス生成手段と、 前記置換の要否に応じて、前記ノーマルセルアレイの選
   択を禁止するキラー信号と前記スペアセルアレイ上の置
   換領域を指定する選択信号とを前記リフレッシュアドレ
   ス及び前記アクセスアドレスの各々につき生成するプロ
   グラム手段と、 前記切替信号に応じて前記キラー信号の切り替え及び前
   記選択信号の切り替えをそれぞれ行う第２の切替手段と
   を備え、 前記制御手段は、切り替えられた前記キラー信号及び前
   記選択信号に基づいて、アクセスの対象を前記ノーマル
   セルアレイ又は前記スペアセルアレイの何れにするか決
   定することを特徴とする請求項２記載の半導体記憶装
   置。
4. 【請求項４】 前記メモリセルアレイを構成している
   前記ノーマルセルアレイ及び前記スペアセルアレイに対
   応させて前記リフレッシュアドレスを生成するリフレッ
   シュアドレス生成手段と、 前記置換の要否に応じて、前記ノーマルセルアレイの選
   択を禁止するキラー信号と前記スペアセルアレイ上の置
   換領域を指定する第１の選択信号とを前記アクセスアド
   レスについて生成し、前記キラー信号を前記デコード手
   段へ供給するプログラム手段と、 前記スペアセルアレイのリフレッシュ動作のために生成
   される前記リフレッシュアドレスをもとに、前記スペア
   セルアレイ上のリフレッシュ領域を指定する第２の選択
   信号を生成する選択信号生成手段と、 前記切替信号に応じて、前記第１の選択信号又は前記第
   ２の選択信号のうちの何れかに切り替える第２の切替手
   段とを備え、 前記制御手段は、前記スペアセルアレイへアクセスする
   ときに、切り替えられた前記第１の選択信号又は前記第
   ２の選択信号の何れかによって指定される前記スペアセ
   ルアレイ上の置換領域又はリフレッシュ領域へアクセス
   することを特徴とする請求項２記載の半導体記憶装置。
5. 【請求項５】 リフレッシュ動作及びリードライト動
   作を行う半導体記憶装置において、 前記リフレッシュ動作のためのリフレッシュアドレス又
   は前記リードライト動作のためのアクセスアドレスの何
   れかを選択する選択手段と、 選択された前記リフレッシュアドレス又は前記アクセス
   アドレスをデコードしてデコード信号を出力するデコー
   ド手段と、 前記リフレッシュ動作又は前記リードライト動作に先行
   して前記リフレッシュアドレス，前記アクセスアドレス
   についてそれぞれ生成されるデコード信号を各々前記リ
   フレッシュ動作，前記リードライト動作を行うときに選
   択する第１の切替手段と、 選択されたデコード信号に基づいて前記リフレッシュ動
   作または前記リードライト動作を行う制御手段とを具備
   することを特徴とする半導体記憶装置。
6. 【請求項６】 前記第１の切替手段は、 前記リフレッシュ動作の期間中に前記選択手段を前記ア
   クセスアドレス側に切り替えて得られる前記デコード信
   号を取り込んで、前記リードライト動作の期間中に出力
   する第１の保持手段と、 前記リードライト動作の期間中に前記選択手段を前記リ
   フレッシュアドレス側に切り替えて得られる前記デコー
   ド信号を取り込んで、前記リフレッシュ動作の期間中に
   出力する第２の保持手段とを備えたことを特徴とする請
   求項５記載の半導体記憶装置。
7. 【請求項７】 前記第１の切替手段は、 前記リフレッシュ動作の期間中に前記選択手段を前記リ
   フレッシュアドレス側に切り替えて得られる前記デコー
   ド信号を取り込む第１の保持手段と、 前記リフレッシュ動作の期間中に、前記第１の保持手段
   の取り込み動作に先立ち、前記第１の保持手段の出力を
   取り込んで出力する第２の保持手段と、 前記リフレッシュ動作の期間中に前記選択手段を前記ア
   クセスアドレス側に切り替えて得られる前記デコード信
   号を前記リードライト動作の期間中に出力する伝達手段
   とを備えたことを特徴とする請求項５記載の半導体記憶
   装置。
8. 【請求項８】 ノーマルセルアレイと前記ノーマルセ
   ルアレイの不良領域を置換するスペアセルアレイとを有
   するメモリセルアレイを具備し、 前記制御手段は、前記リフレッシュ動作又は前記リード
   ライト動作の対象となる前記ノーマルセルアレイ上の領
   域の不良の有無に応じ、選択された前記デコード信号に
   従って前記ノーマルセルアレイ又は前記スペアセルアレ
   イへアクセスすることを特徴とする請求項５〜７の何れ
   かの項記載の半導体記憶装置。
9. 【請求項９】 前記ノーマルセルアレイの構成に対応
   させて前記リフレッシュアドレスを生成するリフレッシ
   ュアドレス生成手段と、 前記置換の要否に応じて、前記ノーマルセルアレイの選
   択を禁止するキラー信号と前記スペアセルアレイ上の置
   換領域を指定する選択信号とを前記選択手段で選択され
   たアドレスについて生成し、前記キラー信号を前記デコ
   ード手段へ供給するプログラム手段と、 前記リフレッシュ動作又は前記リードライト動作に先行
   して前記リフレッシュアドレス，前記アクセスアドレス
   についてそれぞれ生成される前記選択信号を各々前記リ
   フレッシュ動作，前記リードライト動作を行うときに選
   択する第２の切替手段とを具備し、 前記制御手段は、選択された前記デコード信号及び前記
   選択信号に基づいて、アクセスの対象を前記ノーマルセ
   ルアレイ又は前記スペアセルアレイの何れにするか決定
   することを特徴とする請求項８記載の半導体記憶装置。
10. 【請求項１０】 前記第１の保持手段は、前記リフレ
    ッシュ動作の期間中に前記選択手段を前記アクセスアド
    レス側に切り替えて得られる前記デコード信号及び前記
    選択信号を取り込んで、前記リードライト動作の期間中
    に出力し、 前記第２の保持手段は、前記リードライト動作の期間中
    に前記選択手段を前記リフレッシュアドレス側に切り替
    えて得られる前記デコード信号及び前記選択信号を取り
    込んで、前記リフレッシュ動作の期間中に出力すること
    を特徴とする請求項９記載の半導体記憶装置。
11. 【請求項１１】 前記第１の保持手段は、前記リフレ
    ッシュ動作の期間中に前記選択手段を前記リフレッシュ
    アドレス側に切り替えて得られる前記デコード信号及び
    前記選択信号を取り込み、 前記第２の保持手段は、前記リフレッシュ動作の期間中
    に、前記第１の保持手段の取り込み動作に先立ち、前記
    第１の保持手段から出力される前記デコード信号及び前
    記選択信号を取り込んで出力し、 前記伝達手段は、前記リフレッシュ動作の期間中に前記
    選択手段を前記アクセスアドレス側に切り替えて得られ
    る前記デコード信号及び前記選択信号を前記リードライ
    ト動作の期間中に出力することを特徴とする請求項９記
    載の半導体記憶装置。
12. 【請求項１２】 前記プログラム手段は前記キラー信
    号を前記第１の切替手段へ供給し、 前記第１の切替手段は、前記キラー信号が有効化された
    ときに、前記ノーマルセルアレイの選択を禁止するデコ
    ード信号を出力することを特徴とする請求項９〜１１の
    何れかの項記載の半導体記憶装置。
13. 【請求項１３】 前記アクセスアドレスの変化又は活
    性化信号が有効化されたことをアドレス遷移として検知
    するアドレス遷移検知手段を備え、 前記制御手段は、前記アドレス遷移をトリガとして前記
    リフレッシュ動作及び前記リードライト動作を行うこと
    を特徴とする請求項１〜１２の何れかの項に記載の半導
    体記憶装置。
14. 【請求項１４】 前記制御手段は、前記アドレス遷移
    をトリガとして前記リフレッシュ動作を行ってから前記
    リードライト動作を行うことを特徴とする請求項１３記
    載の半導体記憶装置。
15. 【請求項１５】 前記デコード手段は、前記アクセス
    アドレスが確定したときから前記リードライト動作を開
    始させるときまでの期間内にデコード動作を行って前記
    デコード信号を生成することを特徴とする請求項１４記
    載の半導体記憶装置。
16. 【請求項１６】 前記アクセスアドレスの変化又は活
    性化信号が有効化されたことをアドレス遷移として検知
    するアドレス遷移検知手段を備え、 前記制御手段は、前記アドレス遷移をトリガとして前記
    リフレッシュ動作を行ってから前記リードライト動作を
    行い、 前記プログラム手段は、前記アクセスアドレスが確定し
    たときから前記リードライト動作を開始させるときまで
    の期間内に前記キラー信号及び前記選択信号を生成する
    ことを特徴とする請求項３，４，９〜１２の何れかの項
    記載の半導体記憶装置。
17. 【請求項１７】 前記第１の切替手段よりも後段に配
    置され、前記デコード手段によるデコード動作によって
    得られた前記デコード信号をさらにデコードする手段を
    備えたことを特徴とする請求項１〜１６の何れかの項記
    載の半導体記憶装置。
18. 【請求項１８】 ワード線が複数のデコード信号に基
    づいて選択され、該複数のデコード信号を得るための経
    路毎に前記各切替手段の位置が決定されることを特徴と
    する請求項１〜１７の何れかの項記載の半導体記憶装
    置。
19. 【請求項１９】 前記第１の切替手段は、前記デコー
    ド信号を切り替えるとき、所定期間にわたって何れのデ
    コード信号も選択しないことを特徴とする請求項１〜１
    ８の何れかの項記載の半導体記憶装置。
20. 【請求項２０】 前記第２の切替手段は、前記キラー
    信号及び前記選択信号を切り替えるとき、所定期間にわ
    たって何れのキラー信号も選択せず、また、何れの選択
    信号も選択しないことを特徴とする請求項３，４，９〜
    １２の何れかの項記載の半導体記憶装置。
21. 【請求項２１】 前記各切替手段は、前記所定期間に
    おいて、ワード線を非選択状態とする電圧を出力するこ
    とを特徴とする請求項１９又は２０記載の半導体記憶装
    置。
22. 【請求項２２】 前記制御手段は、前記リフレッシュ
    動作が行われるメモリサイクルでは、前記リフレッシュ
    動作及び前記リードライト動作を１メモリサイクルの期
    間内に行うことを特徴とする請求項１〜２１の何れかの
    項記載の半導体記憶装置。