CN1941176A - 存储器 - Google Patents

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Abstract

本发明提供一种存储器，包括：第一次数检测部，其检测出对多个存储器单元块的每一个的访问次数；比较电路，其将由第一次数检测部检测出的对多个存储器单元块的每一个的访问次数进行比较；和更新部，其按照如下方式进行控制，即：基于从比较电路输出的比较数据来选择多个存储器单元块中的规定的存储器单元块，并且，对所选择的存储器单元块中包含的存储器单元优先进行重新写入。

Description

存储器
技术领域
本发明涉及存储器，尤其涉及一种具备用于对存储器单元进行重新写入的更新部的存储器。
背景技术
以往，公知在强电介质存储器中，当相对包含强电介质电容器的存储器单元的读出动作后所进行的重新写入动作及写入动作时，因为对所选择的字线以外的字线上连接的存储器单元施加规定的电压，故强电介质电容器的极化量减少，从而导致数据消失的干扰(disturb)现象。为了抑制这种干扰，以往公知一种强电介质存储器，其包括更新部，所述更新部按照对包含强电介质电容器的存储器单元进行重新写入(更新动作)的方式进行控制。在这种以往的强电介质存储器中，当对全部的存储器单元的访问次数达到规定次数时，通过使用更新部对全部的存储器单元强制地顺次进行更新动作，可以抑制由于强电介质电容器的极化量的减少而引起的干扰的发生。
但是，在上述以往的强电介质存储器中，会出现如下的不良情况：由于对全部的存储器单元顺次进行更新动作，所以，已经进行了更新动作的存储器单元，直至对其他的全部存储器单元的更新动作结束为止，一直会受到因对其他的存储器单元的更新动作而产生的干扰。由此，在更新动作时会发生存储器单元所受到的干扰次数变多的不良情况。
因此，以往，例如在特开2003-7051号公报中提出了一种用于消除上述以往的强电介质存储器的不良情况的强电介质存储器。
在上述特开2003-7051号公报中所提出的强电介质存储器被构成为，将存储器单元阵列分割成分别包含多个存储器单元的多个存储器单元阵列(存储器单元块)，并且，对访问次数达到了更新动作所需的规定次数的存储器单元块进行更新动作。由此，在上述特开2003-7051号公报中，由于仅对访问次数达到规定次数的存储器单元块进行更新动作，所以，可减少更新动作时存储器单元所受到的干扰次数。
但是，在上述特开2003-7051号公报中，会出现如下的不良情况，即：按照多个存储器单元块中的访问次数达到更新动作所需的规定次数的顺序，优先进行对存储器单元块的更新动作。因此，即使在对第一个访问次数达到更新动作所需的规定次数的存储器单元块进行更新动作期间，对例如第四个访问次数达到更新动作所需的规定次数的存储器单元块集中地进行更新动作的情况下，在特开2003-7051号公报中，由于是第四个对所述第四个访问次数达到更新动作所需的规定次数的存储器单元块进行更新动作，所以，会产生对该第四个访问次数达到更新动作所需的规定次数的存储器单元块的访问动作远远超过更新动作所需的规定次数的不良情况。结果，由于第四个访问次数达到更新动作所需的规定次数的存储器单元块所包含的存储器单元中积累的干扰增加，从而产生了由于干扰而引起数据消失的问题。
发明内容
本发明是为了解决上述问题提出的，其目的之一在于提供一种通过抑制干扰在集中进行访问动作的存储器单元块所包含的存储器单元中积累，从而能抑制由于干扰引起的数据消失的存储器。
为了达到上述目的，本发明的一方面的存储器，包括：存储器单元阵列，其包括分别具有多个非易失性存储器单元的多个存储器单元块；第一次数检测部，其检测出对多个存储器单元块的每一个的访问次数；比较电路，其将由第一次数检测部检测出的对多个存储器单元块的每一个的访问次数进行比较；和更新部，其按照基于从比较电路输出的比较数据来选择多个存储器单元块中的规定存储器单元块，并且，对所选择的存储器单元块中包含的存储器单元优先进行重新写入的方式，进行控制。
在该一方面的存储器中，如上所述，通过设置比较电路，该比较电路将由第一次数检测部检测出的对多个存储器单元块的每一个的访问次数进行比较，利用比较电路，可以检测多个存储器单元块中访问次数最多的存储器单元块。由此，在对2个以上的存储器单元块的每一个的访问次数达到更新动作所需的规定次数的情况下，在进行由更新部控制的重新写入(更新动作)的每个期间，通过更新部选择访问次数最多的存储器单元块，若这样构成，则在每个进行由更新部控制的更新动作的期间，可以优先对访问次数最多的存储器单元块进行更新动作。因此，在对规定的存储器单元块集中进行更新动作，并且对该规定的存储器单元块的访问次数为最多时，由于在该时刻，可以对该规定的存储器单元块进行更新动作，所以，可以抑制干扰在该规定的存储器单元块所包含的存储器单元中累积。结果，可以抑制由于干扰引起的数据的消失。
在上述的一方面的存储器中，优选比较电路检测出多个存储器单元块中访问次数最多的存储器单元块，更新部按照对访问次数最多的存储器单元块中包含的存储器单元优先进行重新写入的方式，进行控制。若这样构成，则在对2个以上的存储器单元块的每一个的访问次数达到更新动作所需的规定次数时，可以容易地在每个进行由更新部控制的更新动作的期间，优先对访问次数最多的存储器单元块进行更新动作。
在上述的一方面的存储器中，优选比较电路检测出对多个存储器单元块的每一个的访问次数多的顺序，更新部按照基于从比较电路输出的顺序数据，选择多个存储器单元块中的规定存储器单元块，并且，对所选择的存储器单元块中包含的存储器单元进行重新写入的方式进行控制。若这样构成，则在每个进行更新动作的期间，可以通过更新部选择访问次数最多的存储器单元块，而且，还可以通过更新部选择访问次数第二多的存储器单元块。由此，在更新动作和访问动作一并进行的情况下，若在进行更新动作的规定期间对访问次数最多的存储器单元块进行访问动作，则可以在该规定的期间对访问次数第二多的存储器单元块进行更新动作。
在上述的一方面的存储器中，优选与访问动作一并进行由更新部实现的重新写入。若这样构成，则由于在进行访问动作的期间也进行更新动作，所以，与仅在不进行访问动作的期间进行更新动作的情况相比，可以尽早结束对存储器单元块内的全部存储器单元的更新动作。
在上述一并进行由更新部实现的重新写入和访问动作的存储器中，优选更新部按照在多个存储器单元块中的进行访问动作的存储器单元块以外的存储器单元块中，对访问次数最多的存储器单元块中包含的存储器单元优先进行重新写入的方式进行控制。若这样构成，则不但可容易地尽早结束对存储器单元块内的全部存储器单元的更新动作，而且可以对访问次数最多的存储器单元优先进行更新动作。
此时，优选更新部按照如下方式进行控制，即：在对多个存储器单元块中的访问次数最多的存储器单元块进行访问动作的情况下，更新部对多个存储器单元块中的访问次数第二多的存储器单元块中包含的存储器单元进行重新写入。若这样构成，则在更新动作和访问动作一并进行的情况下，在进行更新动作的规定期间对访问次数最多的存储器单元块进行访问动作，这样一来，可容易地在该规定期间对访问次数第二多的存储器单元块进行更新动作。
在上述的一方面的存储器中，优选由更新部实现的重新写入在不进行访问动作的期间进行。若这样构成，则可以在不与访问动作冲突的情况下，容易地进行由更新部实现的重新写入。
在上述的一方面的存储器中，优选在1个循环的期间中，进行由更新部实现的重新写入和访问动作这两方。若这样构成，则不但可以避免由更新部实现的重新写入和访问动作之间的冲突，而且，可以在各循环期间进行由更新部实现的重新写入，所以，可以尽早地结束更新动作。
在上述的一方面的存储器中，优选进行由更新部控制的重新写入的存储器单元块，在进行由更新部控制的重新写入的每个期间，基于从比较电路输出的比较数据，由更新部来选择。若这样构成，则由于基于最新的比较数据来控制由更新部进行的重新写入，所以，可以在更新动作的时刻容易地对访问次数最多的存储器单元块优先进行更新动作。
在上述的一方面的存储器中，优选更新部按照如下方式进行控制，即：连续进行对所选择的存储器单元块的重新写入，直至对所选择的存储器单元块中包含的全部存储器单元的重新写入结束。若这样构成，则在对规定的存储器单元块中包含的全部存储器单元的更新动作没有结束的阶段，与进行更新动作的存储器单元块被替换的情况不同，不需要另外设置用于存储更新动作在规定的存储器单元块中进行到何处的存储部。由此，可以使存储器的结构简单。而且，在对访问次数第一个达到更新动作所需的规定次数的存储器单元块进行更新动作的期间，例如当集中进行对访问次数第四个达到更新动作所需的规定次数的存储器单元块的访问动作时，在对访问次数第一个达到更新动作所需的规定次数的存储器单元块的更新动作全部结束的时刻，可以对第四个访问次数达到更新动作所需的规定次数的存储器单元块进行更新动作。由此，即使按照如下的方式进行控制，即连续进行对访问次数第一个到达更新动作所需的规定次数的存储器单元块的更新动作，直至对该存储器单元块的访问动作结束，也可以抑制干扰在访问次数第四个达到更新动作所需的规定次数的存储器单元块中包含的存储器单元中累积。
在上述的一方面的存储器中，优选还包括第二次数检测部，其检测出对存储器单元阵列内的全部存储器单元的访问次数，更新部按照如下方式进行控制，即：在由第二次数检测部检测出对全部存储器单元的访问次数的总和达到规定次数的情况下，基于从比较电路输出的比较数据来选择多个存储器单元块中的规定存储器单元块，并且，对所选择的存储器单元块中包含的存储器单元优先进行重新写入。若这样构成，则与检测出对多个存储器单元块的每一个的访问次数，按照每个对各存储器单元块的规定访问次数进行更新动作的情况不同，可以按照每个一定的访问次数定期地进行更新动作。由此，可以按照每个一定的访问次数定期地进行在更新动作时使通常的访问动作暂时待机的控制，由此可以使存储器的控制简单化。
该情况下，优选还包括：分别连接着规定数量的存储器单元的多根字线；和保持部，其对分别与多根字线连接的规定数量的存储器单元的每一个的访问动作的有无进行保持；更新部按照如下方式进行控制，即：在由第二次数检测部检测出对全部存储器单元的访问次数的总和达到规定次数的情况下，基于从比较电路输出的比较数据和保持部所保持的保持数据，来选择多个存储器单元块中的规定存储器单元块，并且，对所选择的存储器单元块中包含的存储器单元进行重新写入。若这样构成，则可以按照如下方式进行控制，即：在对与规定的存储器单元块对应的全部字线进行经由与规定的存储器单元块对应的字线的访问动作时，不进行对规定的存储器单元块的更新动作。这里，在对与规定的存储器单元块对应的全部字线进行经由与规定的存储器单元块对应的字线的访问动作时，可以认为对规定的存储器单元块中包含的全部存储器单元比较均匀地进行访问动作，所以，认为由干扰带来的影响比较小。因此，在对与规定的存储器单元块对应的全部字线进行经由与规定的存储器单元块对应的字线的访问动作时，不进行对规定的存储器单元块的更新动作，通过这样进行控制，可以减少在更新动作时存储器单元所受到的干扰的次数。
在具有上述保持部的存储器中，优选更新部按照如下方式进行控制，即：在对所选择的存储器单元块中包含的全部字线，存在经由所选择的存储器单元块中包含的字线的访问动作时，不进行对所选择的存储器单元块中包含的存储器单元的重新写入。此时，在对所选择的存储器单元块中包含的全部字线存在访问动作的情况下，认为对所选择的存储器单元块中包含的存储器单元比较均匀地进行访问动作，所以，可认为由干扰带来的影响比较小。因此，如上所述，在对所选择的存储器单元块中包含的全部字线存在访问动作的情况下，不进行对所选择的存储器单元块中包含的存储器单元的更新动作，通过这样进行控制，可以减少更新动作的次数。
在上述的一方面的存储器中，优选更新部按照如下方式进行控制，即：在对所选择的存储器单元块的访问次数达到规定次数的情况下，对所选择的存储器单元块中包含的存储器单元优先进行重新写入。若这样构成，则由于可以在访问次数比较少的阶段抑制更新动作的进行，所以，如此也可以减少更新动作时存储器单元所受到的干扰的次数。
在上述的一方面的存储器中，优选还包括分别连接着规定数量的存储器单元的多根字线，更新部按照如下方式进行控制，即：对所选择的存储器单元块中包含的存储器单元，按照与1根字线连接的多个存储器单元的每一个进行重新写入。若这样构成，则与对各存储器单元分别进行更新动作的情况相比，可以减少更新动作的次数。
该情况下，优选还包括存储部，其存储重新写入进行至存储器单元块的第几根字线为止。若这样构成，则由于通过存储部，可以特定重新写入进行至存储器单元块的第几根字线为止，所以，可防止对进行了更新动作的字线再次进行更新动作。
另外，在上述的一方面的存储器中，优选存储器单元也可以包括具有强电介质膜的强电介质电容器。
附图说明
图1是用于说明本发明的第一实施方式的强电介质存储器的整体结构的模式图。
图2是用于说明图1所示的第一实施方式的强电介质存储器的详细结构的模式图。
图3是用于说明图1所示的第一实施方式的强电介质存储器的详细结构的模式图。
图4是用于说明图1所示的第一实施方式的强电介质存储器的比较电路结构的模式图。
图5是用于说明图4所示的第一实施方式的比较电路的详细结构的电路图。
图6是用于说明图4所示的第一实施方式的比较电路的详细结构的电路图。
图7是用于说明图4所示的第一实施方式的比较电路的详细结构的电路图。
图8是用于说明本发明的第一实施方式的强电介质存储器的动作的一个例子的图。
图9是用于说明第一实施方式的变形例的强电介质存储器的动作的图。
图10是用于说明本发明的第二实施方式的强电介质存储器的详细结构的模式图。
图11是用于说明图10所示的第二实施方式的强电介质存储器的比较电路结构的模式图。
图12是用于说明图11所示的第二实施方式的比较电路的详细结构的电路图。
图13是用于说明本发明的第二实施方式的强电介质存储器的动作的一个例子的图。
图14是用于说明本发明的第三实施方式的强电介质存储器的详细结构的模式图。
图15是用于说明本发明的第四实施方式的强电介质存储器的详细结构的模式图。
图16是用于说明图15所示的第四实施方式的强电介质存储器的存储器单元块以及行译码器的详细结构的模式图。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。另外，在以下的实施方式的说明中，以本发明的存储器的一个例子即强电介质存储器为例进行说明。
(第一实施方式)
首先，参照图1～图7，对第一实施方式的强电介质存储器的结构进行说明。
如图1所示，第一实施方式的强电介质存储器包括：存储器单元阵列1、行译码器2、比较电路3、具有存储部4a的更新控制电路4、包括访问检测部5以及状态机电路6的时钟生成电路7、行地址缓冲器8、列地址缓冲器9、写放大器10、读放大器11、输入缓冲器12、输出缓冲器13、列译码器14、字线源驱动器15、电压生成电路16、感测放大器(senseamplifier)17、和位线源驱动器18。另外，更新控制电路4为本发明的“更新部”的一例。
在存储器单元阵列1中，配置成多根字线WL与多根位线BL交叉，并且在各交叉位置处配置有强电介质电容器19。该强电介质电容器19由字线WL、位线BL、和配置于字线WL与位线BL之间的强电介质膜(未图示)构成。而且，通过两个强电介质电容器19构成一个存储器单元20。
而且，如图2所示，存储器单元阵列1由4个存储器单元块1a～1d构成。并且，多根字线WL在各个存储器单元块1a～1d中各配置128根。
另外，如图3所示，在行译码器2上连接着与各存储器单元块1a～1d对应的所有字线WL(参照图2)。而且，行译码器2由行译码电路部21、分别设置于各存储器单元块1a～1d中的4个计数电路部22a～22d构成。另外，计数电路部22a～22d是本发明的“第一次数检测部”的一例。该计数电路部22a～22d具有检测对4个存储器单元块1a～1d中对应的存储器单元块的访问次数(读出动作以及写入动作的次数)的功能。例如，对4个存储器单元块1a～1d中的存储器单元块1a所包含的存储器单元20(参照图1)进行1次访问动作时，4个计数电路部22a～22d中对应的计数电路部22a的计数次数仅增加+1。而且，由各计数电路部22a～22d检测出的计数次数，分别被变换成10位的计数信号CNTA～CNTD(参照图4)而输出。
这里，在第一实施方式中，比较电路3与计数电路部22a～22d连接。而且，比较电路3具有的功能是，通过比较由各计数电路部22a～22d检测出的计数次数，来检测4个存储器单元块1a～1d中的访问次数最多的存储器单元块。
具体而言，如图4所示，比较电路3被构成为，若输入从各计数电路部22a～22d(参照图3)输出的计数信号CNTA～CNTD，则输出作为比较数据的输出信号MXA～MXD。该输出信号MXA～MXD分别是1位信号，输出信号MXA～MXD分别对应于存储器单元块1a～1d(参照图3)。例如，在对存储器单元块1a的访问次数最多的情况下，输出信号MXA为“1”，输出信号MXA以外的输出信号MXB～MXD为0。即，比较电路3被构成为，在4个存储器单元块1a～1d中，与访问次数最多的存储器单元块对应的输出信号为“1”，与访问次数最多的存储器单元块以外的存储器单元块对应的输出信号为“0”。
作为比较电路3的具体的电路结构如图5所示，在比较电路3的内部，配置有比较2个10位信号的6个比较器31a～31f。在该比较器31a～31f中，设有2个输入端子X以及Y和一个输出端子MXY。对比较器31a的输入端子X以及Y分别输入计数信号CNTA以及CNTB。对比较器31b的输入端子X以及Y分别输入计数信号CNTA以及CNTC。对比较器31c的输入端子X以及Y分别输入计数信号CNTA以及CNTD。对比较器31d的输入端子X以及Y分别输入计数信号CNTB以及CNTC。对比较器31e的输入端子X以及Y分别输入计数信号CNTB以及CNTD。对比较器31f的输入端子X以及Y分别输入计数信号CNTC以及CNTD。而且，分别从比较器31a～31f的输出端子MXY输出1位的输出信号MXY1～MXY6。
另外，在比较电路3的内部，配置有4个AND电路部32a～32d。对AND电路部32a的输入端子输入输出信号MXY1、MXY2以及MXY3。对AND电路部32b的输入端子输入输出信号MXY1、MXY4以及MXY5。其中，输入到AND电路部32b的输出信号MXY1被反相器33a反相。对AND电路部32c的输入端子输入输出信号MXY2、MXY4以及MXY6。其中，输入到AND电路部32c的输出信号MXY2以及MXY4分别被反相器33b以及反相器33c反相。对AND电路部32d的输入端子输入输出信号MXY3、MXY5以及MXY6。其中，输入到AND电路部32d的输出信号MXY3、MXY5以及MXY6分别被反相器33d、33e以及33f反相。然后，分别从AND电路部32a～32d输出上述比较电路的输出信号MXA～MXD。
另外，如图6所示，在比较器31a的内部配置有比较2个1位信号的10个比较器34a～34j。对比较器34a～34j的输入端子X分别输入构成10位的计数信号CNTA的1位信号X0～X9。例如，在计数次数为1000次时，计数信号CNTA为“1111101000”。因此，输入到比较器34a～34j的输入端子X的1位信号X0～X9分别为“0”、“0”、“0”、“1”、“0”、“1”、“1”、“1”、“1”以及“1”。并且，对比较器34a～34j的输入端子Y分别输入构成10位的计数信号CNTB的1位信号Y0～Y9。而且，从比较器34a～34j的输出端子M分别输出1位的输出信号M0～M9，并且，从比较器34a～34j的输出端子Q分别输出1位的输出信号Q0～Q9。
并且，在比较器31a的内部配置有17个AND电路部35a～35h以及36a～36i。对AND电路部35a～35h的一方的输入端子分别输入输出信号Q1～Q8。对AND电路部35a～35g的另一方的输入端子分别输入AND电路部35b～35h的输出信号，并且，对AND电路部35h的另一方的输入端子输入输出信号Q9。另外，对AND电路部36a～36i的一方的输入端子分别输入输出信号M0～M8。对AND电路部36a～36h的另一方的输入端子分别输入AND电路部35a～35h的输出信号，并且，对AND电路部36i的另一方的输入端子输入输出信号Q9。
而且，在比较器31a的内部配置有3个OR电路部37a～37c。对OR电路部37a的输入端子输入AND电路部36a～36e的输出信号。对OR电路部37b的输入端子输入输出信号M9以及AND电路部36f～36i的输出信号。对OR电路部37c的输入端子输入OR电路部37a以及37b的输出信号。然后，从OR电路部37c输出上述比较器31a的输出信号MXY1。
另外，图5所示的比较器31b～31f具有与上述比较器31a同样的电路结构。
而且，如图7所示，在比较器34a的内部配置有2个AND电路部38a以及38b、和1个NOR电路部39。对AND电路部38a的输入端子输入1位信号X0以及Y0。其中，输入到AND电路部38a的1位信号Y0被反相器40a反相。对AND电路部38b的输入端子输入1位信号X0以及Y0。其中，输入到AND电路部38b的1位信号X0被反相器40b反相。
并且，对NOR电路部39的输入端子输入AND电路部38a以及38b的输出信号。然后，从AND电路部38a输出上述比较器34a的输出信号M0，并且，从NOR电路部39输出输出信号Q0。
另外，图6所示的比较器34b～34j具有与上述比较器34a同样的电路结构。
在第一实施方式中，通过如上所述构成比较电路3，可以检测出4个存储器单元块1a～1d(参照图3)中的访问次数最多的存储器单元块。
而且，在第一实施方式中，如图3所示，更新控制电路4与行译码器2以及比较电路3连接。该第一实施方式的更新控制电路4具有如下功能：基于从上述比较电路3输出的比较数据(输出信号MXA～MXD)，控制对存储器单元20(参照图1)的更新动作(重新写入动作)。
例如，若在4个存储器单元块1a～1d中将对存储器单元块1a的访问次数设为最多，则在选择了4个存储器单元块1a～1d中的访问次数最多的存储器单元块1a之后，在通过与该被选择的存储器单元块1a对应的计数电路部22a检测出的计数次数达到了规定次数时，对所选择的存储器单元块1a中包含的存储器单元20(参照图1)进行由更新控制电路4控制的更新动作。另外，访问检测部5与更新控制电路4连接。该访问检测部5具有检测对存储器20的访问动作(读出动作以及写入动作)的功能。
而且，如图1所示，访问检测部5(时钟生成电路7)与行地址缓冲器8、列地址缓冲器9、写放大器10以及读放大器11连接。输入缓冲器12以及输出缓冲器13分别连接于写放大器10以及读放大器11。并且，行地址缓冲器8以及列地址缓冲器9分别与行译码器2以及列译码器14连接。而且，字线源驱动器15与行译码器2连接，并且电压生成电路16以及时钟生成电路7的状态机电路6连接于字线源驱动器15。另外，列译码器14经由感测放大器17与存储器单元阵列1的位线BL连接。而且，写放大器10、读放大器11以及位线源驱动器18与感测放大器17连接，并且，电压生成电路16以及状态机电路6与位线源驱动器18连接。
接着，参照图1～图8，对第一实施方式的强电介质存储器的动作进行说明。
在第一实施方式的强电介质存储器中，首先，在电源接通时，通过将图3所示的4个计数电路部22a～22d全部复位，使从各计数电路部22a～22d输出的10位的计数信号CNTA～CNTD(参照图4)为“0”。
此后，通过由访问检测部5检测访问动作，开始对存储器单元20(参照图1)的访问动作。此时，例如在对存储器单元块1a所包含的存储器单元20进行访问动作时，计数电路部22a的计数次数仅增加+1。由此，从计数电路部22a输出的计数信号CNTA为“1”。该情况下，从分别与存储器单元块1b～1d对应的计数电路部22b～22d输出的计数信号CNTB～CNTD保持为“0”的状态。
这里，如图1所示，在读出对存储器单元20的访问动作时，通过行译码器2选择与从强电介质存储器的外部输入的行地址对应的字线WL。由此，经由位线BL，一并通过感测放大器17读出与所选择的字线(以下称作选择字线)连接的存储器单元20的数据，且通过感测放大器17将该数据放大。然后，通过感测放大器17而被放大了的数据，经由读放大器11以及输出缓冲器13被读出到强电介质存储器的外部。之后，对读出了数据的存储器单元20进行数据的重新写入动作。
另一方面，在对存储器单元20的访问动作为写入动作时，与上述的读出动作同样，在通过感测放大器17读出与选择字线WL连接的存储器单元20的数据后，将该被读出的数据改写成从强电介质存储器的外部输入的数据。之后，经由感测放大器17将该改写后的数据写入到存储器单元20。
另外，在上述读出动作后的重新写入动作和写入动作中，在4个存储器单元块1a～1d(参照图2)中的包括选择字线WL的存储器单元块中，对与选择字线WL以外的字线WL(以下称作非选择字线)连接的存储器单元20施加规定的电压(1/2Vcc或1/3Vcc等)。由此，在4个存储器单元块1a～1d中的包括选择字线WL的存储器单元块中，在与非选择字线WL连接的存储器单元20中，由于强电介质电容器19的极化量减少而产生干扰。
而且，如图3所示，在每次通过访问检测部5检测访问动作时进行上述的访问动作。因此，在4个计数电路部22a～22d中的对应的计数电路部中，每次通过访问检测部5检测访问动作时会累积计数次数。
并且，第一实施方式中，在比较电路3中，每次通过访问检测部5检测访问动作时，都进行对各存储器单元块1a～1d的访问次数的比较动作。以下，说明对存储器单元块1a的访问次数为1000次、对存储器单元块1b的访问次数为1001次、对存储器单元块1c的访问次数为1002次、以及对存储器单元块1d的访问次数为1003次时所进行的比较动作。
首先，如图3以及图4所示，在对存储器单元块1a的访问次数为1000次时，从计数电路部22a输出的计数信号CNTA为“1111101000”。而且，在对存储器单元块1b的访问次数为1001时，从计数电路部22b输出的计数信号CNTB为“1111101001”。并且，在对存储器单元块1c的访问次数为1002时，从计数电路部22c输出的计数信号CNTC为“1111101010”。另外，在对存储器单元块1d的访问次数为1003时，从计数电路部22d输出的计数信号CNTD为“1111101011”。
然后，如图5所示，在包含于比较电路3的比较器31a中，分别对输入端子X以及Y输入计数信号CNTA以及CNTB。而且，在比较器31b中，分别对输入端子X以及Y输入计数信号CNTA以及CNTC。并且，在比较器31c中，分别对输入端子X以及Y输入计数信号CNTA以及CNTD。另外，在比较器31d中，分别对输入端子X以及Y输入计数信号CNTB以及CNTC。此外，在比较器31e中，分别对输入端子X以及Y输入计数信号CNTB以及CNTD。而且，在比较器31f中，分别对输入端子X以及Y输入计数信号CNTC以及CNTD。
具体而言，在被输入计数信号CNTA以及CNTB的比较器31a中，如图6所示，输入到构成比较器31a的比较器34a～34j的输入端子X的1位信号X0～X9，分别为“0”、“0”、“0”、“1”、“0”、“1”、“1”、“1”、“1”以及“1”。另外，输入到比较器34a～34j的输入端子Y的1位信号Y0～Y9，分别为“1”、“0”、“0”、“1”、“0”、“1”、“1”、“1”、“1”以及“1”。
此时，在比较器34a的内部，如图7所示，输入到AND电路部38a的1位信号Y0被反相器40a反相而变为“0”。由此，从AND电路部38a输出位值为“0”的信号。另一方面，输入到AND电路部38b的位信号X0被反相器40b反相而变为“1”。由此，从AND电路部38b输出位值为“1”的信号。因此，由于位值为“0”的信号以及位值为“1”的信号被输入到NOR电路部39，所以，从NOR电路部39输出位值为“0”的信号。结果，来自图6所示的比较器34a的输出信号M0以及Q0分别为“0”和“0”。
另外，在比较器34b～34j中，也进行与上述的比较器34a同样的动作。即，来自比较器34b～34j的输出信号M1～M9全部为“0”，并且，来自比较器34b～34j的输出信号Q1～Q9全部为“1”。
然后，如图6所示，由于对AND电路部35h输入位值为“1”的输出信号Q9以及Q8，所以，从AND电路部35h输出位值为“1”的信号。而且，由于对AND电路部35g输入位值为“1”的输出信号Q7以及AND电路部35h的位值为“1”的输出信号，所以，从AND电路部35g输出位值为“1”的信号。并且，由于对AND电路部35f输入位值为“1”的输出信号Q6以及AND电路部35g的位值为“1”的输出信号，所以，从AND电路部35f输出位值为“1”的信号。另外，由于对AND电路部35e输入位值为“1”的输出信号Q5以及AND电路部35f的位值为“1”的输出信号，所以，从AND电路部35e输出位值为“1”的信号。此外，由于对AND电路部35d输入位值为“1”的输出信号Q4以及AND电路部35e的位值为“1”的输出信号，所以，从AND电路部35d输出位值为“1”的信号。而且，由于对AND电路部35c输入位值为“1”的输出信号Q3以及AND电路部35d的位值为“1”的输出信号，所以，从AND电路部35c输出位值为“1”的信号。并且，由于对AND电路部35b输入位值为“1”的输出信号Q2以及AND电路部35c的位值为“1”的输出信号，所以，从AND电路部35b输出位值为“1”的信号。另外，由于对AND电路部35a输入位值为“1”的输出信号Q1以及AND电路部35b的位值为“1”的输出信号，所以，从AND电路部35a输出位值为“1”的信号。
另外，由于对AND电路部36a输入位值为“0”的输出信号M0以及AND电路部35a的位值为“1”的输出信号，所以，从AND电路部36a输出位值为“0”的信号。而且，由于对AND电路部36b输入位值为“0”的输出信号M1以及AND电路部35b的位值为“1”的输出信号，所以，从AND电路部36b输出位值为“0”的信号。并且，由于对AND电路部36c输入位值为“0”的输出信号M2以及AND电路部35c的位值为“1”的输出信号，所以，从AND电路部36c输出位值为“0”的信号。另外，由于对AND电路部36d输入位值为“0”的输出信号M3以及AND电路部35d的位值为“1”的输出信号，所以，从AND电路部36d输出位值为“0”的信号。此外，由于对AND电路部36e输入位值为“0”的输出信号M4以及AND电路部35e的位值为“1”的输出信号，所以，从AND电路部36e输出位值为“0”的信号。
而且，由于对AND电路部36f输入位值为“0”的输出信号M5以及AND电路部35f的位值为“1”的输出信号，所以，从AND电路部36f输出位值为“0”的信号。并且，由于对AND电路部36g输入位值为“0”的输出信号M6以及AND电路部35g的位值为“1”的输出信号，所以，从AND电路部36g输出位值为“0”的信号。另外，由于对AND电路部36h输入位值为“0”的输出信号M7以及AND电路部35h的位值为“1”的输出信号，所以，从AND电路部36h输出位值为“0”的信号。此外，由于对AND电路部36i输入位值为“0”的输出信号M8以及位值为“1”的输出信号Q9，所以，从AND电路部36i输出位值为“0”的信号。
然后，由于对OR电路部37a输入AND电路部36a～36e的位值为“0”的输出信号，所以，从OR电路部37a输出位值为“0”的信号。而且，由于对OR电路部37b输入AND电路部36f～36i的位值为“0”的输出信号、和位值为“0”的输出信号M9，所以，从OR电路部37b输出位值为“0”的信号。因此，由于位值为“0”的2个信号被输入到OR电路部37c，所以，从OR电路部37c输出位值为“0”的信号。结果，来自图5所示的比较器31a的输出信号MXY1为“0”。
另外，在比较器31b～31f中也进行与上述的比较器31a同样的动作。即，来自比较器31b～31f的输出信号MXY2～MXY6全部为“0”。
由此，如图5所示，对AND电路部32a输入位值为“0”的输出信号MXY1～MXY3。而且，对AND电路部32b输入位值被反相为“1”的输出信号MXY1和位值为“0”的输出信号MXY4以及MXY5。并且，对AND电路部32c输入位值被反相为“1”的输出信号MXY2以及MXY4、和位值为“0”的输出信号MXY6。另外，对AND电路部32d输入位值被反相为“1”的输出信号MXY3、MXY5以及MXY6。
结果，与存储器单元块1a对应的输出信号MXA为“0”，并且与存储器单元块1b对应的输出信号MXB为“0”。而且，与存储器单元块1c对应的输出信号MXC为“0”，并且与存储器单元块1d对应的输出信号MXD为“0”。由此，在比较电路3中，检测出对存储器单元块1d的访问次数最多。
并且，在第一实施方式中，如图8所示，在没有访问动作的期间Tn，插入更新动作。下面，说明在期间Tn-1的时刻，对存储器单元块1a的访问次数为1000次、对存储器单元块1b的访问次数为1001次、对存储器单元块c的访问次数为1002次、以及对存储器单元块1d的访问次数为1003次时所进行的更新动作动作。
在该第一实施方式中，更新控制电路4在每次进行更新动作的期间，基于从比较电路3输出的输出信号MXA～MXD，选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块。即，在第一实施方式中，若产生没有访问动作的期间Tn，则更新控制电路4基于紧邻Tn之前的进行访问动作的期间Tn-1中的比较数据(输出信号MXA～MXD)，选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块1d。之后，若对存储器单元块1d的访问次数达到规定次数(例如1000次)，则更新控制电路4按照对存储器单元块1d所包含的存储器单元20进行更新动作的方式，对行译码器2输出用于开始更新动作的控制信号。结果，在没有访问动作的期间Tn中，经由存储器单元块1d所包含的128根字线中的1根字线进行更新动作。
此后，若在反复进行了访问动作后，再次产生没有访问动作的期间Tn+3，则更新控制电路4基于紧邻期间Tn+3之前的进行了访问动作的期间Tn+2中的比较数据(输出信号MXA～MXD)，选择4个存储器单元块1a～1d中的访问次数最多的规定存储器单元块。这里，在在期间Tn+1以及期间Tn+2中，若对存储器单元块1c所包含的存储器单元20反复进行访问动作，则对存储器单元块1c的访问次数变得最多。此时，更新控制电路4按照如下方式进行控制，即：在没有访问动作的期间Tn+3中，选择4个存储器单元块1a～1d中访问次数最多的存储器单元块1c，并且，对该被选择的存储器单元块1c所包含的存储器单元20进行更新动作。
这样，反复进行上述的访问动作以及更新动作。而且，在更新控制电路4的存储部4a中，存储有在4个存储器单元块1a～1d的每个中到第几根字线WL为止进行了更新动作。并且，例如在对4个存储器单元块1a～1d中的存储器单元块1a的更新动作全部结束的情况下，将所对应的计数电路部22a复位。
在第一实施方式中，如上所述，通过设置比较电路3，当对4个存储器单元块1a～1d中的2个以上存储器单元块的每一个的访问次数达到更新动作所需的规定次数时，在进行由更新控制电路4控制的更新动作的每个期间，通过更新控制电路4可以选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块，所述比较电路3通过比较由各计数电路部22a～22d检测出的计数次数，来检测4个存储器单元块1a～1d中的访问次数最多的存储器单元块。由此，在进行由更新控制电路4控制的更新动作的每个期间，可以优先对4个存储器单元块1a～1d中的访问次数最多的存储器单元块进行更新动作。因此，在对4个存储器单元块1a～1d中的规定存储器单元块集中进行访问动作，且对该规定存储器单元块的访问次数为最多时，由于在该时刻，可以对该规定存储器单元块进行更新动作，所以，可以抑制干扰在该规定存储器单元块所包含的存储器单元20中累积。结果，可以抑制由于干扰而引起的数据消失。
而且，在第一实施方式中，如上所述，由于在进行更新动作的每个期间，基于从比较电路3输出的输出信号MXA～MXD，选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块，由此，基于最新的比较数据(输出信号MXA～MXD)控制更新动作，所以，可容易地在更新动作时刻对访问次数最多的存储器单元块优先进行更新动作。
并且，在第一实施方式中，如上所述，由于在进行更新动作的期间，当4个存储器单元块1a～1d中的由更新控制电路4选择出来的规定存储器单元块的访问次数达到规定次数时，通过按照对所选择的规定存储器单元块所包含的存储器单元20优先进行更新动作的方式进行控制，从而可以抑制在访问次数比较少的阶段进行更新动作，所以，可减少更新动作时存储器单元20所受到的干扰次数。
参照图9，在该第一实施方式的变形例的强电介质存储器的动作中，与上述第一实施方式不同，在1个循环的期间内，进行访问动作和更新动作这两个动作。下面，说明对存储器单元块1d的访问次数最多的情况。
具体而言，首先，在图9的期间Tn内，对存储器单元块1a中包含的存储器单元20进行访问动作。之后，基于期间Tn中的比较电路3的比较数据(输出信号MXA～MXD)，由更新控制电路4来选择访问次数最多的存储器单元块1d。由此，对存储器单元块1d中包含的存储器单元20进行更新动作。另外，在图9的期间Tn+1内，对存储器单元块1d中包含的存储器单元20进行访问动作。之后，基于期间Tn+1中的比较电路3的比较数据(输出信号MXA～MXD)，由更新控制电路4选择访问次数最多的存储器单元块1d。由此，对存储器单元块1d中包含的存储器单元20进行更新动作。即，在图9的期间Tn+1中，在1个循环的期间内，对同一存储器单元块1d中包含的存储器单元20进行访问动作和更新动作这两个动作。
即使如上所述使强电介质存储器动作的情况，也能得到与上述第一实施方式同样的效果。
(第二实施方式)
参照图10～图12，在该第二实施方式中与上述第一实施方式不同，其说明检测对4个存储器单元块1a～1d的每一个的访问次数多的顺序的情况。
在该第二实施方式中，如图10所示，在图2所示的第一实施方式的结构中取代比较电路3，而设置了比较电路50，其可以检测对4个存储器单元块1a～1d的每一个的访问次数多的顺序。另外，第二实施方式的比较电路50以外的结构与上述第一实施方式相同。
如图11所示，第二实施方式的比较电路50被构成为，若输入从各计数电路部22a～22d(参照图10)输出的计数信号CNTA～CNTD，则输出作为顺序数据的输出信号MXA～MXD。该输出信号MXA～MXD是2位信号，输出信号MXA～MXD分别对应于存储器单元块1a～1d(参照图10)。例如，当按照存储器单元块1a、1b、1c、1d的顺序，对4个存储器单元块1a～1d的每一个的访问次数多的情况下，输出信号MXA、MXB、NXC以及MXD分别为“11”、“10”、“01”以及“00”。即，比较电路50被构成为，在4个存储器单元块1a～1d中，按照访问次数多的顺序，对应的输出信号依次为“11”、“10”、“01”以及“00”。
作为比较电路50具体的电路结构如图12所示，在比较电路50的内部，配置有比较2个10位信号的6个比较器31a～31f。该比较器31a～31f分别具有与在图5所示的第一实施方式的比较电路3内部配置的比较器31a～31f同样的电路结构。即，从比较器31a～31f分别输出1位的输出信号MXY1～MXY6。
而且，在比较电路50的内部，配置有分别与输出信号MXA～MXD对应的电路部51～54。电路部51由4个AND电路部51a～51d、2个OR电路部51e以及51f构成。对AND电路部51a输入输出信号MXY1、MXY2以及MXY3。对AND电路部51b输入输出信号MXY4以及MXY5。对AND电路部51c输入输出信号MXY3以及MXY4。其中，输入到AND电路部51c的输出信号MXY4被反相器55d反相。对AND电路部51d输入输出信号MXY4以及MXY6。其中，输入到AND电路部51d的输出信号MXY4被反相器55d反相。
而且，对OR电路部51e输入AND电路部51a以及51b的输出信号。对OR电路部51f输入AND电路部51a、51c以及51d的输出信号。然后，构成上述的2位输出信号MXA的1位信号MXA1从OR电路部51e被输出，并且，构成上述的2位输出信号MXA的1位信号MXA0从OR电路部51f被输出。
并且，电路部52由12个AND电路部52a～521、4个OR电路部52m～52p、和3个Ex-OR(Exclusive-OR)电路部52q～52s构成。对AND电路部52a输入输出信号MXY3、MXY4以及MXY5。对AND电路部52b输入输出信号MXY3以及MXY5。其中，输入到AND电路部52b的输出信号MXY3以及MXY5分别被反相器55c以及55e反相。对AND电路部52c输入输出信号MXY2、MXY3以及MXY4。其中，输入到AND电路部52c的输出信号MXY2以及MXY4分别被反相器55b以及55d反相。Ex-OR电路部52q输入输出信号MXY4以及MXY5。
另外，对OR电路部52m输入AND电路部52a以及52b的输出信号。对AND电路部52k输入输出信号MXY2以及OR电路部52m的输出信号。对AND电路部52h输入输出信号MXY2、MXY3以及Ex-OR电路部52q的输出信号。其中，输入到AND电路部52h的输出信号MXY2以及MXY3分别被反相器55b以及55c反相。对OR电路部52o输入AND电路部52c、52h以及52k的输出信号。然后，从OR电路部52o输出构成上述的2位输出信号MXB的1位信号MXB1。
而且，对AND电路部52d输入输出信号MXY2、MXY3、MXY4以及MXY6。其中，输入到AND电路部52d的输出信号MXY4被反相器55d反相。对Ex-OR电路部52r输入输出信号MXY2以及MXY3。对AND电路部52e输入输出信号MXY1、MXY2以及MXY3。其中，输入到AND电路部52e的输出信号MXY1被反相器55a反相。对AND电路部52f输入输出信号MXY3以及MXY4。对Ex-OR电路部52s输入输出信号MXY4以及MXY6。对AND电路部52g输入输出信号MXY1、MXY2、MXY3以及MXY6。其中，输入到AND电路部52g的输出信号MXY2、MXY3以及MXY6分别被反相器55b、55c以及55f反相。
并且，对AND电路部52i输入输出信号MXY1以及Ex-OR电路部52r的输出信号。对AND电路部52j输入输出信号MXY3以及Ex-OR电路部52s的输出信号。其中，输入到AND电路部52j的输出信号MXY3以及Ex-OR电路部52s的输出信号分别被反相器55c以及55g反相。对OR电路部52n输入AND电路部52f以及52j的输出信号。对AND电路部521输入输出信号MXY1、MXY2以及OR电路部52n的输出信号。其中，输入到AND电路部521的输出信号MXY1以及MXY2分别被反相器55a以及55b反相。另外，对OR电路部52p输入AND电路部52d、52e、52g、52i以及521的输出信号。然后，从OR电路部52p输出构成上述的2位输出信号MXB的1位信号MXA0。
另外，电路部53由9个AND电路部53a～53i、2个OR电路部53j以及53k、和3个Ex-OR电路部531～53n构成。对AND电路部53a输入输出信号MXY1、MXY2以及MXY3。其中，输入到AND电路部53a的输出信号MXY2以及MXY3分别被反相器55b以及55c反相。对AND电路部53b输入输出信号MXY1、MXY2以及MXY3。其中，输入到AND电路部53b的输出信号MXY1以及MXY3分别被反相器55a以及55c反相。对AND电路部53c输入输出信号MXY1、MXY2以及MXY3。其中，输入到AND电路部53c的输出信号MXY1以及MXY2分别被反相器55a以及55b反相。对AND电路部53d输入输出信号MXY1、MXY2、MXY3、MXY4以及MXY5。其中，输入到AND电路部53d的输出信号MXY1、MXY2、MXY3、MXY4以及MXY5分别被反相器55a、55b、55c、55d以及55e反相。而且，对Ex-OR电路部531输入输出信号MXY4以及MXY5。
并且，对AND电路部53g输入输出信号MXY1以及Ex-OR电路部531的输出信号。而且，对OR电路部53j输入AND电路部53a、53b、53c、53d以及53e的输出信号。然后，从OR电路部53j输出构成上述的2位输出信号MXC的1位信号MXC1。
另外，对Ex-OR电路部53m输入输出信号MXY1以及MXY4。对AND电路部53e输入输出信号MXY3、MXY4、MXY5以及MXY6。其中，输入到AND电路部53e的输出信号MXY4、MXY5以及MXY6分别被反相器55d、55e以及55f反相。对Ex-OR电路部53n输入输出信号MXY3以及MXY6。而且，对AND电路部53f输入MXY1、MXY2、MXY3以及MXY4。其中，输入到AND电路部53f的输出信号MXY1、MXY2以及MXY4分别被反相器55a、55b以及55d反相。
并且，对AND电路部53h输入输出信号MXY3、MXY5以及Ex-OR电路部53m的输出信号。其中，输入到AND电路部53h的输出信号MXY3以及MXY5分别被反相器55c以及55e反相。对AND电路部53i输入输出信号MXY4、MXY5以及Ex-OR电路部53n的输出信号。其中，输入到AND电路部53i的Ex-OR电路部53n的输出信号被反相器55h反相。而且，对OR电路部53k输入AND电路部53e、53f、53h以及53i的输出信号。然后，从OR电路部53k输出构成上述的2位输出信号MXC的1位信号MXC0。
另外，电路部54由4个AND电路部54a～54d和2个OR电路部54e以及54f构成。对AND电路部54a输入输出信号MXY2以及MXY3。其中，被输入到AND电路部54a的输出信号MXY2以及MXY3分别被反相器55b以及55c反相。对AND电路部54b输入输出信号MXY4以及MXY5。其中，被输入到AND电路部54b的输出信号MXY4以及MXY5分别被反相器55d以及55e反相。而且，对AND电路部54c输入输出信号MXY1以及MXY3。其中，被输入到AND电路部54c的输出信号MXY1以及MXY3分别被反相器55a以及55c反相。对AND电路部54d输入输出信号MXY4以及MXY6。其中，被输入到AND电路部54d的输出信号MXY6被反相器55f反相。
而且，对OR电路部54e输入AND电路部54a以及54b的输出信号。对OR电路部54f输入AND电路部54c以及54d的输出信号。然后，从OR电路部54e输出构成上述的2位输出信号MXD的1位信号MXD1，并且，从OR电路部54f输出构成上述的2位输出信号MXD的1位信号MXD。
在第二实施方式中，通过如上所述构成比较电路50，可以检测对4个存储器单元块1a～1d的每一个的访问次数多的顺序。
而且，在第二实施方式中，如图10所示，更新控制电路4基于从比较电路50输出的顺序数据(输出信号MXA～MXD)控制更新动作。
接着，参照图10～图13，对第二实施方式的强电介质存储器的动作进行说明。另外，在第二实施方式中，一并进行访问动作和更新动作。
在该第二实施方式中，与上述第一实施方式同样，在比较电路50中，每次通过访问检测部5来检测访问动作时，都进行对各存储器单元块1a～1d的访问次数的比较动作。下面，与上述第一实施方式同样，说明对存储器单元块1a的访问次数为1000次、对存储器单元块1b的访问次数为1001次、对存储器单元块1c的访问次数为1002次、以及对存储器单元块1d的访问次数为1003次时所进行的比较动作。
首先，如图12所示，在对各存储器单元块1a～1d(参照图10)的访问次数为上述的次数时，与上述第一实施方式同样，来自比较器31a～31f的输出信号MXY1～MXY6全部为“0”。此时，从电路部51输出的输出信号MXA 1以及MXA0为“0”。而且，从电路部52输出的输出信号MXB1变为“0”，并且输出信号MXB0为“1”。另外，从电路部53输出的输出信号MXC1为“1”，并且输出信号MXC0为“0”。而且，从电路部54输出的输出信号MXD1以及MXD0为“1”。这样，对4个存储器单元块1a～1d每一个的访问次数，在按照存储器单元块1d、1c、1b以及1a的顺序多的情况下，从比较电路50输出的输出信号MXA、MXB、MXC以及MXD(参照图11)分别为“00”、“01”、“10”以及“11”。
具体而言，在电路部51中，对AND电路部51a输入位值为“0”的3个输出信号MXY1、MXY2以及MXY3。由此，从AND电路部51a输出位值为0的信号。而且，对AND电路部51b输入位值为“0”的2个输出信号MXY4以及MXY5。由此，从AND电路部51b输出位值为“0”的信号。因此，由于输入到OR电路部51e的2个信号为“0”，所以，从OR电路部51e输出的输出信号MXA1为“0”。
并且，在电路部51中，对AND电路部51c输入位值为“0”的输出信号MXY3和被反相器55d反相了的位值为“1”的输出信号MXY4。由此，从AND电路部51c输出位值为0的信号。而且，AND电路部51d输入被反相器55d反相后的位值为“1”的输出信号MXY4和位值为“0”的输出信号MXY6。由此，从AND电路部51d输出位值为“0”的信号。因此，由于输入到OR电路部51f的2个信号为“0”，所以，从OR电路部51f输出的输出信号MXA0为“0”。
结果，与存储器单元块1a对应的输出信号MXA的第二位为“0”，输出信号MXA的第一位为“0”。即，从比较电路50输出的输出信号MXA为“00”。
另外，在电路部52～54中也进行与上述的电路部51同样的动作。即，在电路部52中，从OR电路部52o输出的输出信号MXB 1为“0”，从OR电路部52p输出的输出信号MXB0为“1”。而且，在电路部53中，从OR电路部53j输出的输出信号MXC1为“1”，从OR电路部53k输出的输出信号MXC0为“0”。并且，在电路部54中，从OR电路部54e输出的输出信号MXD1为“1”，从OR电路部54f输出的输出信号MXD0为“1”。
这样，在第二实施方式中，通过在比较电路50中，输出信号MXA、MXB、MXC以及MXD分别为“00”、“01”、“10”以及“11”，由此检测出访问次数按照存储器单元块1d、1c、1b以及1a的顺序多。
另外，例如对4个存储器单元块1a～1d的每一个的访问次数，在按照存储器单元块1a、1b、1c以及1d的顺序多的情况下，来自比较器31a～31f的输出信号MXY1～MXY6全部为“1”。此时，从电路部51输出的输出信号MXA1以及MXA0为“1”。而且，从电路部52输出的输出信号MXB 1为“1”，并且输出信号MXB0为“0”。另外，从电路部53输出的输出信号MXC1为“0”，并且输出信号MXC0为“1”。此外，从电路部54输出的输出信号MXD1以及MXD0为“0”。因此，在对4个存储器单元块1a～1d的每一个的访问次数按照存储器单元块1a、1b、1c以及1d的顺序多的情况下，从比较电路50输出的输出信号MXA、MXB、MXC以及MXD分别为“11”、“10”、“01”以及“00”。
并且，在第二实施方式中，如图13所示，与访问动作并行进行更新动作。下面，说明在期间Tn-1的时刻，对存储器单元块1a的访问次数为1000次、对存储器单元块1b的访问次数为1001次、对存储器单元块1c的访问次数为1002次、以及对存储器单元块1d的访问次数为1003次时，在期间Tn以后所进行的更新动作动作。
首先，在期间Tn中，对存储器单元块1a中包含的存储器单元(未图示)进行访问动作。此时，更新控制电路4基于紧邻期间Tn之前的进行访问动作的期间Tn-1中的顺序数据(输出信号MXA～MXD)，在存储器单元块1a以外的存储器单元块1b～1d中，选择访问次数最多的存储器单元块1d。之后，若对存储器单元块1d的访问次数达到规定次数(例如1000次)，则更新控制电路4输出用于对行译码器2开始更新动作的控制信号，以便对存储器单元块1d中包含的存储器单元(未图示)进行更新动作。结果，在期间Tn中，经由存储器单元块1d所包含的128根字线中的1根字线进行更新动作。
在之后的期间Tn+1中，对存储器单元块1d中包含的存储器单元(未图示)进行访问动作。此时，更新控制电路4，基于紧邻期间Tn+1之前的进行了访问动作的期间Tn中的顺序数据(输出信号MXA～MXD)，在存储器单元块1d以外的存储器单元块1a～1c中，选择访问次数最多的存储器单元块1c。即，在期间Tn+1中，选择4个存储器单元块中访问次数第二多的存储器单元块1c。然后，更新控制电路4按照对存储器单元块1c中包含的存储器单元(未图示)进行更新动作的方式进行控制。
另外，第二实施方式的强电介质存储器的上述以外的动作，与上述第一实施方式的强电介质存储器的动作相同。
在第二实施方式中，如上所述，通过设置比较电路50，当对4个存储器单元块1a～1d中的2个以上的存储器单元块的每一个的访问次数达到更新动作所需的规定次数时，在进行由更新控制电路4控制的更新动作的每个期间，通过更新控制电路4可以选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块，所述比较电路50通过比较由各计数电路部22a～22d检测出的计数次数，来检测4个存储器单元块1a～1d中的访问次数多的顺序。由此，在进行由更新控制电路4控制的更新动作的每个期间，可以优先对4个存储器单元块1a～1d中的访问次数最多的存储器单元块进行更新动作。因此，在对4个存储器单元块1a～1d中的规定存储器单元块集中进行更新动作，并且对该规定存储器单元块的访问次数为最多时，由于在该时刻，可以对该规定存储器单元块进行更新动作，所以，可抑制干扰在该规定存储器单元块所包含的存储器单元(未图示)中累积。结果，可以抑制由于干扰引起的数据消失。
而且，在第二实施方式中，如上所述，通过一并进行访问动作和更新动作，由于即使在进行访问动作的期间也能够进行更新动作，所以，与仅在不进行访问动作的期间进行更新动作的情况相比，可以尽早结束对存储器单元阵列1的所有存储器单元(未图示)的更新动作。
并且，在第二实施方式中，如上所述，通过将比较电路50构成为可以检测对4个存储器单元块1a～1d的每一个的访问次数多的顺序，从而，不但在进行由更新控制电路4控制的更新动作期间，可以通过更新控制电路4选择4个存储器单元块1a～1d中访问次数最多的存储器单元块，而且，还可通过更新控制电路4选择4个存储器单元块1a～1d中访问次数第二多的存储器单元块。由此，在一并进行更新动作和访问动作的情况下，若在进行更新动作的规定期间对访问次数最多的存储器单元块进行访问动作，则可以在该规定期间对访问次数第二多的存储器单元块进行更新动作。
另外，第二实施方式的其他的效果与上述第一实施方式相同。
(第三实施方式)
参照图14，在该第三实施方式中与上述第一以及第二实施方式不同，其说明检测对存储器单元阵列1内的所有存储器单元的访问次数时的例子。
在该第三实施方式中，如图14所示，在图3所示的第一实施方式的构成中，还设有用于检测对存储器单元阵列1内的全部存储器单元(未图示)的访问次数的计数器61。另外，计数器61是本发明的“第二次数检测部”的一例。该计数器61被构成为，每当通过访问检测部5检测出对全部存储器单元的访问动作时，计数次数便仅增加+1。
而且，第三实施方式中，在通过计数器61检测出对存储器单元阵列1内的全部存储器单元的访问次数达到规定次数时，更新控制电路4基于从比较电路3输出的比较数据控制更新动作。
另外，第三实施方式的其他结构与上述第一实施方式同样。
接着，参照图14，对第三实施方式的强电介质存储器的动作进行说明。
首先，在电源接通时，将图14所示的计数器61复位，并且将4个计数电路部22a～22d全部复位。之后，通过由访问检测部5检测访问动作，进行对存储器单元(未图示)的访问动作。而且，在计数器61中，每当通过访问检测部5检测出访问动作时，计数次数便仅增加+1。并且，在4个计数电路部22a～22d中进行了的访问动作的存储器单元块所对应的计数电路部中，也同样每当通过访问检测部5检测出访问动作时，计数次数便仅增加+1。
另外，在第三实施方式中与上述第一实施方式同样，在比较电路3中，每当通过访问检测部5检测出访问动作时，都进行对各存储器单元块1a～1d的访问次数的比较动作。
接着，在第三实施方式中，当通过计数器61检测出的对存储器单元阵列1内的全部存储器单元的访问次数达到规定次数时，更新控制电路4选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块。之后，若对所选择的存储器单元块的访问次数达到规定次数(例如1000次)，则更新控制电路4按照对所选择的存储器单元块中包含的存储器单元进行更新动作的方式，对行译码器2输出用于开始更新动作的控制信号。
另外，第三实施方式的强电介质存储器的上述以外的动作，与上述第一实施方式的强电介质存储器同样。
在第三实施方式中，通过如上所述构成，与上述第一实施方式同样，在每个进行更新动作的期间，可以通过更新控制电路4选择4个存储器单元块1a～1d中访问次数最多的存储器单元块。因此，在对4个存储器单元块1a～1d中的规定存储器单元块集中进行更新动作，并且对该规定存储器单元块的访问次数为最多时，由于在该时刻，可以对该规定存储器单元块进行更新动作，所以，可以抑制干扰在该规定存储器单元块所包含的存储器单元(未图示)中累积。结果，与上述第一实施方式同样，可以抑制由于干扰引起的数据的消失。
并且，在第三实施方式中，如上所述，设置了检测对存储器单元阵列1内的全部存储器单元(未图示)访问次数的计数器61，且在通过计数器61检测出对存储器单元阵列1内的全部存储器单元的访问次数总和达到规定次数时，按照基于从比较电路3输出的比较数据、选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块，并且对该所选择的访问次数为最多的存储器单元块中包含的存储器单元进行更新动作的方式进行控制，由此，来检测对4个存储器单元块1a～1d的每一个的访问次数，与按照对4个存储器单元块1a～1d的每一个的规定访问次数进行更新动作的情况不同，可以按照一定的访问次数定期地进行更新动作。由此，由于可以按照一定的访问次数定期地进行在更新动作时使通常的访问动作暂时待机的控制，所以，可以使强电介质存储器的控制简单化。
另外，第三实施方式的其他效果与上述第一实施方式同样。
(第四实施方式)
参照图15以及图16，在第四实施方式中，说明对在上述第三实施方式的构成中，分别与多根字线WL连接的规定数量的各存储器单元20的访问动作的有无进行保持时的例子。
在该第四实施方式中，如图15以及图16所示，是在图14所示的第三实施方式的构成中，对多根字线WL的每一个一对一地设有锁存(latch)电路部62。另外，锁存电路部62是本发明的“保持部”的一个例子。该锁存电路部62具有的功能是，对分别与多根字线WL连接的规定数量的各存储器单元20的访问动作的有无进行保持。具体而言，锁存电路部62按照如下方式构成，即：当存在经由对应的字线WL的访问动作时，保持H电平的数据，而在没有经由对应的字线WL的访问动作时，保持L电平的数据。
而且，在第四实施方式中，在通过计数器61检测出对存储器单元阵列1内的全部存储器单元20的访问次数达到规定次数时，更新控制电路4基于从比较电路3输出的比较数据和锁存电路部62保持的保持数据，控制更新动作。
另外，第四实施方式的其他构成与上述第三实施方式相同。
接着，参照图15以及图16，对第四实施方式的强电介质存储器的动作进行说明。
在该第四实施方式中，若对规定的存储器单元20进行访问动作，则连接着该规定存储器单元20的字线WL所对应的锁存电路部62的保持数据变化为H电平。
而且，例如在通过计数电路部22a检测出对存储器单元块1a的访问次数达到规定次数(例如1000次)时，在与存储器单元块1a对应的多个锁存电路部62的保持数据全部为H电平的情况下，与存储器单元块1a对应的全部锁存电路部62的保持数据变化为L电平而被固定。另一方面，在与存储器单元块1a对应的多个锁存电路部62的保持数据包括H电平以及L电平两方的情况下，与存储器单元块1a对应的全部锁存电路部62的保持数据变化为H电平而被固定。
接着，在第四实施方式中，当由计数器61检测出的对存储器单元阵列1内的全部存储器单元20的访问次数达到规定次数时，更新控制电路4选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块。之后，若对所选择的存储器单元块的访问次数达到规定次数(例如1000次)，则更新控制电路4，按照对所选择的存储器单元块中包含的存储器单元20进行更新动作的方式，对行译码器2输出用于开始更新动作的控制信号。
此时，更新控制电路4基于和所选择的存储器单元块对应的锁存电路部62的保持数据，向译码电路部2a输出行地址，该行地址用于选择进行更新动作的字线WL。即，在与所选择的存储器单元块对应的全部锁存电路部62的保持数据为H电平的情况下，更新控制电路4向行译码电路部2a输出所选择的存储器单元块中包含的全部字线WL的行地址。另一方面，在与所选择的存储器单元块对应的全部锁存电路部62的保持数据为L电平的情况下，更新控制电路4不向行译码电路部2a输出所选择的存储器单元块中包含的全部字线WL的行地址。由此，在对所选择的存储器单元块中包含的全部的字线WL存在经由所选择的存储器单元块中包含的字线WL的访问动作的情况下、以及完全没有经由所选择的存储器单元块中包含的字线WL的访问动作的情况下，不进行对所选择的存储器单元块中包含的存储器单元块20的更新动作。
另一方面，当在所选择的存储器单元块中，存在访问动作的字线WL和没有访问动作的字线WL同时存在时，对所选择的存储器单元块中包含的存储器单元块20进行更新动作。
另外，在对所选择的存储器单元块中包含的全部字线WL存在经由所选择的存储器单元块中包含的字线WL的访问动作的情况下，对所选择的存储器单元块中包含的存储器单元20不进行更新动作，其理由如下。即，这是因为：在对所选择的存储器单元块中包含的全部字线WL存在访问动作的情况下，认为对所选择的存储器单元块中包含的存储器单元20比较均匀地进行着访问动作，所以可以认为由干扰带来的影响比较小。
另外，第四实施方式的强电介质存储器的上述以外的动作，与上述第一实施方式的强电介质存储器的动作同样。
在第四实施方式中，通过如上所述构成，与上述第一实施方式同样，在每个进行更新动作的期间，通过更新控制电路4可以选择4个存储器单元块1a～1d中的访问次数最多的存储器单元块。因此，在对4个存储器单元块1a～1d中的规定存储器单元块集中进行更新动作，并且对该规定的存储器单元块的访问次数为最多时，由于在该时刻，可以对该规定的存储器单元块进行更新动作，所以，可以抑制干扰在该规定的存储器单元块所包含的存储器单元20中累积。结果，可以抑制由于干扰引起的数据的消失。
而且，在第四实施方式中，如上所述，通过设置对分别与多个字线WL连接的规定数量的各存储器单元20的访问动作的有无进行保持的锁存电路部62，在对与规定的存储器单元块对应的全部字线WL，进行经由4个存储器单元块1a～1d中的规定存储器单元块所对应的字线WL的访问动作时，可以按照不进行对规定的存储器单元块的访问动作的方式进行控制。由此，可以减少更新动作时存储器单元20受到的干扰的次数。
另外，第四实施方式的其他的效果与上述第三实施方式同样。
此外，这次所公开的实施方式应该被认为：所有的方面只是例示，而并非对本发明进行限定。本发明的范围并非上述实施方式的说明，而通过权利要求来表示，并且包括与权利要求的范围同等内容的范围内的所有变更。
例如，在上述第一～第四实施方式中，作为本发明存储器的例子以强电介质存储器作为例进行了说明，但本发明并非限定于此，本发明同样也可以应用于强电介质存储器以外的非易失性存储器。
而且，在上述第一～第四实施方式中，对1个存储器单元块设置了128根字线，但本发明并非限定于此，对一个存储器单元块也可以设置128根以外的规定数量的字线。
并且，上述第一实施方式中，在每个进行更新动作的期间，基于从比较电路输出的输出信号，选择进行更新动作的存储器单元块，但本发明并非限定于此，也可以按照如下的方式控制，即在选择了规定的存储器单元块的情况下，连续进行对规定的存储器单元块的更新动作，直至对上述规定的存储器单元块中包含的全部存储器单元的更新动作结束。若这样构成，则在对规定的存储器单元块中包含的全部存储器单元块进行更新动作没有结束的阶段，如进行更新动作的存储器单元块被替换的情况那样，不需要另外设置存储部，该存储部用于存储更新动作在规定的存储器单元块中进行到何处。由此，可以使强电介质存储器的结构简单。而且，在对访问次数第一个达到更新动作所需的规定次数的存储器单元块进行更新动作的期间，例如在集中进行对访问次数第四个达到更新动作所需的规定次数的存储器单元块的访问动作时，在对访问次数第一个达到更新动作所需的规定次数的存储器单元块的更新动作全部结束的时刻，可以对访问次数第四个达到更新动作所需的规定次数的存储器单元块进行更新动作。由此，即使按照如下的方式进行控制，即连续进行对访问次数第一个到达更新动作所需的规定次数的存储器单元块的更新动作，直至对该存储器单元块的访问动作结束，也可以抑制干扰在访问次数第四个达到更新动作所需的规定次数的存储器单元块中包含的存储器单元中累积。
另外，第一实施方式中，在进行更新动作的规定期间，基于从比较电路输出的输出信号，选择4个存储器单元块中的访问次数最多的存储器单元块，并且对该所选择的存储器单元块进行更新动作，但本发明并非限定于此，也可以在规定期间以后的其他期间进行对在上述的规定期间所选择存储器单元块的更新动作。
而且，在第二实施方式中，与访问动作一并进行更新动作，但本发明并非限定于此，也可以在进行访问动作的期间以外的期间进行更新动作。
并且，第二实施方式中，在与访问动作一并进行更新动作的情况下，按照对进行访问动作的存储器单元块以外的3个存储器单元块中，访问次数最多的存储器单元块进行更新动作的方式进行控制，但本发明并非限定于此，也可以按照对进行访问动作的存储器单元块以外的3个存储器单元块中，访问次数第二多的存储器单元块进行更新动作的方式进行控制，还可以按照对访问次数第三多的存储器单元块进行更新动作的方式进行控制。

Claims (17)

1.一种存储器，包括：
存储器单元阵列，其包括分别具有多个非易失性存储器单元的多个存储器单元块；
第一次数检测部，其检测出对所述多个存储器单元块的每一个的访问次数；
比较电路，其将由所述第一次数检测部检测出的对所述多个存储器单元块的每一个的访问次数进行比较；和
更新部，其按照基于从所述比较电路输出的比较数据，选择所述多个存储器单元块中的规定的所述存储器单元块，并且，对所选择的所述存储器单元块中包含的所述存储器单元优先进行重新写入的方式进行控制。
2.根据权利要求1所述的存储器，其特征在于，
所述比较电路检测出所述多个存储器单元块中访问次数最多的所述存储器单元块，
所述更新部按照对所述访问次数最多的存储器单元块中包含的所述存储器单元优先进行重新写入的方式进行控制。
3.根据权利要求1所述的存储器，其特征在于，
所述比较电路检测出对所述多个存储器单元块的每一个的访问次数多的顺序，
所述更新部，按照基于从所述比较电路输出的顺序数据，选择所述多个存储器单元块中的规定的所述存储器单元块，并且，对所选择的所述存储器单元块中包含的所述存储器单元优先进行重新写入的方式进行控制。
4.根据权利要求1所述的存储器，其特征在于，
由所述更新部控制的重新写入与访问动作一并进行。
5.根据权利要求4所述的存储器，其特征在于，
所述更新部，按照在所述多个存储器单元块中的进行所述访问动作的存储器单元块以外的存储器单元块中，对访问次数最多的存储器单元块中包含的所述存储器单元优先进行重新写入的方式，进行控制。
6.根据权利要求5所述的存储器，其特征在于，
所述更新部，按照在对所述多个存储器单元块中的访问次数最多的存储器单元块进行所述访问动作的情况下，所述更新部对所述多个存储器单元块中的访问次数第二多的存储器单元块中包含的存储器单元进行重新写入的方式，进行控制。
7.根据权利要求1所述的存储器，其特征在于，
由所述更新部控制的重新写入在不进行访问动作的期间进行。
8.根据权利要求1所述的存储器，其特征在于，
在1个循环的期间中，进行由所述更新部控制的重新写入和访问动作这两方。
9.根据权利要求1所述的存储器，其特征在于，
进行由所述更新部控制的重新写入的所述存储器单元块，在进行由所述更新部控制的重新写入的每个期间，基于从所述比较电路输出的比较数据，由所述更新部选择。
10.根据权利要求1所述的存储器，其特征在于，
所述更新部，按照连续进行对所述所选择的存储器单元块的重新写入，直至对所述所选择的存储器单元块中包含的全部所述存储器单元的重新写入结束的方式，进行控制。
11.根据权利要求1所述的存储器，其特征在于，
还包括第二次数检测部，其检测出对所述存储器单元阵列内的全部所述存储器单元的访问次数，
所述更新部，按照在由所述第二次数检测部检测出对所述全部的存储器单元的访问次数总和达到规定次数的情况下，基于从所述比较电路输出的比较数据来选择所述多个存储器单元块中的规定的所述存储器单元块，并且，对所述所选择的存储器单元块中包含的所述存储器单元优先进行重新写入的方式，进行控制。
12.根据权利要求11所述的存储器，其特征在于，
还包括：分别连接着规定数量的所述存储器单元的多根字线；和
保持部，其对分别与所述多根字线连接的所述规定数量的存储器单元的每一个的访问动作的有无进行保持，
所述更新部，按照在由所述第二次数检测部检测出对所述全部的存储器单元的访问次数总和达到规定次数的情况下，基于从所述比较电路输出的比较数据和所述保持部所保持的保持数据，选择所述多个存储器单元块中的规定的所述存储器单元块，并且，对所述所选择的存储器单元块中包含的所述存储器单元进行重新写入的方式，进行控制。
13.根据权利要求12所述的存储器，其特征在于，
所述更新部，按照在对所述所选择的存储器单元块中包含的全部字线，存在经由所述所选择的存储器单元块中包含的所述字线的访问动作时，不进行对所选择的存储器单元块中包含的存储器单元的重新写入的方式，进行控制。
14.根据权利要求1所述的存储器，其特征在于，
所述更新部，按照在对所述所选择的存储器单元块的访问次数达到规定次数的情况下，对所述所选择的存储器单元块中包含的所述存储器单元优先进行重新写入的方式，进行控制。
15.根据权利要求1所述的存储器，其特征在于，
还包括分别连接着规定数量的所述存储器单元的多根字线，
所述更新部，以对所述所选择的存储器单元块中包含的所述存储器单元，按照与1根所述字线连接的多个所述存储器单元的每一个进行重新写入的方式，进行控制。
16.根据权利要求15所述的存储器，其特征在于，
还包括存储部，其存储重新写入进行至所述存储器单元块的第几根所述字线为止。
17.根据权利要求1所述的存储器，其特征在于，
所述存储器单元包括具有强电介质膜的强电介质电容器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102119426A (zh) * 2008-08-14 2011-07-06 爱德万测试株式会社 测试模块及测试方法
CN104484791A (zh) * 2014-12-30 2015-04-01 宁波江东索雷斯电子科技有限公司 一种智能电子配送计费系统
CN112639979A (zh) * 2018-08-23 2021-04-09 美光科技公司 基于写入时间的干扰管理

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100882841B1 (ko) 2007-06-19 2009-02-10 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
US9471418B2 (en) 2007-06-19 2016-10-18 Samsung Electronics Co., Ltd. Memory system that detects bit errors due to read disturbance and methods thereof
KR20090014036A (ko) 2007-08-03 2009-02-06 삼성전자주식회사 읽기 디스터번스로 인한 에러를 방지하는 메모리 시스템 및그 방법
KR101577721B1 (ko) * 2010-07-09 2015-12-29 삼성전자주식회사 메모리 시스템 및 그것의 리프레쉬 방법
US8588022B2 (en) 2011-08-24 2013-11-19 Micron Technology, Inc. Memory refresh methods, memory section control circuits, and apparatuses
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US9257169B2 (en) 2012-05-14 2016-02-09 Samsung Electronics Co., Ltd. Memory device, memory system, and operating methods thereof
US9087554B1 (en) 2012-12-21 2015-07-21 Samsung Electronics Co., Ltd. Memory device, method for performing refresh operation of the memory device, and system including the same
KR101976452B1 (ko) * 2013-04-22 2019-05-10 에스케이하이닉스 주식회사 반도체 장치
KR102105894B1 (ko) 2013-05-30 2020-05-06 삼성전자주식회사 휘발성 메모리 장치 및 그것의 리프레쉬 방법
US9424179B2 (en) * 2013-10-17 2016-08-23 Seagate Technology Llc Systems and methods for latency based data recycling in a solid state memory system
KR102193993B1 (ko) 2014-02-21 2020-12-22 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP5983665B2 (ja) * 2014-03-17 2016-09-06 日本電気株式会社 アクセス回数カウント装置、メモリシステム、および、アクセス回数カウント方法
EP3129891B1 (de) * 2014-04-08 2018-12-12 Fujitsu Technology Solutions Intellectual Property GmbH Verfahren zum verbesserten zugriff auf einen hauptspeicher eines computersystems, entsprechendes computersystem sowie computerprogramm-produkt
KR20160063726A (ko) * 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10228864B1 (en) * 2016-12-30 2019-03-12 Parallels International Gmbh Pre-fetching data based on memory usage patterns
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US11688454B2 (en) * 2020-12-10 2023-06-27 SK Hynix Inc. Semiconductor memory device and memory system including the same
US11651810B2 (en) * 2020-12-14 2023-05-16 SK Hynix Inc. Memory system and memory module including memory chips sharing channel

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270967A (en) * 1991-01-16 1993-12-14 National Semiconductor Corporation Refreshing ferroelectric capacitors
JPH0677434A (ja) * 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
JP3507132B2 (ja) * 1994-06-29 2004-03-15 株式会社日立製作所 フラッシュメモリを用いた記憶装置およびその記憶制御方法
JP3355595B2 (ja) * 1996-03-25 2002-12-09 シャープ株式会社 不揮発性半導体記憶装置
JPH11144473A (ja) * 1997-11-12 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003007051A (ja) 2001-06-27 2003-01-10 Sanyo Electric Co Ltd メモリおよびその動作方法
US20030058681A1 (en) * 2001-09-27 2003-03-27 Intel Corporation Mechanism for efficient wearout counters in destructive readout memory
JP3749851B2 (ja) * 2001-10-25 2006-03-01 株式会社東芝 強誘電体半導体メモリ
JP2003132677A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP4256175B2 (ja) * 2003-02-04 2009-04-22 株式会社東芝 不揮発性半導体メモリ
US7092275B2 (en) * 2004-01-20 2006-08-15 Matsushita Electric Industrial Co., Ltd. Memory device of ferro-electric
US7133304B2 (en) * 2004-03-22 2006-11-07 Texas Instruments Incorporated Method and apparatus to reduce storage node disturbance in ferroelectric memory

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102119426A (zh) * 2008-08-14 2011-07-06 爱德万测试株式会社 测试模块及测试方法
CN104484791A (zh) * 2014-12-30 2015-04-01 宁波江东索雷斯电子科技有限公司 一种智能电子配送计费系统
CN112639979A (zh) * 2018-08-23 2021-04-09 美光科技公司 基于写入时间的干扰管理
US11133061B2 (en) 2018-08-23 2021-09-28 Micron Technology, Inc. Disturb management based on write times
CN112639979B (zh) * 2018-08-23 2022-04-19 美光科技公司 基于写入时间的干扰管理

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