KR20070035436A - 메모리 - Google Patents

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KR20070035436A
KR20070035436A KR1020060093315A KR20060093315A KR20070035436A KR 20070035436 A KR20070035436 A KR 20070035436A KR 1020060093315 A KR1020060093315 A KR 1020060093315A KR 20060093315 A KR20060093315 A KR 20060093315A KR 20070035436 A KR20070035436 A KR 20070035436A
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히데아끼 미야모또
시게하루 마쯔시따
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산요덴키가부시키가이샤
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Abstract

이 메모리는, 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 검출하는 제1 횟수 검출부와, 제1 횟수 검출부에 의해 검출된 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 비교하는 비교 회로와, 비교 회로로부터 출력되는 비교 데이터에 기초하여, 복수의 메모리 셀 블록 중의 소정의 메모리 셀 블록을 선택함과 함께, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 리프레시부를 구비하고 있다.
메모리 셀 블록, 액세스 횟수, 재기입, 리프레시 동작, 비교 회로, 액세스 동작, 디스터브

Description

메모리{MEMORY}
도 1은 본 발명의 제1 실시예에 따른 강유전체 메모리의 전체 구성을 설명하기 위한 모식도.
도 2는 도 1에 도시한 제1 실시예에 따른 강유전체 메모리의 상세한 구성을 설명하기 위한 모식도.
도 3은 도 1에 도시한 제1 실시예에 따른 강유전체 메모리의 상세한 구성을 설명하기 위한 모식도.
도 4는 도 1에 도시한 제1 실시예에 따른 강유전체 메모리의 비교 회로의 구성을 설명하기 위한 모식도.
도 5는 도 4에 도시한 제1 실시예의 비교 회로의 상세한 구성을 설명하기 위한 회로도.
도 6은 도 4에 도시한 제1 실시예의 비교 회로의 상세한 구성을 설명하기 위한 회로도.
도 7은 도 4에 도시한 제1 실시예의 비교 회로의 상세한 구성을 설명하기 위한 회로도.
도 8은 본 발명의 제1 실시예에 따른 강유전체 메모리의 동작의 일례를 설명하기 위한 도면.
도 9는 제1 실시예의 변형예에 따른 강유전체 메모리의 동작을 설명하기 위한 도면.
도 10은 본 발명의 제2 실시예에 따른 강유전체 메모리의 상세한 구성을 설명하기 위한 모식도.
도 11은 도 10에 도시한 제2 실시예에 따른 강유전체 메모리의 비교 회로의 구성을 설명하기 위한 모식도.
도 12는 도 11에 도시한 제2 실시예의 비교 회로의 상세한 구성을 설명하기 위한 회로도.
도 13은 본 발명의 제2 실시예에 따른 강유전체 메모리의 동작의 일례를 설명하기 위한 도면.
도 14는 본 발명의 제3 실시예에 따른 강유전체 메모리의 상세한 구성을 설명하기 위한 모식도.
도 15는 본 발명의 제4 실시예에 따른 강유전체 메모리의 상세한 구성을 설명하기 위한 모식도.
도 16은 도 15에 도시한 제4 실시예에 따른 강유전체 메모리의 메모리 셀 블록 및 로우 디코더의 상세한 구성을 설명하기 위한 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이 2 : 로우 디코더
3 : 비교 회로 4 : 리프레시 제어 회로
5 : 액세스 검출부 10 : 라이트 앰프
11 : 리드 앰프 12 : 입력 버퍼
13 : 출력 버퍼 14 : 컬럼 디코더
15 : 워드선 소스 드라이버 16 : 전압 생성 회로
[특허 문헌 1] 일본 특개 2003-7051호 공보
본 발명은, 메모리에 관한 것으로, 특히, 메모리 셀에 대하여 재기입을 행하기 위한 리프레시부를 구비한 메모리에 관한 것이다.
종래, 강유전체 메모리에서는, 강유전체 캐패시터를 포함하는 메모리 셀에 대한 판독 동작 후의 재기입 동작 및 기입 동작 시, 선택한 워드선 이외의 워드선에 접속되는 메모리 셀에 소정의 전압이 인가되는 것에 기인하여, 강유전체 캐패시터의 분극량이 감소함으로써 데이터가 소실되는 디스터브가 발생하는 것이 알려져 있다. 이러한 디스터브를 억제하기 위해, 종래에는, 강유전체 캐패시터를 포함하는 메모리 셀에 대하여 재기입(리프레시 동작)이 행하여지도록 제어하는 리프레시부를 구비한 강유전체 메모리가 알려져 있다. 이 종래의 강유전체 메모리에서는, 모든 메모리 셀에 대한 액세스 횟수가 소정 횟수에 도달한 경우에, 리프레시부를 이용하여 모든 메모리 셀에 대하여 강제적으로 순차적으로 리프레시 동작을 행함으로써, 강유전체 캐패시터의 분극량의 감소에 기인하는 디스터브가 발생하는 것을 억제하고 있다.
그러나, 상기한 종래의 강유전체 메모리에서는, 모든 메모리 셀에 대하여 순차적으로 리프레시 동작을 행하기 때문에, 이미 리프레시 동작이 행하여진 메모리 셀은, 그 밖의 모든 메모리 셀에 대한 리프레시 동작이 종료될 때까지, 그 밖의 메모리 셀에 대한 리프레시 동작에 의해 발생하는 디스터브를 받는다고 하는 문제점이 있다. 이에 의해, 리프레시 동작 시에 메모리 셀이 받는 디스터브의 횟수가 많아진다고 하는 문제점이 있다.
따라서, 종래에는, 상기한 종래의 강유전체 메모리의 문제점을 해소하기 위한 강유전체 메모리가, 예를 들면, 특허 문헌 1에서 제안되어 있다.
상기 특허 문헌 1에서 제안된 강유전체 메모리는, 메모리 셀 어레이가 복수의 메모리 셀을 각각 포함하는 복수의 메모리 셀 어레이(메모리 셀 블록)로 분할되어 있음과 함께, 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대하여 리프레시 동작이 행하여지도록 구성되어 있다. 이에 의해, 상기 특허 문헌 1에서는, 액세스 횟수가 소정 횟수에 도달한 메모리 셀 블록에 한정해서 리프레시 동작이 행하여지므로, 리프레시 동작 시에 메모리 셀이 받는 디스터브의 횟수를 감소시키는 것이 가능하게 된다.
그러나, 상기 특허 문헌 1에서는, 복수의 메모리 셀 블록 중의 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 순으로, 메모리 셀 블록에 대한 리프레시 동작이 우선적으로 행하여진다고 하는 문제점이 있다. 이 때문에, 1번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대하여 리프레시 동작이 행하여지고 있는 기간에, 예를 들면, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 액세스 동작이 집중적으로 행하여진 경우에도, 특허 문헌 1에서는, 그 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 리프레시 동작이 4번째로 행하여지기 때문에, 그 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 액세스 횟수가 리프레시 동작이 필요한 소정 횟수를 훨씬 초과하게 된다고 하는 문제점이 발생한다. 그 결과, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 포함되는 메모리 셀에 누적되는 디스터브가 증가하므로, 디스터브에 의한 데이터의 소실이 발생한다고 하는 문제점이 있다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은, 액세스 동작이 집중적으로 행하여진 메모리 셀 블록에 포함되는 메모리 셀에 디스터브가 누적되는 것을 억제함으로써, 디스터브에 의한 데이터의 소실을 억제하는 것이 가능한 메모리를 제공하는 것이다.
상기 목적을 달성하는 위해, 본 발명의 하나의 양태에 따른 메모리는, 복수의 불휘발성의 메모리 셀을 각각 갖는 복수의 메모리 셀 블록을 포함하는 메모리 셀 어레이와, 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 검출하는 제1 횟수 검출부와, 제1 횟수 검출부에 의해 검출된 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 비교하는 비교 회로와, 비교 회로로부터 출력되는 비교 데이터에 기초하여, 복수의 메모리 셀 블록 중의 소정의 메모리 셀 블록을 선택함과 함께, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 리프레시부를 구비하고 있다.
이 하나의 양태에 따른 메모리에서는, 상기한 바와 같이, 제1 횟수 검출부에 의해 검출된 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 비교하는 비교 회로를 설치함으로써, 비교 회로에 의해, 복수의 메모리 셀 블록 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 검출할 수 있다. 이에 의해, 2개 이상의 메모리 셀 블록의 각각에 대한 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달해 있는 경우에, 리프레시부에 의해 제어되는 재기입(리프레시 동작)을 행하는 기간마다, 액세스 횟수가 가장 많은 메모리 셀 블록이 리프레시부에 의해 선택되도록 구성하면, 리프레시부에 의해 제어되는 리프레시 동작을 행하는 기간마다, 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다. 따라서, 소정의 메모리 셀 블록에 대하여 액세스 동작이 집중적으로 행하여져 그 소정의 메모리 셀 블록에 대한 액세스 횟수가 가장 많아진 경우에는, 그 시점에서, 그 소정의 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있으므로, 그 소정의 메모리 셀 블록에 포함되는 메모리 셀에 디스터브가 누적되는 것을 억제할 수 있다. 그 결과, 디스터브에 의한 데이터의 소실을 억제할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 비교 회로는, 복수의 메모리 셀 블록 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 검출하고, 리프레 시부는, 액세스 횟수가 가장 많은 메모리 셀 블록에 포함되는 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 2개 이상의 메모리 셀 블록의 각각에 대한 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달해 있는 경우에, 용이하게, 리프레시부에 의해 제어되는 리프레시 동작을 행하는 기간마다, 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 비교 회로는, 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수가 많은 순번을 검출하고, 리프레시부는, 비교 회로로부터 출력되는 순번 데이터에 기초하여, 복수의 메모리 셀 블록 중의 소정의 메모리 셀 블록을 선택함과 함께, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 리프레시 동작을 행하는 기간마다, 액세스 횟수가 가장 많은 메모리 셀 블록을 리프레시부에 의해 선택할 수 있는 것 외에, 액세스 횟수가 2번째로 많은 메모리 셀 블록을 리프레시부에 의해 선택할 수도 있다. 이에 의해, 리프레시 동작이 액세스 동작과 병행해서 행하여지는 경우에 있어서, 리프레시 동작을 행하는 소정의 기간에 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 액세스 동작이 행하여지고 있으면, 그 소정의 기간에 액세스 횟수가 2번째로 많은 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시부에 의한 재기입은, 액세스 동작과 병행해서 행하여진다. 이와 같이 구성하면, 액세스 동작이 행하여지는 기간에도 리프레시 동작이 행하여지므로, 액세스 동작이 행하여지지 않는 기간에만 리프레시 동작을 행하는 경우에 비하여, 메모리 셀 어레이 내의 모든 메모리 셀에 대한 리프레시 동작을 빨리 끝낼 수 있다.
상기 리프레시부에 의한 재기입이 액세스 동작과 병행해서 행하여지는 메모리에서, 리프레시부는, 복수의 메모리 셀 블록 중의 액세스 동작이 행하여지는 메모리 셀 블록 이외의 메모리 셀 블록 중에서, 액세스 횟수가 가장 많은 메모리 셀 블록에 포함되는 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어해도 된다. 이와 같이 구성하면, 용이하게, 메모리 셀 어레이 내의 모든 메모리 셀에 대한 리프레시 동작을 빨리 끝내면서, 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다.
이 경우, 바람직하게는, 리프레시부는, 복수의 메모리 셀 블록 중의 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 액세스 동작이 행하여지고 있는 경우에는, 리프레시부는, 복수의 메모리 셀 블록 중의 액세스 횟수가 2번째로 많은 메모리 셀 블록에 포함되는 메모리 셀에 대하여 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 리프레시 동작이 액세스 동작과 병행해서 행하여지는 경우에 있어서, 리프레시 동작을 행하는 소정의 기간에 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 액세스 동작이 행하여지고 있으면, 용이하게, 그 소정의 기간에 액세스 횟수가 2번째로 많은 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시부에 의한 재 기입은, 액세스 동작이 없는 기간에 행한다. 이와 같이 구성하면, 용이하게, 액세스 동작과 충돌하지 않고, 리프레시부에 의한 재기입을 행할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 1사이클의 기간 중에, 리프레시부에 의한 재기입과, 액세스 동작의 양방이 행하여진다. 이와 같이 구성하면, 리프레시부에 의한 재기입과 액세스 동작과의 충돌을 회피하면서, 각 사이클 기간에서 리프레시부에 의한 재기입을 행할 수 있으므로, 리프레시 동작을 빨리 끝낼 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시부에 의해 제어되는 재기입이 행하여지는 메모리 셀 블록은, 리프레시부에 의해 제어되는 재기입을 행하는 기간마다, 비교 회로로부터 출력되는 비교 데이터에 기초하여, 리프레시부에 의해 선택된다. 이와 같이 구성하면, 최신의 비교 데이터에 기초하여 리프레시부에 의한 재기입이 제어되므로, 용이하게, 리프레시 동작의 시점에서 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시부는, 선택된 메모리 셀 블록에 포함되는 모든 메모리 셀에 대한 재기입이 종료될 때까지, 선택된 메모리 셀 블록에 대한 재기입이 연속하여 행하여지도록 제어한다. 이와 같이 구성하면, 소정의 메모리 셀 블록에 포함되는 모든 메모리 셀에 대하여 리프레시 동작이 종료되지 않은 단계에서, 리프레시 동작이 행하여지는 메모리 셀 블록이 교체되는 경우와 달리, 소정의 메모리 셀 블록에서 리프레시 동작이 어디까지 행하여 졌는지를 기억하는 기억부를 별도로 설치할 필요가 없다. 이에 의해, 메모리의 구성을 간소화할 수 있다. 또한, 1번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대하여 리프레시 동작이 행하여지고 있는 기간에, 예를 들면, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 액세스 동작이 집중적으로 행하여진 경우에는, 1번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 리프레시 동작이 모두 종료된 시점에서, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있다. 이에 의해, 1번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 리프레시 동작이 종료될 때까지, 그 메모리 셀 블록에 대한 리프레시 동작이 연속하여 행하여지도록 제어하였다고 해도, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 포함되는 메모리 셀에 디스터브가 누적되는 것을 억제할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 메모리 셀 어레이 내의 모든 메모리 셀에 대한 액세스 횟수를 검출하는 제2 횟수 검출부를 더 구비하며, 리프레시부는, 제2 횟수 검출부에 의해 모든 메모리 셀에 대한 액세스 횟수의 합계가 소정 횟수에 도달한 것이 검출된 경우에, 비교 회로로부터 출력되는 비교 데이터에 기초하여, 복수의 메모리 셀 블록 중의 소정의 메모리 셀 블록을 선택함과 함께, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 복수의 메모리 셀 블록의 각각에 대 한 액세스 횟수를 검출하여, 복수의 메모리 셀 블록의 각각에 대한 소정의 액세스 횟수마다 리프레시 동작을 행하는 경우와 달리, 일정한 액세스 횟수마다 정기적으로 리프레시 동작을 행할 수 있다. 이에 의해, 리프레시 동작 시에 통상의 액세스 동작을 일시 대기시키는 등의 제어를 일정한 액세스 횟수마다 정기적으로 행할 수 있으므로, 메모리의 제어를 간소화할 수 있다.
이 경우, 바람직하게는, 소정수의 메모리 셀이 각각 접속된 복수의 워드선과, 복수의 워드선의 각각에 접속된 소정수의 메모리 셀마다의 액세스 동작의 유무를 보유하는 보유부를 더 구비하며, 리프레시부는, 제2 횟수 검출부에 의해 모든 메모리 셀에 대한 액세스 횟수의 합계가 소정 횟수에 도달한 것이 검출된 경우에, 비교 회로로부터 출력되는 비교 데이터와, 보유부가 보유하는 보유 데이터에 기초하여, 복수의 메모리 셀 블록 중의 소정의 메모리 셀 블록을 선택함과 함께, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 소정의 메모리 셀 블록에 대응하는 워드선을 통한 액세스 동작이 소정의 메모리 셀 블록에 대응하는 모든 워드선에 대하여 행하여진 경우에, 소정의 메모리 셀 블록에 대한 리프레시 동작이 행하여지지 않도록 제어할 수 있다. 여기서, 소정의 메모리 셀 블록에 대응하는 워드선을 통한 액세스 동작이 소정의 메모리 셀 블록에 대응하는 모든 워드선에 대하여 행하여진 경우에는, 소정의 메모리 셀 블록에 포함되는 모든 메모리 셀에 대하여 비교적 균일하게 액세스 동작이 행하여진다고 생각되므로, 디스터브에 의한 영향이 비교적 작다고 생각된다. 이 때문에, 소정의 메모리 셀 블록에 대응하는 워드선을 통한 액세스 동작이 소정의 메모리 셀 블록에 대응하는 모든 워드선에 대하여 행하여진 경우에, 소정의 메모리 셀 블록에 대한 리프레시 동작이 행하여지지 않도록 제어함으로써, 리프레시 동작 시에 메모리 셀이 받는 디스터브의 횟수를 감소시킬 수 있다.
상기 보유부를 구비하는 메모리에서, 바람직하게는, 리프레시부는, 선택된 메모리 셀 블록에 포함되는 워드선을 통한 액세스 동작이 선택된 메모리 셀 블록에 포함되는 모든 워드선에 대하여 있었던 경우에는, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대한 재기입은 행하지 않도록 제어한다. 이 경우, 선택된 메모리 셀 블록에 포함되는 모든 워드선에 대하여 액세스 동작이 있었던 경우에는, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 비교적 균일하게 액세스 동작이 행하여지고 있다고 생각되므로, 디스터브에 의한 영향이 비교적 작다고 생각된다. 따라서, 상기한 바와 같이, 액세스 동작이 선택된 메모리 셀 블록에 포함되는 모든 워드선에 대하여 있었던 경우에, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대한 재기입은 행하지 않도록 제어함으로써, 리프레시 동작의 횟수를 감소시킬 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시부는, 선택된 메모리 셀 블록에 대한 액세스 횟수가 소정 횟수에 도달해 있는 경우에, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 액세스 횟수가 비교적 적은 단계에서 리프레시 동작이 행하여지는 것을 억제할 수 있으므로, 이것에 의해서도, 리프레시 동작 시에 메모리 셀이 받는 디스터브의 횟수를 감소시킬 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 소정수의 메모리 셀이 각각 접속된 복수의 워드선을 더 구비하며, 리프레시부는, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 1개의 워드선에 연결되는 복수의 메모리 셀마다 재기입이 행하여지도록 제어한다. 이와 같이 구성하면, 각 메모리 셀에 대하여 개별로 리프레시 동작을 행하는 경우에 비하여, 리프레시 동작의 횟수를 감소시킬 수 있다.
이 경우, 바람직하게는, 메모리 셀 블록의 몇 개째의 워드선까지 재기입이 행하여졌는지를 기억하는 기억부를 더 구비한다. 이와 같이 구성하면, 기억부에 의해, 메모리 셀 블록의 몇 개째의 워드선까지 재기입이 행하여졌는지를 특정할 수 있으므로, 리프레시 동작이 행하여진 워드선에 재차 리프레시 동작이 행하여지는 것을 방지할 수 있다.
또한, 상기 하나의 양태에 따른 메모리에서, 메모리 셀은, 강유전체막을 갖는 강유전체 캐패시터를 포함하고 있어도 된다.
이하, 본 발명의 실시예를 도면에 기초하여 설명한다. 또한, 이하의 실시예의 설명에서는, 본 발명에 따른 메모리의 일례로서의 강유전체 메모리를 예로 들어 설명한다.
(제1 실시예)
우선, 도 1~도 7을 참조하여, 제1 실시예에 따른 강유전체 메모리의 구성에 대해서 설명한다.
제1 실시예에 따른 강유전체 메모리는, 도 1에 도시하는 바와 같이, 메모리 셀 어레이(1)와, 로우 디코더(2)와, 비교 회로(3)와, 기억부(4a)를 갖는 리프레시 제어 회로(4)와, 액세스 검출부(5) 및 스테이트 머신 회로(6)를 포함하는 클럭 생성 회로(7)와, 로우 어드레스 버퍼(8)와, 컬럼 어드레스 버퍼(9)와, 라이트 앰프(10)와, 리드 앰프(11)와, 입력 버퍼(12)와, 출력 버퍼(13)와, 컬럼 디코더(14)와, 워드선 소스 드라이버(15)와, 전압 생성 회로(16)와, 센스 앰프(17)와, 비트선 소스 드라이버(18)를 구비하고 있다. 또한, 리프레시 제어 회로(4)는, 본 발명의 「리프레시부」의 일례이다.
메모리 셀 어레이(1)에는, 복수의 워드선 WL과 복수의 비트선 BL이 교차하도록 배치되어 있음과 함께, 그 각 교차 위치에 강유전체 캐패시터(19)가 설치되어 있다. 이 강유전체 캐패시터(19)는, 워드선 WL과, 비트선 BL과, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막(도시 생략)에 의해 구성되어 있다. 그리고, 2개의 강유전체 캐패시터(19)에 의해, 1개의 메모리 셀(20)이 구성되어 있다.
또한, 도 2에 도시하는 바와 같이, 메모리 셀 어레이(1)는, 4개의 메모리 셀 블록(1a~1d)에 의해 구성되어 있다. 그리고, 복수의 워드선 WL은, 각 메모리 셀 블록(1a~1d)에 128개씩 배치되어 있다.
또한, 도 3에 도시하는 바와 같이, 로우 디코더(2)에는, 각 메모리 셀 블록(1a~1d)에 대응하는 모든 워드선 WL(도 2 참조)이 접속되어 있다. 또한, 로우 디코더(2)는, 로우 디코더 회로부(21)와, 각 메모리 셀 블록(1a~1d)에 1개씩 설치된 4개의 카운터 회로부(22a~22d)에 의해 구성되어 있다. 또한, 카운터 회로부(22a~22d)는, 본 발명의 「제1 횟수 검출부」의 일례이다. 이 카운터 회로 부(22a~22d)는, 4개의 메모리 셀 블록(1a~1d) 중의 대응하는 메모리 셀 블록에 대한 액세스 횟수(판독 동작 및 기입 동작의 횟수)를 검출하는 기능을 갖는다. 예를 들면, 4개의 메모리 셀 블록(1a~1d) 중의 메모리 셀 블록(1a)에 포함되는 메모리 셀(20)(도 1 참조)에 대하여 액세스 동작이 1회 행하여진 경우에는, 4개의 카운터 회로부(22a~22d) 중의 대응하는 카운터 회로부(22a)의 카운트 횟수가 +1만큼 카운트 업된다. 그리고, 각 카운터 회로부(22a~22d)에서 검출 된 카운트 횟수는, 각각, 10비트의 카운트 신호 CNTA~CNTD(도 4 참조)로 변환되어 출력된다.
여기서, 제1 실시예에서는, 비교 회로(3)는, 카운터 회로부(22a~22d)에 접속되어 있다. 또한, 비교 회로(3)는, 각 카운터 회로부(22a~22d)에서 검출된 카운트 횟수를 비교함으로써, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 검출하는 기능을 갖는다.
구체적으로는, 비교 회로(3)는, 도 4에 도시하는 바와 같이, 각 카운터 회로부(22a~22d)(도 3참조)로부터 출력되는 카운트 신호 CNTA~CNTD가 입력되면, 비교 데이터로서의 출력 신호 MXA~MXD가 출력되도록 구성되어 있다. 이 출력 신호 MXA~MXD는, 각각, 1비트 신호이며, 출력 신호 MXA~MXD는, 각각, 메모리 셀 블록(1a~1d)(도 3 참조)에 대응한다. 예를 들면, 메모리 셀 블록(1a)에 대한 액세스 횟수가 가장 많은 경우에는, 출력 신호 MXA가 「1」로 되고, 출력 신호 MXA 이외의 출력 신호 MXB~MXD가 「0」으로 된다. 즉, 비교 회로(3)는, 4개의 메모리 셀 블록(1a~1d)에서, 액세스 횟수가 가장 많은 메모리 셀 블록에 대응하는 출력 신호가 「1」로 되고, 액세스 횟수가 가장 많은 메모리 셀 블록 이외의 메모리 셀 블록에 대응하는 출력 신호가 「0」으로 되도록 구성되어 있다.
비교 회로(3)의 구체적인 회로 구성으로서는, 도 5에 도시하는 바와 같이, 비교 회로(3)의 내부에, 2개의 10비트 신호를 비교하는 6개의 비교기(31a~31f)가 배치되어 있다. 이 비교기(31a~31f)에는, 2개의 입력 단자 X 및 Y와, 1개의 출력 단자 MXY가 설치되어 있다. 비교기(31a)의 입력 단자 X 및 Y에는, 각각, 카운트 신호 CNTA 및 CNTB가 입력된다. 비교기(31b)의 입력 단자 X 및 Y에는, 각각, 카운트 신호 CNTA 및 CNTC가 입력된다. 비교기(31c)의 입력 단자 X 및 Y에는, 각각, 카운트 신호 CNTA 및 CNTD가 입력된다. 비교기(31d)의 입력 단자 X 및 Y에는, 각각, 카운트 신호 CNTB 및 CNTC가 입력된다. 비교기(31e)의 입력 단자 X 및 Y에는, 각각, 카운트 신호 CNTB 및 CNTD가 입력된다. 비교기(31f)의 입력 단자 X 및 Y에는, 각각, 카운트 신호 CNTC 및 CNTD가 입력된다. 또한, 비교기(31a~31f)의 출력 단자 MXY로부터는, 각각, 1비트의 출력 신호 MXY1~MXY6이 출력된다.
또한, 비교 회로(3)의 내부에는, 4개의 AND 회로부(32a~32d)가 배치되어 있다. AND 회로부(32a)의 입력 단자에는, 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. AND 회로부(32b)의 입력 단자에는, 출력 신호 MXY1, MXY4 및 MXY5가 입력된다. 단, AND 회로부(32b)에 입력되는 출력 신호 MXY1은, 인버터(33a)에 의해 반전된다. AND 회로부(32c)의 입력 단자에는, 출력 신호 MXY2, MXY4 및 MXY6이 입력된다. 단, AND 회로부(32c)에 입력되는 출력 신호 MXY2 및 MXY4는, 각각, 인버터(33b 및 33c)에 의해 반전된다. AND 회로부(32d)의 입력 단자에는, 출력 신호 MXY3, MXY5 및 MXY6이 입력된다. 단, AND 회로부(32d)에 입력되는 출력 신호 MXY3, MXY5 및 MXY6은, 각각, 인버터(33d, 33e 및 33f)에 의해 반전된다. 그리고, 상기한 비교 회로(3)의 출력 신호 MXA~MXD는, 각각, AND 회로부(32a~32d)로부터 출력된다.
또한, 비교기(31a)의 내부에는, 도 6에 도시하는 바와 같이, 2개의 1비트 신호를 비교하는 10개의 비교기(34a~34j)가 배치되어 있다. 비교기(34a~34j)의 입력 단자 X에는, 각각, 10비트의 카운트 신호 CNTA를 구성하는 1비트 신호 X0~X9가 입력된다. 예를 들면, 카운트 횟수가 1000회인 경우에는, 카운트 신호 CNTA가 「1111101000」으로 된다. 이 때문에, 비교기(34a~34j)의 입력 단자 X에 입력되는 1비트 신호 X0~X9는, 각각, 「0」, 「0」, 「0」, 「1」, 「0」, 「1」, 「1」, 「1」, 「1」 및 「1」로 된다. 또한, 비교기(34a~34j)의 입력 단자 Y에는, 각각, 10비트의 카운트 신호 CNTB를 구성하는 1비트 신호 Y0~Y9가 입력된다. 또한, 비교기(34a~34j)의 출력 단자 M으로부터는, 각각, 1비트의 출력 신호 M0~M9가 출력됨과 함께, 비교기(34a~34j)의 출력 단자 Q로부터는, 각각, 1비트의 출력 신호 Q0~Q9가 출력된다.
또한, 비교기(31a)의 내부에는, 17개의 AND 회로부(35a~35h 및 36a~36i)가 배치되어 있다. AND 회로부(35a~35h)의 한쪽의 입력 단자에는, 각각, 출력 신호 Q1~Q8이 입력된다. AND 회로부(35a~35g)의 다른쪽의 입력 단자에는, 각각, AND 회로부(35b~35h)의 출력 신호가 입력됨과 함께, AND 회로부(35h)의 다른쪽의 입력 단자에는, 출력 신호 Q9가 입력된다. 또한, AND 회로부(36a~36i)의 한쪽의 입력 단자에는, 각각, 출력 신호 M0~M8이 입력된다. AND 회로부(36a~36h)의 다른쪽의 입 력 단자에는, 각각, AND 회로부(35a~35h)의 출력 신호가 입력됨과 함께, AND 회로부(36i)의 다른쪽의 입력 단자에는, 출력 신호 Q9가 입력된다.
또한, 비교기(31a)의 내부에는, 3개의 OR 회로부(37a~37c)가 배치되어 있다. OR 회로부(37a)의 입력 단자에는, AND 회로부(36a~36e)의 출력 신호가 입력된다. OR 회로부(37b)의 입력 단자에는, 출력 신호 M9 및 AND 회로부(36f~36i)의 출력 신호가 입력된다. OR 회로부(37c)의 입력 단자에는, OR 회로부(37a 및 37b)의 출력 신호가 입력된다. 그리고, 상기한 비교기(31a)의 출력 신호 MXY1은, OR 회로부(37c)로부터 출력된다.
또한, 도 5에 도시한 비교기(31b~31f)는, 상기한 비교기(31a)와 마찬가지의 회로 구성을 갖는다.
또한, 비교기(34a)의 내부에는, 도 7에 도시하는 바와 같이, 2개의 AND 회로부(38a 및 38b)와, 1개의 NOR 회로부(39)가 배치되어 있다. AND 회로부(38a)의 입력 단자에는, 1비트 신호 X0 및 Y0이 입력된다. 단, AND 회로부(38a)에 입력되는 1비트 신호 Y0은, 인버터(40a)에 의해 반전된다. AND 회로부(38b)의 입력 단자에는, 1비트 신호 X0 및 Y0이 입력된다. 단, AND 회로부(38b)에 입력되는 1비트 신호 X0은, 인버터(40b)에 의해 반전된다.
또한, NOR 회로부(39)의 입력 단자에는, AND 회로부(38a 및 38b)의 출력 신호가 입력된다. 그리고, 상기한 비교기(34a)의 출력 신호 M0은, AND 회로부(38a)로부터 출력됨과 함께, 출력 신호 Q0은, NOR 회로부(39)로부터 출력된다.
또한, 도 6에 도시한 비교기(34b~34j)는, 상기한 비교기(34a)와 마찬가지의 회로 구성을 갖는다.
제1 실시예에서는, 상기한 바와 같이 비교 회로(3)를 구성함으로써, 4개의 메모리 셀 블록(1a~1d)(도 3 참조) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 검출하는 것이 가능하게 된다.
또한, 제1 실시예에서는, 도 3에 도시하는 바와 같이, 리프레시 제어 회로(4)는, 로우 디코더(2) 및 비교 회로(3)에 접속되어 있다. 이 제1 실시예의 리프레시 제어 회로(4)는, 상기한 비교 회로(3)로부터 출력되는 비교 데이터(출력 신호 MXA~MXD)에 기초하여, 메모리 셀(20)(도 1 참조)에 대한 리프레시 동작(재기입 동작)을 제어하는 기능을 갖는다.
예를 들면, 4개의 메모리 셀 블록(1a~1d) 중에서 메모리 셀 블록(1a)에 대한 액세스 횟수가 가장 많은 것으로 하면, 리프레시 제어 회로(4)에 의해 제어되는 리프레시 동작으로서는, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록(1a)이 선택된 후, 그 선택된 메모리 셀 블록(1a)에 대응하는 카운터 회로부(22a)에 의해 검출된 카운트 횟수가 소정 횟수에 도달해 있는 경우에, 선택된 메모리 셀 블록(1a)에 포함되는 메모리 셀(20)(도 1 참조)에 대하여 행하여진다. 또한, 액세스 검출부(5)는, 리프레시 제어 회로(4)에 접속되어 있다. 이 액세스 검출부(5)는, 메모리 셀(20)에 대한 액세스 동작(판독 동작 및 기입 동작)을 검출하는 기능을 갖는다.
또한, 도 1에 도시하는 바와 같이, 액세스 검출부(5)(클럭 생성 회로(7))는, 로우 어드레스 버퍼(8), 컬럼 어드레스 버퍼(9), 라이트 앰프(10) 및 리드 앰 프(11)에 접속되어 있다. 라이트 앰프(10) 및 리드 앰프(11)에는, 각각, 입력 버퍼(12) 및 출력 버퍼(13)가 접속되어 있다. 또한, 로우 어드레스 버퍼(8) 및 컬럼 어드레스 버퍼(9)는, 각각, 로우 디코더(2) 및 컬럼 디코더(14)에 접속되어 있다. 또한, 로우 디코더(2)에는, 워드선 소스 드라이버(15)가 접속됨과 함께, 워드선 소스 드라이버(15)에는, 전압 생성 회로(16) 및 클럭 생성 회로(7)의 스테이트 머신 회로(6)가 접속되어 있다. 또한, 메모리 셀 어레이(1)의 비트선 BL에는, 센스 앰프(17)를 통하여 컬럼 디코더(14)가 접속되어 있다. 또한, 센스 앰프(17)에는, 라이트 앰프(10), 리드 앰프(11) 및 비트선 소스 드라이버(18)가 접속됨과 함께, 비트선 소스 드라이버(18)에는, 전압 생성 회로(16) 및 스테이트 머신 회로(6)가 접속되어 있다.
다음으로, 도 1~도 8을 참조하여, 제1 실시예에 따른 강유전체 메모리의 동작에 대해서 설명한다.
제1 실시예에 따른 강유전체 메모리에서는, 우선, 전원의 기동 시에, 도 3에 도시한 4개의 카운터 회로부(22a~22d) 모두를 리세트함으로써, 각 카운터 회로부(22a~22d)로부터 출력되는 10비트의 카운트 신호 CNTA~CNTD(도 4 참조)를 「0」으로 한다.
이 후, 액세스 동작이 액세스 검출부(5)에 의해 검출됨으로써, 메모리 셀(20)(도 1 참조)에 대한 액세스 동작이 개시된다. 이 때, 예를 들면, 메모리 셀 블록(1a)에 포함되는 메모리 셀(20)에 대하여 액세스 동작이 행하여진 경우에는, 카운터 회로부(22a)의 카운트 횟수가 +1만큼 카운트 업된다. 이에 의해, 카운터 회로부(22a)로부터 출력되는 카운트 신호 CNTA가 「1」로 된다. 이 경우, 메모리 셀 블록(1b~1d)의 각각에 대응하는 카운터 회로부(22b~22d)로부터 출력되는 카운트 신호 CNTB~CNTD는, 「0」의 상태로 보유된다.
여기서, 도 1에 도시하는 바와 같이, 메모리 셀(20)에 대한 액세스 동작이 판독인 경우에는, 강유전체 메모리의 외부로부터 입력된 로우 어드레스에 대응하는 워드선 WL이 로우 디코더(2)에 의해 선택된다. 이에 의해, 선택된 워드선(이하, 선택 워드선이라 함)에 접속된 메모리 셀(20)의 데이터가 비트선 BL을 통하여 일괄하여 센스 앰프(17)에 의해 판독되며, 또한, 그 데이터가 센스 앰프(17)에 의해 증폭된다. 그리고, 센스 앰프(17)에 의해 증폭된 데이터는, 리드 앰프(11) 및 출력 버퍼(13)를 통하여 강유전체 메모리의 외부에 판독된다. 이 후, 데이터가 판독된 메모리 셀(20)에 대한 데이터의 재기입이 행하여진다.
그 한편, 메모리 셀(20)에 대한 액세스 동작이 기입 동작인 경우에는, 상기한 판독 동작과 마찬가지로, 선택 워드선 WL에 접속된 메모리 셀(20)의 데이터가 센스 앰프(17)에 의해 판독된 후, 그 판독된 데이터가 강유전체 메모리의 외부로부터 입력된 데이터로 재기입된다. 이 후, 그 재기입된 데이터가 센스 앰프(17)를 통하여 메모리 셀(20)에 기입된다.
또한, 상기한 판독 동작 후의 재기입 동작과, 기입 동작에서, 4개의 메모리 셀 블록(1a~1d)(도 2 참조) 중의 선택 워드선 WL을 포함하는 메모리 셀 블록에서는, 선택 워드선 WL 이외의 워드선 WL(이하, 비선택 워드선 WL이라 함)에 접속되는 메모리 셀(20)에 대하여 소정의 전압(1/2Vcc나 1/3Vcc 등)이 인가된다. 이에 의 해, 4개의 메모리 셀 블록(1a~1d) 중의 선택 워드선 WL을 포함하는 메모리 셀 블록에서, 비선택 워드선 WL에 접속되는 메모리 셀(20)에서는, 강유전체 캐패시터(19)의 분극량이 감소함으로써 디스터브가 발생한다.
또한, 도 3에 도시하는 바와 같이, 상기한 액세스 동작은, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다 행하여진다. 따라서, 4개의 카운터 회로부(22a~22d) 중의 대응하는 카운터 회로부에서는, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다 카운트 횟수가 누적된다.
또한, 제1 실시예에서는, 비교 회로(3)에서, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다, 각 메모리 셀 블록(1a~1d)에 대한 액세스 횟수의 비교 동작이 행하여진다. 이하에, 메모리 셀 블록(1a)에 대한 액세스 횟수가 1000회, 메모리 셀 블록(1b)에 대한 액세스 횟수가 1001회, 메모리 셀 블록(1c)에 대한 액세스 횟수가 1002회, 및, 메모리 셀 블록(1d)에 대한 액세스 횟수가 1003회인 경우에 행하여지는 비교 동작에 대해서 설명한다.
우선, 도 3 및 도 4에 도시하는 바와 같이, 메모리 셀 블록(1a)에 대한 액세스 횟수가 1000회인 경우에는, 카운터 회로부(22a)로부터 출력되는 카운트 신호 CNTA가 「1111101000」으로 된다. 또한, 메모리 셀 블록(1b)에 대한 액세스 횟수가 1001회인 경우에는, 카운터 회로부(22b)로부터 출력되는 카운트 신호 CNTB가 「1111101001」로 된다. 또한, 메모리 셀 블록(1c)에 대한 액세스 횟수가 1002회인 경우에는, 카운터 회로부(22c)로부터 출력되는 카운트 신호 CNTC가 「1111101010」으로 된다. 또한, 메모리 셀 블록(1d)에 대한 액세스 횟수가 1003회인 경우에는, 카운터 회로부(22d)로부터 출력되는 카운트 신호 CNTD가 「1111101011」로 된다.
그리고, 도 5에 도시하는 바와 같이, 비교 회로(3)에 포함되는 비교기(31a)에는, 입력 단자 X 및 Y의 각각에 카운트 신호 CNTA 및 CNTB가 입력된다. 또한, 비교기(31b)에는, 입력 단자 X 및 Y의 각각에 카운트 신호 CNTA 및 CNTC가 입력된다. 또한, 비교기(31c)에는, 입력 단자 X 및 Y의 각각에 카운트 신호 CNTA 및 CNTD가 입력된다. 또한, 비교기(31d)에는, 입력 단자 X 및 Y의 각각에 카운트 신호 CNTB 및 CNTC가 입력된다. 또한, 비교기(31e)에는, 입력 단자 X 및 Y의 각각에 카운트 신호 CNTB 및 CNTD가 입력된다. 또한, 비교기(31f)에는, 입력 단자 X 및 Y의 각각에 카운트 신호 CNTC 및 CNTD가 입력된다.
구체적으로는, 카운트 신호 CNTA 및 CNTB가 입력되는 비교기(31a)에서는, 도 6에 도시하는 바와 같이, 비교기(31a)를 구성하는 비교기(34a~34j)의 입력 단자 X에 입력되는 1비트 신호 X0~X9가, 각각, 「0」, 「0」, 「0」, 「1」, 「0」, 「1」, 「1」, 「1」, 「1」 및 「1」로 된다. 또한, 비교기(34a~34j)의 입력 단자 Y에 입력되는 1비트 신호 Y0~Y9가, 각각, 「1」, 「0」, 「0」, 「1」, 「0」, 「1」, 「1」, 「1」, 「1」 및 「1」로 된다.
이 때, 비교기(34a)의 내부에서는, 도 7에 도시하는 바와 같이, AND 회로부(38a)에 입력되는 1비트 신호 Y0은, 인버터(40a)에 의해 반전되어 「0」으로 된다. 이에 의해, AND 회로부(38a)로부터는, 비트값이 「0」인 신호가 출력된다. 그 한편, AND 회로부(38b)에 입력되는 비트 신호 X0은, 인버터(40b)에 의해 반전되어 「1」로 된다. 이에 의해, AND 회로부(38b)로부터는, 비트값이 「1」인 신호가 출력된다. 따라서, 비트값이 「0」인 신호 및 비트값이 「1」인 신호가 NOR 회로부(39)에 입력되므로, NOR 회로부(39)로부터 비트값이 「0」인 신호가 출력된다. 그 결과, 도 6에 도시한 비교기(34a)로부터의 출력 신호 M0 및 Q0은, 각각, 「0」 및 「0」으로 된다.
또한, 비교기(34b~34j)에서도, 상기한 비교기(34a)와 마찬가지의 동작이 행하여진다. 즉, 비교기(34b~34j)로부터의 출력 신호 M1~M9는, 모두 「0」으로 됨과 함께, 비교기(34b~34j)로부터의 출력 신호 Q1~Q9는, 모두 「1」로 된다.
그리고, 도 6에 도시하는 바와 같이, AND 회로부(35h)에는, 비트값이 「1」인 출력 신호 Q9 및 Q8이 입력되므로, AND 회로부(35h)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35g)에는, 비트값이 「1」인 출력 신호 Q7 및 AND 회로부(35h)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35g)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35f)에는, 비트값이 「1」인 출력 신호 Q6 및 AND 회로부(35g)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35f)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35e)에는, 비트값이 「1」인 출력 신호 Q5 및 AND 회로부(35f)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35e)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35d)에는, 비트값이 「1」인 출력 신호 Q4 및 AND 회로부(35e)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35d)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35c)에는, 비트값이 「1」인 출력 신호 Q3 및 AND 회로부(35d)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35c)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35b)에는, 비트값이 「1」인 출력 신호 Q2 및 AND 회로부(35c)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35b)로부터 비트값이 「1」인 신호가 출력된다. 또한, AND 회로부(35a)에는, 비트값이 「1」인 출력 신호 Q1 및 AND 회로부(35b)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(35a)로부터 비트값이 「1」인 신호가 출력된다.
또한, AND 회로부(36a)에는, 비트값이 「0」인 출력 신호 M0 및 AND 회로부(35a)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36a)로부터 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(36b)에는, 비트값이 「0」인 출력 신호 M1 및 AND 회로부(35b)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36b)로부터 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(36c)에는, 비트값이 「0」인 출력 신호 M2 및 AND 회로부(35c)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36c)로부터 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(36d)에는, 비트값이 「0」인 출력 신호 M3 및 AND 회로부(35d)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36d)로부터 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(36e)에는, 비트값이 「0」인 출력 신호 M4 및 AND 회로부(35e)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36e)로부터 비트값이 「0」인 신호가 출력된다.
또한, AND 회로부(36f)에는, 비트값이 「0」인 출력 신호 M5 및 AND 회로부(35f)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36f)로부터 비트 값이 「0」인 신호가 출력된다. 또한, AND 회로부(36g)에는, 비트값이 「0」인 출력 신호 M6 및 AND 회로부(35g)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36g)로부터 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(36h)에는, 비트값이 「0」인 출력 신호 M7 및 AND 회로부(35h)의 비트값이 「1」인 출력 신호가 입력되므로, AND 회로부(36h)로부터 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(36i)에는, 비트값이 「0」인 출력 신호 M8 및 비트값이 「1」인 출력 신호 Q9가 입력되므로, AND 회로부(36i)로부터 비트값이 「0」인 신호가 출력된다.
그리고, OR 회로부(37a)에는, AND 회로부(36a~36e)의 비트값이 「0」인 출력 신호가 입력되므로, OR 회로부(37a)로부터 비트값이 「0」인 신호가 출력된다. 또한, OR 회로부(37b)에는, AND 회로부(36f~36i)의 비트값이 「0」인 출력 신호와, 비트값이 「0」인 출력 신호 M9가 입력되므로, OR 회로부(37b)으로부터 비트값이 「0」인 신호가 출력된다. 따라서, 비트값이 「0」인 2개의 신호가 OR 회로부(37c)에 입력되므로, OR 회로부(37c)로부터 비트값이 「0」인 신호가 출력된다. 그 결과, 도 5에 도시한 비교기(31a)로부터의 출력 신호 MXY1은, 「0」으로 된다.
또한, 비교기(31b~31f)에서도, 상기한 비교기(31a)와 마찬가지의 동작이 행하여진다. 즉, 비교기(31b~31f)로부터의 출력 신호 MXY2~MXY6은, 모두 「0」으로 된다.
이에 의해, 도 5에 도시하는 바와 같이, AND 회로부(32a)에는, 비트값이 「0」인 출력 신호 MXY1~MXY3이 입력된다. 또한, AND 회로부(32b)에는, 비트값이 「1 」로 반전된 출력 신호 MXY1과, 비트값이 「0」인 출력 신호 MXY4 및 MXY5가 입력된다. 또한, AND 회로부(32c)에는, 비트값이 「1」로 반전된 출력 신호 MXY2 및 MXY4와, 비트값이 「0」인 출력 신호 MXY6이 입력된다. 또한, AND 회로부(32d)에는, 비트값이 「1」로 반전된 출력 신호 MXY3, MXY5 및 MXY6이 입력된다.
그 결과, 메모리 셀 블록(1a)에 대응하는 출력 신호 MXA가 「0」으로 됨과 함께, 메모리 셀 블록(1b)에 대응하는 출력 신호 MXB가 「0」으로 된다. 또한, 메모리 셀 블록(1c)에 대응하는 출력 신호 MXC가 「0」으로 됨과 함께, 메모리 셀 블록(1d)에 대응하는 출력 신호 MXD가 「1」로 된다. 이에 의해, 비교 회로(3)에서, 메모리 셀 블록(1d)에 대한 액세스 횟수가 가장 많은 것이 검출된다.
또한, 제1 실시예에서는, 도 8에 도시하는 바와 같이, 액세스 동작이 없는 기간 Tn에, 리프레시 동작을 삽입한다. 이하에, 기간 Tn -1의 시점에서, 메모리 셀 블록(1a)에 대한 액세스 횟수가 1000회, 메모리 셀 블록(1b)에 대한 액세스 횟수가 1001회, 메모리 셀 블록(1c)에 대한 액세스 횟수가 1002회, 및, 메모리 셀 블록(1d)에 대한 액세스 횟수가 1003회인 경우에 행하여지는 리프레시 동작에 대해서 설명한다.
이 제1 실시예에서는, 리프레시 제어 회로(4)는, 리프레시 동작을 행하는 기간마다, 비교 회로(3)로부터 출력되는 출력 신호 MXA~MXD에 기초하여, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 선택한다. 즉, 제1 실시예에서는, 리프레시 제어 회로(4)는, 액세스 동작이 없는 기간 Tn이 발 생하면, 기간 Tn의 직전의 액세스 동작이 행하여진 기간 Tn -1에서의 비교 데이터(출력 신호 MXA~MXD)에 기초하여, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록(1d)을 선택한다. 이 후, 리프레시 제어 회로(4)는, 메모리 셀 블록(1d)에 대한 액세스 횟수가 소정 횟수(예를 들면, 1000회)에 도달해 있으면, 메모리 셀 블록(1d)에 포함되는 메모리 셀(20)에 대하여 리프레시 동작이 행하여지도록, 로우 디코더(2)에 리프레시 동작을 개시시키기 위한 제어 신호를 출력한다. 그 결과, 액세스 동작이 없는 기간 Tn에서, 메모리 셀 블록(1d)에 포함되는 128개의 워드선 중의 1개의 워드선을 통한 리프레시 동작이 행하여진다.
이 후, 액세스 동작이 반복해서 행하여진 후, 다시 액세스 동작이 없는 기간 Tn +3이 발생하면, 리프레시 제어 회로(4)는, 기간 Tn +3의 직전의 액세스 동작이 행하여진 기간 Tn +2에서의 비교 데이터(출력 신호 MXA~MXD)에 기초하여, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 소정의 메모리 셀 블록을 선택한다. 여기서, 기간 Tn +1 및 Tn +2에서, 메모리 셀 블록(1c)에 포함되는 메모리 셀(20)에 대하여 반복하여 액세스 동작이 행하여진 것으로 하면, 메모리 셀 블록(1c)에 대한 액세스 횟수가 가장 많아진다. 이 경우, 리프레시 제어 회로(4)는, 액세스 동작이 없는 기간 Tn +3에서는, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록(1c)을 선택함과 함께, 그 선택된 메모리 셀 블록(1c)에 포함되는 메모리 셀(20)에 대하여 리프레시 동작이 행하여지도록 제어한다.
이와 같이, 상기한 액세스 동작 및 리프레시 동작이 반복해서 행하여진다. 또한, 리프레시 제어 회로(4)의 기억부(4a)에는, 4개의 메모리 셀 블록(1a~1d)마다 몇 개째의 워드선 WL까지 리프레시 동작이 행하여졌는지가 기억된다. 그리고, 예를 들면, 4개의 메모리 셀 블록(1a~1d) 중의 메모리 셀 블록(1a)에 대한 리프레시 동작이 모두 종료된 경우에는, 대응하는 카운터 회로부(22a)를 리세트한다.
제1 실시예에서는, 상기한 바와 같이, 각 카운터 회로부(22a~22d)에서 검출된 카운트 횟수를 비교함으로써, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 검출하는 비교 회로(3)를 설치함으로써, 4개의 메모리 셀 블록(1a~1d) 중의 2개 이상의 메모리 셀 블록의 각각에 대한 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달해 있는 경우에, 리프레시 제어 회로(4)에 의해 제어되는 리프레시 동작을 행하는 기간마다, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 리프레시 제어 회로(4)에 의해 선택할 수 있다. 이에 의해, 리프레시 제어 회로(4)에 의해 제어되는 리프레시 동작을 행하는 기간마다, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다. 따라서, 4개의 메모리 셀 블록(1a~1d) 중의 소정의 메모리 셀 블록에 대하여 액세스 동작이 집중적으로 행하여져 그 소정의 메모리 셀 블록에 대한 액세스 횟수가 가장 많아진 경우에는, 그 시점에서, 그 소정의 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있으므로, 그 소정의 메모리 셀 블록에 포함되는 메모리 셀(20)에 디스터브가 누적되는 것을 억제할 수 있다. 그 결과, 디스터브에 의한 데이터의 소실을 억제 할 수 있다.
또한, 제1 실시예에서는, 상기한 바와 같이, 리프레시 동작을 행하는 기간마다, 비교 회로(3)로부터 출력되는 출력 신호 MXA~MXD에 기초하여, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 선택함으로써, 최신의 비교 데이터(출력 신호 MXA~MXD)에 기초하여 리프레시 동작이 제어되므로, 용이하게, 리프레시 동작의 시점에서 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다.
또한, 제1 실시예에서는, 상기한 바와 같이, 리프레시 동작을 행하는 기간에서, 4개의 메모리 셀 블록(1a~1d) 중의 리프레시 제어 회로(4)에 의해 선택된 소정의 메모리 셀 블록에 대한 액세스 횟수가 소정 횟수에 도달한 경우에, 선택된 소정의 메모리 셀 블록에 포함되는 메모리 셀(20)에 대하여 우선적으로 리프레시 동작이 행하여지도록 제어함으로써, 액세스 횟수가 비교적 적은 단계에서 리프레시 동작이 행하여지는 것을 억제할 수 있으므로, 리프레시 동작 시에 메모리 셀(20)이 받는 디스터브의 횟수를 감소시킬 수 있다.
도 9를 참조하여, 이 제1 실시예의 변형예에 따른 강유전체 메모리의 동작에서는, 상기 제1 실시예와 달리, 1사이클의 기간 내에, 액세스 동작과 리프레시 동작의 양방을 행한다. 이하에, 메모리 셀 블록(1d)에 대한 액세스 횟수가 가장 많은 경우에 대해 설명한다.
구체적으로는, 우선, 도 9의 기간 Tn 내에서, 메모리 셀 블록(1a)에 포함되 는 메모리 셀(20)에 대하여 액세스 동작을 행한다. 이 후, 기간 Tn에서의 비교 회로(3)의 비교 데이터(출력 신호 MXA~MXD)에 기초하여, 액세스 횟수가 가장 많은 메모리 셀 블록(1d)이 리프레시 제어 회로(4)에 의해 선택된다. 이에 의해, 메모리 셀 블록(1d)에 포함되는 메모리 셀(20)에 대하여 리프레시 동작이 행하여진다. 또한, 도 9의 기간 Tn +1 내에서, 메모리 셀 블록(1d)에 포함되는 메모리 셀(20)에 대하여 액세스 동작을 행한다. 이 후, 기간 Tn +1에서의 비교 회로(3)의 비교 데이터(출력 신호 MXA~MXD)에 기초하여, 액세스 횟수가 가장 많은 메모리 셀 블록(1d)이 리프레시 제어 회로(4)에 의해 선택된다. 이에 의해, 메모리 셀 블록(1d)에 포함되는 메모리 셀(20)에 대하여 리프레시 동작이 행하여진다. 즉, 도 9의 기간 Tn +1에서는, 1사이클의 기간 내에, 동일한 메모리 셀 블록(1d)에 포함되는 메모리 셀(20)에 대하여, 액세스 동작과 리프레시 동작의 양방이 행하여진다.
상기한 바와 같이 강유전체 메모리를 동작시킨 경우에도, 상기 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제2 실시예)
도 10~도 12를 참조하여, 이 제2 실시예에서는, 상기 제1 실시예와 달리, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가 많은 순번을 검출하는 경우에 대해 설명한다.
이 제2 실시예에서는, 도 10에 도시하는 바와 같이, 도 2에 도시한 제1 실시예의 구성에서, 비교 회로(3) 대신에, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가 많은 순번을 검출하는 것이 가능한 비교 회로(50)가 설치되어 있다. 또한, 제2 실시예의 비교 회로(50) 이외의 구성은, 상기 제1 실시예와 마찬가지이다.
제2 실시예의 비교 회로(50)는, 도 11에 도시하는 바와 같이, 각 카운터 회로부(22a~22d)(도 10 참조)로부터 출력되는 카운트 신호 CNTA~CNTD가 입력되면, 순번 데이터로서의 출력 신호 MXA~MXD가 출력되도록 구성되어 있다. 이 출력 신호 MXA~MXD는, 2비트 신호이며, 출력 신호 MXA~MXD는, 각각, 메모리 셀 블록(1a~1d)(도 10 참조)에 대응한다. 예를 들면, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가, 메모리 셀 블록(1a, 1b, 1c 및 1d)의 순번으로 많은 경우에는, 출력 신호 MXA, MXB, MXC 및 MXD가, 각각, 「11」, 「10」, 「01」 및 「00」으로 된다. 즉, 비교 회로(50)는, 4개의 메모리 셀 블록(1a~1d)에서, 액세스 횟수가 많은 쪽부터 순서대로, 대응하는 출력 신호가 「11」, 「10」, 「01」 및 「00」로 되도록 구성되어 있다.
비교 회로(50)의 구체적인 회로 구성으로서는, 도 12에 도시하는 바와 같이, 비교 회로(50)의 내부에, 2개의 10비트 신호를 비교하는 6개의 비교기(31a~31f)가 배치되어 있다. 이 비교기(31a~31f)는, 각각, 도 5에 도시한 제1 실시예의 비교 회로(3)의 내부에 배치된 비교기(31a~31f)와 마찬가지의 회로 구성을 갖는다. 즉, 비교기(31a~31f)로부터는, 각각, 1비트의 출력 신호 MXY1~MXY6이 출력된다.
또한, 비교 회로(50)의 내부에는, 출력 신호 MXA~MXD의 각각에 대응하는 회로부(51~54)가 배치되어 있다. 회로부(51)는, 4개의 AND 회로부(51a~51d)와, 2개 의 OR 회로부(51e 및 51f)에 의해 구성되어 있다. AND 회로부(51a)에는, 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. AND 회로부(51b)에는, 출력 신호 MXY4 및 MXY5가 입력된다. AND 회로부(51c)에는, 출력 신호 MXY3 및 MXY4가 입력된다. 단, AND 회로부(51c)에 입력되는 출력 신호 MXY4는, 인버터(55d)에 의해 반전된다. AND 회로부(51d)에는, 출력 신호 MXY4 및 MXY6이 입력된다. 단, AND 회로부(51d)에 입력되는 출력 신호 MXY4는, 인버터(55d)에 의해 반전된다.
또한, OR 회로부(51e)에는, AND 회로부(51a 및 51b)의 출력 신호가 입력된다. OR 회로부(51f)에는, AND 회로부(51a, 51c 및 51d)의 출력 신호가 입력된다. 그리고, 상기한 2비트의 출력 신호 MXA를 구성하는 1비트 신호 MXA1은, OR 회로부(51e)로부터 출력됨과 함께, 2비트의 출력 신호 MXA를 구성하는 1비트 신호 MXA0은, OR 회로부(51f)로부터 출력된다.
또한, 회로부(52)는, 12개의 AND 회로부(52a~52l)와, 4개의 OR 회로부(52m~52p)와, 3개의 Ex-OR(Exclusive-OR) 회로부(52q~52s)에 의해 구성되어 있다. AND 회로부(52a)에는, 출력 신호 MXY3, MXY4 및 MXY5가 입력된다. AND 회로부(52b)에는, 출력 신호 MXY3 및 MXY5가 입력된다. 단, AND 회로부(52b)에 입력되는 출력 신호 MXY3 및 MXY5는, 각각, 인버터(55c 및 55e)에 의해 반전된다. AND 회로부(52c)에는, 출력 신호 MXY2, MXY3 및 MXY4가 입력된다. 단, AND 회로부(52c)에 입력되는 출력 신호 MXY2 및 MXY4는, 각각, 인버터(55b 및 55d)에 의해 반전된다. Ex-OR 회로부(52q)에는, 출력 신호 MXY4 및 MXY5가 입력된다.
또한, OR 회로부(52m)에는, AND 회로부(52a 및 52b)의 출력 신호가 입력된 다. AND 회로부(52k)에는, 출력 신호 MXY2 및 OR 회로부(52m)의 출력 신호가 입력된다. AND 회로부(52h)에는, 출력 신호 MXY2, MXY3 및 Ex-OR 회로부(52q)의 출력 신호가 입력된다. 단, AND 회로부(52h)에 입력되는 출력 신호 MXY2 및 MXY3은, 각각, 인버터(55b 및 55c)에 의해 반전된다. OR 회로부(52o)에는, AND 회로부(52c, 52h 및 52k)의 출력 신호가 입력된다. 그리고, 상기한 2비트의 출력 신호 MXB를 구성하는 1비트 신호 MXB1은, OR 회로부(52o)로부터 출력된다.
또한, AND 회로부(52d)에는, 출력 신호 MXY2, MXY3, MXY4 및 MXY6이 입력된다. 단, AND 회로부(52d)에 입력되는 출력 신호 MXY4는, 인버터(55d)에 의해 반전된다. Ex-OR 회로부(52r)에는, 출력 신호 MXY2 및 MXY3이 입력된다. AND 회로부(52e)에는, 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. 단, AND 회로부(52e)에 입력되는 출력 신호 MXY1은, 인버터(55a)에 의해 반전된다. AND 회로부(52f)에는, 출력 신호 MXY3 및 MXY4가 입력된다. Ex-OR 회로부(52s)에는, 출력 신호 MXY4 및 MXY6이 입력된다. AND 회로부(52g)에는, 출력 신호 MXY1, MXY2, MXY3 및 MXY6이 입력된다. 단, AND 회로부(52g)에 입력되는 출력 신호 MXY2, MXY3 및 MXY6은, 각각, 인버터(55b, 55c 및 55f)에 의해 반전된다.
또한, AND 회로부(52i)에는, 출력 신호 MXY1 및 Ex-OR 회로부(52r)의 출력 신호가 입력된다. AND 회로부(52j)에는, 출력 신호 MXY3 및 Ex-OR 회로부(52s)의 출력 신호가 입력된다. 단, AND 회로부(52j)에 입력되는 출력 신호 MXY3 및 Ex-OR 회로부(52s)의 출력 신호는, 각각, 인버터(55c 및 55g)에 의해 반전된다. OR 회로부(52n)에는, AND 회로부(52f 및 52j)의 출력 신호가 입력된다. AND 회로부(52l) 에는, 출력 신호 MXY1, MXY2 및 OR 회로부(52n)의 출력 신호가 입력된다. 단, AND 회로부(52l)에 입력되는 출력 신호 MXY1 및 MXY2는, 각각, 인버터(55a 및 55b)에 의해 반전된다. 또한, OR 회로부(52p)에는, AND 회로부(52d, 52e, 52g, 52i 및 52l)의 출력 신호가 입력된다. 그리고, 상기한 2비트의 출력 신호 MXB를 구성하는 1비트 신호 MAX0은, OR 회로부(52p)로부터 출력된다.
또한, 회로부(53)는, 9개의 AND 회로부(53a~53i)와, 2개의 OR 회로부(53j 및 53k)와, 3개의 Ex-OR 회로부(53l~53n)에 의해 구성되어 있다. AND 회로부(53a)에는, 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. 단, AND 회로부(53a)에 입력되는 출력 신호 MXY2 및 MXY3은, 각각, 인버터(55b 및 55c)에 의해 반전된다. AND 회로부(53b)에는, 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. 단, AND 회로부(53b)에 입력되는 출력 신호 MXY1 및 MXY3은, 각각, 인버터(55a 및 55c)에 의해 반전된다. AND 회로부(53c)에는, 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. 단, AND 회로부(53c)에 입력되는 출력 신호 MXY1 및 MXY2는, 각각, 인버터(55a 및 55b)에 의해 반전된다. AND 회로부(53d)에는, 출력 신호 MXY1, MXY2, MXY3, MXY4 및 MXY5가 입력된다. 단, AND 회로부(53d)에 입력되는 출력 신호 MXY1, MXY2, MXY3, MXY4 및 MXY5는, 각각, 인버터(55a, 55b, 55c, 55d 및 55e)에 의해 반전된다. 또한, Ex-OR 회로부(53l)에는, 출력 신호 MXY4 및 MXY5가 입력된다.
또한, AND 회로부(53g)에는, 출력 신호 MXY1 및 Ex-OR 회로부(53l)의 출력 신호가 입력된다. 또한, OR 회로부(53j)에는, AND 회로부(53a, 53b, 53c, 53d 및 53g)의 출력 신호가 입력된다. 그리고, 상기한 2비트의 출력 신호 MXC을 구성하는 1비트 신호 MXC1은, OR 회로부(53j)로부터 출력된다.
또한, Ex-OR 회로부(53m)에는, 출력 신호 MXY1 및 MXY4가 입력된다. AND 회로부(53e)에는, 출력 신호 MXY3, MXY4, MXY5 및 MXY6이 입력된다. 단, AND 회로부(53e)에 입력되는 출력 신호 MXY4, MXY5 및 MXY6은, 각각, 인버터(55d, 55e 및 55f)에 의해 반전된다. 또한 Ex-OR 회로부(53n)에는, 출력 신호 MXY3 및 MXY6이 입력된다. 또한, AND 회로부(53f)에는, MXY1, MXY2, MXY3 및 MXY4가 입력된다. 단, AND 회로부(53f)에 입력되는 출력 신호 MXY1, MXY2 및 MXY4는, 각각, 인버터(55a, 55b 및 55d)에 의해 반전된다.
또한, AND 회로부(53h)에는, 출력 신호 MXY3, MXY5 및 Ex-OR 회로부(53m)의 출력 신호가 입력된다. 단, AND 회로부(53h)에 입력되는 출력 신호 MXY3 및 MXY5는, 각각, 인버터(55c 및 55e)에 의해 반전된다. AND 회로부(53i)에는, 출력 신호 MXY4, MXY5 및 Ex-OR 회로부(53n)의 출력 신호가 입력된다. 단, AND 회로부(53i)에 입력되는 Ex-OR 회로부(53n)의 출력 신호는, 인버터(55h)에 의해 반전된다. 또한, OR 회로부(53k)에는, AND 회로부(53e, 53f, 53h 및 53i)의 출력 신호가 입력된다. 그리고, 상기한 2비트의 출력 신호 MXC를 구성하는 1비트 신호 MXC0은, OR 회로부(53k)로부터 출력된다.
또한, 회로부(54)는, 4개의 AND 회로부(54a~54d)와, 2개의 OR 회로부(54e 및 54f)에 의해 구성되어 있다. AND 회로부(54a)에는, 출력 신호 MXY2 및 MXY3이 입력된다. 단, AND 회로부(54a)에 입력되는 출력 신호 MXY2 및 MXY3은, 각각, 인버터(55b 및 55c)에 의해 반전된다. AND 회로부(54b)에는, 출력 신호 MXY4 및 MXY5 가 입력된다. 단, AND 회로부(54b)에 입력되는 출력 신호 MXY4 및 MXY5는, 각각, 인버터(55d 및 55e)에 의해 반전된다. 또한, AND 회로부(54c)에는, 출력 신호 MXY1 및 MXY3이 입력된다. 단, AND 회로부(54c)에 입력되는 출력 신호 MXY1 및 MXY3은, 각각, 인버터(55a 및 55c)에 의해 반전된다. AND 회로부(54d)에는, 출력 신호 MXY4 및 MXY6이 입력된다. 단, AND 회로부(54d)에 입력되는 출력 신호 MXY6은, 인버터(55f)에 의해 반전된다.
또한, OR 회로부(54e)에는, AND 회로부(54a 및 54b)의 출력 신호가 입력된다. OR 회로부(54f)에는, AND 회로부(54c 및 54d)의 출력 신호가 입력된다. 그리고, 상기한 2비트의 출력 신호 MXD를 구성하는 1비트 신호 MXD1은, OR 회로부(54e)로부터 출력됨과 함께, 2비트의 출력 신호 MXD를 구성하는 1비트 신호 MXD0은, OR 회로부(54f)로부터 출력된다.
제2 실시예에서는, 상기한 바와 같이 비교 회로(50)를 구성함으로써, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가 많은 순번을 검출하는 것이 가능하게 된다.
그리고, 제2 실시예에서는, 도 10에 도시하는 바와 같이, 리프레시 제어 회로(4)는, 비교 회로(50)로부터 출력되는 순번 데이터(출력 신호 MXA~MXD)에 기초하여, 리프레시 동작을 제어한다.
다음으로, 도 10~도 13을 참조하여, 제2 실시예에 따른 강유전체 메모리의 동작에 대해서 설명한다. 또한, 제2 실시예에서는, 액세스 동작과 리프레시 동작이 병행해서 행하여진다.
이 제2 실시예에서는, 상기 제1 실시예와 마찬가지로, 비교 회로(50)에서, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다, 각 메모리 셀 블록(1a~1d)에 대한 액세스 횟수의 비교 동작이 행하여진다. 이하에, 상기 제1 실시예와 마찬가지로, 메모리 셀 블록(1a)에 대한 액세스 횟수가 1000회, 메모리 셀 블록(1b)에 대한 액세스 횟수가 1001회, 메모리 셀 블록(1c)에 대한 액세스 횟수가 1002회, 및, 메모리 셀 블록(1d)에 대한 액세스 횟수가 1003회인 경우에 행하여지는 비교 동작에 대해서 설명한다.
우선, 도 12에 도시하는 바와 같이, 각 메모리 셀 블록(1a~1d)(도 10 참조)에 대한 액세스 횟수가 상기한 횟수인 경우에는, 상기 제1 실시예와 마찬가지로, 비교기(31a~31f)로부터의 출력 신호 MXY1~MXY6은, 모두 「0」으로 된다. 이 경우에는, 회로부(51)로부터 출력되는 출력 신호 MXA1 및 MXA0이 「0」으로 된다. 또한, 회로부(52)로부터 출력되는 출력 신호 MXB1이 「0」으로 됨과 함께, 출력 신호 MXB0이 「1」로 된다. 또한, 회로부(53)로부터 출력되는 출력 신호 MXC1이 「1」로 됨과 함께, 출력 신호 MXC0이 「0」으로 된다. 또한, 회로부(54)로부터 출력되는 출력 신호 MXD1 및 MXD0이 「1」로 된다. 이와 같이, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가, 메모리 셀 블록(1d, 1c, 1b 및 1a)의 순번으로 많은 경우에는, 비교 회로(50)로부터 출력되는 출력 신호 MXA, MXB, MXC 및 MXD(도 11 참조)가, 각각, 「00」, 「01」, 「10」 및 「11」로 된다.
구체적으로는, 회로부(51)에서는, AND 회로부(51a)에, 비트값이 「0」인 3개의 출력 신호 MXY1, MXY2 및 MXY3이 입력된다. 이에 의해, AND 회로부(51a)로부터 는, 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(51b)에는, 비트값이 「0」인 2개의 출력 신호 MXY4 및 MXY5가 입력된다. 이에 의해, AND 회로부(51b)로부터는, 비트값이 「0」인 신호가 출력된다. 따라서, OR 회로부(51e)에 입력되는 2개의 신호가 「0」으로 되므로, OR 회로부(51e)로부터 출력되는 출력 신호 MXA1이 「0」으로 된다.
또한, 회로부(51)에서, AND 회로부(51c)에는, 비트값이 「0」인 출력 신호 MXY3과, 인버터(55d)에 의해 반전된 비트값이 「1」인 출력 신호 MXY4가 입력된다. 이에 의해, AND 회로부(51c)로부터는, 비트값이 「0」인 신호가 출력된다. 또한, AND 회로부(51d)에는, 인버터(55d)에 의해 반전된 비트값이 「1」인 출력 신호 MXY4와, 비트값이 「0」인 출력 신호 MXY6이 입력된다. 이에 의해, AND 회로부(51d)로부터는, 비트값이 「0」인 신호가 출력된다. 따라서, OR 회로부(51f)에 입력되는 2개의 신호가 「0」으로 되므로, OR 회로부(51f)로부터 출력되는 출력 신호 MXA0이 「0」으로 된다.
그 결과, 메모리 셀 블록(1a)에 대응하는 출력 신호 MXA의 2자릿수째가 「0」으로 되고, 출력 신호 MXA의 1자릿수째가 「0」으로 된다. 즉, 비교 회로(50)로부터 출력되는 출력 신호 MXA가 「00」으로 된다.
또한, 회로부(52~54)에서도, 상기한 회로부(51)와 마찬가지의 동작이 행하여진다. 즉, 회로부(52)에서는, OR 회로부(52o)로부터 출력되는 출력 신호 MXB1이 「0」으로 되고, OR 회로부(52p)로부터 출력되는 출력 신호 MXB0이 「1」로 된다. 또한, 회로부(53)에서는, OR 회로부(53j)로부터 출력되는 출력 신호 MXC1이 「1」 로 되고, OR 회로부(53k)로부터 출력되는 출력 신호 MXC0이 「0」으로 된다. 또한, 회로부(54)에서는, OR 회로부(54e)로부터 출력되는 출력 신호 MXD1이 「1」로 되고, OR 회로부(54f)로부터 출력되는 출력 신호 MXD0이 「1」로 된다.
이와 같이, 제2 실시예에서는, 비교 회로(50)에서, 출력 신호 MXA, MXB, MXC 및 MXD가, 각각, 「00」, 「01」, 「10」 및 「11」로 됨으로써, 메모리 셀 블록(1d, 1c, 1b 및 1a)의 순번으로 액세스 횟수가 많은 것이 검출된다.
또한, 예를 들면, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가, 메모리 셀 블록(1a, 1b, 1c 및 1d)의 순번으로 많은 경우에는, 비교기(31a~31f)로부터의 출력 신호 MXY1~MXY6이 모두 「1」로 된다. 이 경우에는, 회로부(51)로부터 출력되는 출력 신호 MXA1 및 MXA0이 「1」로 된다. 또한, 회로부(52)로부터 출력되는 출력 신호 MXB1이 「1」로 됨과 함께, 출력 신호 MXB0이 「0」으로 된다. 또한, 회로부(53)로부터 출력되는 출력 신호 MXC1이 「0」으로 됨과 함께, 출력 신호 MXC0이 「1」로 된다. 또한, 회로부(54)로부터 출력되는 출력 신호 MXD1 및 MXD0이 「0」으로 된다. 따라서, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가, 메모리 셀 블록(1a, 1b, 1c 및 1d)의 순번으로 많은 경우에는, 비교 회로(50)로부터 출력되는 출력 신호 MXA, MXB, MXC 및 MXD가, 각각, 「11」, 「10」, 「01」 및 「00」으로 된다.
또한, 제2 실시예에서는, 도 13에 도시하는 바와 같이, 액세스 동작과 병행해서, 리프레시 동작을 행한다. 이하에, 기간 Tn -1의 시점에서, 메모리 셀 블 록(1a)에 대한 액세스 횟수가 1000회, 메모리 셀 블록(1b)에 대한 액세스 횟수가 1001회, 메모리 셀 블록(1c)에 대한 액세스 횟수가 1002회, 및, 메모리 셀 블록(1d)에 대한 액세스 횟수가 1003회인 경우에, 기간 Tn 이후에 행하여지는 리프레시 동작에 대해서 설명한다.
우선, 기간 Tn에서, 메모리 셀 블록(1a)에 포함되는 메모리 셀(도시 생략)에 대하여 액세스 동작을 행한다. 이 때, 리프레시 제어 회로(4)는, 기간 Tn 직전의 액세스 동작이 행하여진 기간 Tn -1에서의 순번 데이터(출력 신호 MXA~MXD)에 기초하여, 메모리 셀 블록(1a) 이외의 메모리 셀 블록(1b~1d) 중에서, 액세스 횟수가 가장 많은 메모리 셀 블록(1d)을 선택한다. 이 후, 리프레시 제어 회로(4)는, 메모리 셀 블록(1d)에 대한 액세스 횟수가 소정 횟수(예를 들면, 1000회)에 도달해 있으면, 메모리 셀 블록(1d)에 포함되는 메모리 셀(도시 생략)에 대하여 리프레시 동작이 행하여지도록, 로우 디코더(2)에 대하여 리프레시 동작을 개시시키기 위한 제어 신호를 출력한다. 그 결과, 기간 Tn에서, 메모리 셀 블록(1d)에 포함되는 128개의 워드선 중의 1개의 워드선을 통한 리프레시 동작이 행하여진다.
이 후의 기간 Tn +1에서는, 메모리 셀 블록(1d)에 포함되는 메모리 셀(도시 생략)에 대하여 액세스 동작을 행한다. 이 때, 리프레시 제어 회로(4)는, 기간 Tn +1 직전의 액세스 동작이 행하여진 기간 Tn에서의 순번 데이터(출력 신호 MXA~MXD)에 기초하여, 메모리 셀 블록(1d) 이외의 메모리 셀 블록(1a~1c) 중에서, 가장 액세스 횟수가 많은 메모리 셀 블록(1c)을 선택한다. 즉, 기간 Tn +1에서는, 4개의 메모리 셀 블록 중의 액세스 횟수가 2번째로 많은 메모리 셀 블록(1c)을 선택한다. 그리고, 리프레시 제어 회로(4)는, 메모리 셀 블록(1c)에 포함되는 메모리 셀(도시 생략)에 대하여 리프레시 동작이 행하여지도록 제어한다.
또한, 제2 실시예에 따른 강유전체 메모리의 상기 이외의 동작은, 상기 제1 실시예의 강유전체 메모리의 동작과 마찬가지이다.
제2 실시예에서는, 상기한 바와 같이, 각 카운터 회로부(22a~22d)에서 검출된 카운트 횟수를 비교함으로써, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가 많은 순번을 검출하는 비교 회로(50)를 설치함으로써, 4개의 메모리 셀 블록(1a~1d) 중의 2개 이상의 메모리 셀 블록의 각각에 대한 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달해 있는 경우에, 리프레시 제어 회로(4)에 의해 제어되는 리프레시 동작을 행하는 기간마다, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 리프레시 제어 회로(4)에 의해 선택할 수 있다. 이에 의해, 리프레시 제어 회로(4)에 의해 제어되는 리프레시 동작을 행하는 기간마다, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 우선적으로 리프레시 동작을 행할 수 있다. 따라서, 4개의 메모리 셀 블록(1a~1d) 중의 소정의 메모리 셀 블록에 대하여 액세스 동작이 집중적으로 행하여져 그 소정의 메모리 셀 블록에 대한 액세스 횟수가 많아진 경우에는, 그 시점에서, 그 소정의 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있으므로, 그 소정의 메모리 셀 블록에 포함되는 메모리 셀(도시 생략)에 디스터브가 누적되는 것을 억제할 수 있다. 그 결과, 디스터브에 의한 데이터의 소실을 억제할 수 있다.
또한, 제2 실시예에서는, 상기한 바와 같이, 액세스 동작과 리프레시 동작을 병행해서 행함으로써, 액세스 동작이 행하여지는 기간에도 리프레시 동작이 행하여지므로, 액세스 동작이 행하여지지 않는 기간에만 리프레시 동작을 행하는 경우에 비하여, 메모리 셀 어레이(1) 내의 모든 메모리 셀(도시 생략)에 대한 리프레시 동작을 빨리 끝낼 수 있다.
또한, 제2 실시예에서는, 상기한 바와 같이, 비교 회로(50)를, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수가 많은 순번을 검출하는 것이 가능하도록 구성함으로써, 리프레시 제어 회로(4)에 의해 제어되는 리프레시 동작을 행하는 기간에서, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 리프레시 제어 회로(4)에 의해 선택할 수 있는 것 외에, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 2번째로 많은 메모리 셀 블록을 리프레시 제어 회로(4)에 의해 선택할 수도 있다. 이에 의해, 리프레시 동작이 액세스 동작과 병행해서 행하여지는 경우에 있어서, 리프레시 동작을 행하는 소정의 기간에 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 액세스 동작이 행하여지고 있으면, 그 소정의 기간에 액세스 횟수가 2번째로 많은 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있다.
또한, 제2 실시예의 그 밖의 효과는, 상기 제1 실시예와 마찬가지이다.
(제3 실시예)
도 14를 참조하여, 이 제3 실시예에서는, 상기 제1 및 제2 실시예와 달리, 메모리 셀 어레이(1) 내의 모든 메모리 셀에 대한 액세스 횟수를 검출하는 경우의 예를 설명한다.
이 제3 실시예에서는, 도 14에 도시하는 바와 같이, 도 3에 도시한 제1 실시예의 구성에서, 메모리 셀 어레이(1) 내의 모든 메모리 셀(도시 생략)에 대한 액세스 횟수를 검출하기 위한 카운터(61)가 더 설치되어 있다. 또한, 카운터(61)는, 본 발명의 「제2 횟수 검출부」의 일례이다. 이 카운터(61)는, 액세스 검출부(5)에 의해 모든 메모리 셀에 대한 액세스 동작이 검출될 때마다, 카운트 횟수가 +1만큼 카운트 업되도록 구성되어 있다.
그리고, 제3 실시예에서는, 리프레시 제어 회로(4)는, 카운터(61)에 의해 메모리 셀 어레이(1) 내의 모든 메모리 셀에 대한 액세스 횟수가 소정 횟수에 도달한 것이 검출된 경우에, 비교 회로(3)로부터 출력되는 비교 데이터에 기초하여, 리프레시 동작을 제어한다.
또한, 제3 실시예의 그 밖의 구성은, 상기 제1 실시예와 마찬가지이다.
다음으로, 도 14를 참조하여, 제3 실시예의 강유전체 메모리의 동작에 대해서 설명한다.
우선, 전원의 기동 시에, 도 14에 도시한 카운터(61)를 리세트함과 함께, 4개의 카운터 회로부(22a~22d) 모두를 리세트한다. 이 후, 액세스 동작이 액세스 검출부(5)에 의해 검출됨으로써, 메모리 셀(도시 생략)에 대한 액세스 동작이 행하 여진다. 또한, 카운터(61)에서는, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다, 카운트 횟수가 +1만큼 카운트 업된다. 또한, 4개의 카운터 회로부(22a~22d) 중의 액세스 동작이 행하여진 메모리 셀 블록에 대응하는 카운터 회로부에서도, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다, 카운트 횟수가 +1만큼 카운트 업된다.
또한, 제3 실시예에서는, 상기 제1 실시예와 마찬가지로, 비교 회로(3)에서, 액세스 동작이 액세스 검출부(5)에 의해 검출될 때마다, 각 메모리 셀 블록(1a~1d)에 대한 액세스 횟수의 비교 동작이 행하여진다.
다음으로, 제3 실시예에서는, 리프레시 제어 회로(4)는, 카운터(61)에 의해 검출된 메모리 셀 어레이(1) 내의 모든 메모리 셀에 대한 액세스 횟수가 소정 횟수에 도달한 경우에, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 선택한다. 이 후, 리프레시 제어 회로(4)는, 선택된 메모리 셀 블록에 대한 액세스 횟수가 소정 횟수(예를 들면, 1000회)에 도달해 있으면, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대하여 리프레시 동작이 행하여지도록, 로우 디코더(2)에 대하여 리프레시 동작을 개시시키기 위한 제어 신호를 출력한다.
또한, 제3 실시예에 따른 강유전체 메모리의 상기 이외의 동작은, 상기 제1 실시예의 강유전체 메모리와 마찬가지이다.
제3 실시예에서는, 상기한 바와 같이 구성함으로써, 상기 제1 실시예와 마찬가지로, 리프레시 동작을 행하는 기간마다, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 리프레시 제어 회로(4)에 의해 선택할 수 있다. 따라서, 4개의 메모리 셀 블록(1a~1d) 중의 소정의 메모리 셀 블록에 대하여 액세스 동작이 집중적으로 행하여져 그 소정의 메모리 셀 블록에 대한 액세스 횟수가 가장 많아진 경우에는, 그 시점에서, 그 소정의 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있으므로, 그 소정의 메모리 셀 블록에 포함되는 메모리 셀(도시 생략)에 디스터브가 누적되는 것을 억제할 수 있다. 그 결과, 상기 제1 실시예와 마찬가지로, 디스터브에 의한 데이터의 소실을 억제할 수 있다.
또한, 제3 실시예에서는, 상기한 바와 같이, 메모리 셀 어레이(1) 내의 모든 메모리 셀(도시 생략)에 대한 액세스 횟수를 검출하는 카운터(61)를 설치하며, 또한, 카운터(61)에 의해 메모리 셀 어레이(1) 내의 모든 메모리 셀에 대한 액세스 횟수의 합계가 소정 횟수에 도달한 것이 검출된 경우에, 비교 회로(3)로부터 출력되는 비교 데이터에 기초하여, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 선택함과 함께, 그 선택된 액세스 횟수가 가장 많은 메모리 셀 블록에 포함되는 메모리 셀에 대하여 리프레시 동작이 행하여지도록 제어함으로써, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 액세스 횟수를 검출하여, 4개의 메모리 셀 블록(1a~1d)의 각각에 대한 소정의 액세스 횟수마다 리프레시 동작을 행하는 경우와 달리, 일정한 액세스 횟수마다 정기적으로 리프레시 동작을 행할 수 있다. 이에 의해, 리프레시 동작 시에 통상의 액세스 동작을 일시 대기시키는 등의 제어를 일정한 액세스 횟수마다 정기적으로 행할 수 있으므로, 강유전체 메모리의 제어를 간소화할 수 있다.
또한, 제3 실시예의 그 밖의 효과는, 상기 제1 실시예와 마찬가지이다.
(제4 실시예)
도 15 및 도 16을 참조하여, 이 제4 실시예에서는, 상기 제3 실시예의 구성에서, 복수의 워드선 WL의 각각에 접속되는 소정수의 메모리 셀(20)마다의 액세스 동작의 유무를 보유하는 경우의 예를 설명한다.
이 제4 실시예에서는, 도 15 및 도 16에 도시하는 바와 같이, 도 14에 도시한 제3 실시예의 구성에서, 복수의 워드선 WL의 각각에 대하여 래치 회로부(62)가 1개씩 설치되어 있다. 또한, 래치 회로부(62)는, 본 발명의 「보유부」의 일례이다. 이 래치 회로부(62)는, 복수의 워드선 WL의 각각에 접속되는 소정수의 메모리 셀(20)마다의 액세스 동작의 유무를 보유하는 기능을 갖는다. 구체적으로는, 래치 회로부(62)는, 대응하는 워드선 WL을 통한 액세스 동작이 있었던 경우에, H레벨의 데이터를 보유하는 한편, 대응하는 워드선 WL을 통한 액세스 동작이 없는 경우에, L레벨의 데이터를 보유하도록 구성되어 있다.
그리고, 제4 실시예에서는, 리프레시 제어 회로(4)는, 카운터(61)에 의해 메모리 셀 어레이(1) 내의 모든 메모리 셀(20)에 대한 액세스 횟수가 소정 횟수에 도달한 것이 검출된 경우에, 비교 회로(3)로부터 출력되는 비교 데이터와, 래치 회로부(62)가 보유하는 보유 데이터에 기초하여, 리프레시 동작을 제어한다.
또한, 제4 실시예의 그 밖의 구성은, 상기 제3 실시예와 마찬가지이다.
다음으로, 도 15 및 도 16을 참조하여, 제4 실시예의 강유전체 메모리의 동작에 대해서 설명한다.
이 제4 실시예에서는, 소정의 메모리 셀(20)에 대하여 액세스 동작이 행하여 지면, 그 소정의 메모리 셀(20)이 접속된 워드선 WL에 대응하는 래치 회로부(62)의 보유 데이터가 H레벨로 변화된다.
그리고, 예를 들면, 카운터 회로부(22a)에 의해 메모리 셀 블록(1a)에 대한 액세스 횟수가 소정 횟수(예를 들면, 1000회)에 도달한 것이 검출되었을 때에, 메모리 셀 블록(1a)에 대응하는 복수의 래치 회로부(62)의 보유 데이터가 모두 H레벨인 경우에는, 메모리 셀 블록(1a)에 대응하는 모든 래치 회로부(62)의 보유 데이터가 L레벨로 변화되어 고정된다. 그 한편, 메모리 셀 블록(1a)에 대응하는 복수의 래치 회로부(62)의 보유 데이터가 H레벨 및 L레벨의 양방을 포함하는 경우에는, 메모리 셀 블록(1a)에 대응하는 모든 래치 회로부(62)의 보유 데이터가 H레벨로 변화되어 고정된다.
다음으로, 제4 실시예에서는, 리프레시 제어 회로(4)는, 카운터(61)에 의해 검출된 메모리 셀 어레이(1) 내의 모든 메모리 셀(20)에 대한 액세스 횟수가 소정 횟수에 도달한 경우에, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 선택한다. 이 후, 리프레시 제어 회로(4)는, 선택된 메모리 셀 블록에 대한 액세스 횟수가 소정 횟수(예를 들면, 1000회)에 도달해 있으면, 선택된 메모리 셀 블록에 포함되는 메모리 셀(20)에 대하여 리프레시 동작이 행하여지도록, 로우 디코더(2)에 대하여 리프레시 동작을 개시시키기 위한 제어 신호를 출력한다.
이 때, 리프레시 제어 회로(4)는, 선택된 메모리 셀 블록에 대응하는 래치 회로부(62)의 보유 데이터에 기초하여, 리프레시 동작을 행하는 워드선 WL을 선택 하기 위한 로우 어드레스를 로우 디코더 회로부(2a)에 출력한다. 즉, 리프레시 제어 회로(4)는, 선택된 메모리 셀 블록에 대응하는 모든 래치 회로부(62)의 보유 데이터가 H레벨인 경우에는, 선택된 메모리 셀 블록에 포함되는 모든 워드선 WL의 로우 어드레스를 로우 디코더 회로부(2a)에 출력한다. 그 한편, 리프레시 제어 회로(4)는, 선택된 메모리 셀 블록에 대응하는 모든 래치 회로부(62)의 보유 데이터가 L레벨인 경우에는, 선택된 메모리 셀 블록에 포함되는 모든 워드선 WL의 로우 어드레스를 로우 디코더 회로부(2a)에 출력하지 않는다. 이에 의해, 선택된 메모리 셀 블록에 포함되는 워드선 WL을 통한 액세스 동작이 선택된 메모리 셀 블록에 포함되는 모든 워드선 WL에 대하여 있었던 경우와, 선택된 메모리 셀 블록에 포함되는 워드선 WL을 통한 액세스 동작이 전혀 없었던 경우에는, 선택된 메모리 셀 블록에 포함되는 메모리 셀(20)에 대한 리프레시 동작이 행하여지지 않는다.
그 한편, 선택된 메모리 셀 블록에서, 액세스 동작이 있었던 워드선 WL과 액세스 동작이 없었던 워드선 WL이 혼재하는 경우에는, 선택된 메모리 셀 블록에 포함되는 메모리 셀(20)에 대하여 리프레시 동작이 행하여진다.
또한, 선택된 메모리 셀 블록에 포함되는 워드선 WL을 통한 액세스 동작이 선택된 메모리 셀 블록에 포함되는 모든 워드선 WL에 대하여 있었던 경우에, 선택된 메모리 셀 블록에 포함되는 메모리 셀(20)에 대하여 리프레시 동작을 행하지 않는 것은, 이하의 이유에 의한다. 즉, 선택된 메모리 셀 블록에 포함되는 모든 워드선 WL에 대하여 액세스 동작이 있었던 경우에는, 선택된 메모리 셀 블록에 포함되는 메모리 셀(20)에 대하여 비교적 균일하게 액세스 동작이 행하여지고 있다고 생각되므로, 디스터브에 의한 영향이 비교적 작다고 생각되기 때문이다.
또한, 제4 실시예에 따른 강유전체 메모리의 상기 이외의 동작은, 상기 제1 실시예의 강유전체 메모리의 동작과 마찬가지이다.
제4 실시예에서는, 상기한 바와 같이 구성함으로써, 상기 제1 실시예와 마찬가지로, 리프레시 동작을 행하는 기간마다, 4개의 메모리 셀 블록(1a~1d) 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 리프레시 제어 회로(4)에 의해 선택할 수 있다. 따라서, 4개의 메모리 셀 블록(1a~1d) 중의 소정의 메모리 셀 블록에 대하여 액세스 동작이 집중적으로 행하여져 그 소정의 메모리 셀 블록에 대한 액세스 횟수가 가장 많아진 경우에는, 그 시점에서, 그 소정의 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있으므로, 그 소정의 메모리 셀 블록에 포함되는 메모리 셀(20)에 디스터브가 누적되는 것을 억제할 수 있다. 그 결과, 디스터브에 의한 데이터의 소실을 억제할 수 있다.
또한, 제4 실시예에서는, 상기한 바와 같이, 복수의 워드선 WL의 각각에 접속되는 소정수의 메모리 셀(20)마다의 액세스 동작의 유무를 보유하는 래치 회로부(62)를 설치함으로써, 4개의 메모리 셀 블록(1a~1d) 중의 소정의 메모리 셀 블록에 대응하는 워드선 WL을 통한 액세스 동작이 소정의 메모리 셀 블록에 대응하는 모든 워드선 WL에 대하여 행하여진 경우에, 소정의 메모리 셀 블록에 대한 액세스 동작이 행하여지지 않도록 제어할 수 있다. 이에 의해, 리프레시 동작 시에 메모리 셀(20)이 받는 디스터브의 횟수를 감소시킬 수 있다.
또한, 제4 실시예의 그 밖의 효과는, 상기 제3 실시예와 마찬가지이다.
또한, 금회 개시된 실시예는, 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 나타내어지며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 제1~제4 실시예에서는, 본 발명에 따른 메모리의 일례로서 강유전체 메모리를 예로 들어 설명하였지만, 본 발명은 이것에 한하지 않고, 강유전체 메모리 이외의 불휘발성 메모리에 대해서도 본 발명을 적용할 수 있다.
또한, 상기 제1~제4 실시예에서는, 1개의 메모리 셀 블록에 대하여 128개의 워드선을 설치하였지만, 본 발명은 이것에 한하지 않고, 1개의 메모리 셀 블록에 대하여 128개 이외의 소정의 수의 워드선을 설치해도 된다.
또한, 상기 제1 실시예에서는, 리프레시 동작을 행하는 기간마다, 비교 회로로부터 출력되는 출력 신호에 기초하여, 리프레시 동작을 행하는 메모리 셀 블록을 선택하였지만, 본 발명은 이것에 한하지 않고, 소정의 메모리 셀 블록이 선택된 경우에, 그 소정의 메모리 셀 블록에 포함되는 모든 메모리 셀에 대한 리프레시 동작이 종료될 때까지, 소정의 메모리 셀 블록에 대한 리프레시 동작이 연속하여 행하여지도록 제어해도 된다. 이와 같이 구성하면, 소정의 메모리 셀 블록에 포함되는 모든 메모리 셀에 대하여 리프레시 동작이 종료되지 않은 단계에서, 리프레시 동작이 행하여지는 메모리 셀 블록이 교체되는 경우와 같이, 소정의 메모리 셀 블록에서 리프레시 동작이 어디까지 행하여졌는지를 기억하는 기억부를 별도로 설치할 필요가 없다. 이에 의해, 강유전체 메모리의 구성을 간소화할 수 있다. 또한, 1번 째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대하여 리프레시 동작이 행하여지고 있는 기간에, 예를 들면, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 액세스 동작이 집중적으로 행하여진 경우에는, 1번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 리프레시 동작이 모두 종료된 시점에서, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대하여 리프레시 동작을 행할 수 있다. 이에 의해, 1번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 대한 리프레시 동작이 종료될 때까지, 그 메모리 셀 블록에 대한 리프레시 동작이 연속하여 행하여지도록 제어하였다고 해도, 4번째로 액세스 횟수가 리프레시 동작이 필요한 소정 횟수에 도달한 메모리 셀 블록에 포함되는 메모리 셀에 디스터브가 누적되는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 리프레시 동작을 행하는 소정의 기간에, 비교 회로로부터 출력되는 출력 신호에 기초하여, 4개의 메모리 셀 블록 중의 액세스 횟수가 가장 많은 메모리 셀 블록을 선택함과 함께, 그 선택된 메모리 셀 블록에 대하여 리프레시 동작을 행하였지만, 본 발명은 이것에 한하지 않고, 상기한 소정의 기간에 선택된 메모리 셀 블록에 대한 리프레시 동작을, 소정의 기간 이후의 다른 기간에 행해도 된다.
또한, 제2 실시예에서는, 액세스 동작과 병행해서 리프레시 동작을 행하도록 했지만, 본 발명은 이것에 한하지 않고, 액세스 동작이 행하여지는 기간 이외의 기 간에 리프레시 동작을 행해도 된다.
또한, 제2 실시예에서는, 액세스 동작과 병행해서 리프레시 동작을 행하는 경우에 있어서, 액세스 동작이 행하여지는 메모리 셀 블록 이외의 3개의 메모리 셀 블록 중에서, 액세스 횟수가 가장 많은 메모리 셀 블록에 대하여 리프레시 동작이 행하여지도록 제어하였지만, 본 발명은 이것에 한하지 않고, 액세스 동작이 행하여지는 메모리 셀 블록 이외의 3개의 메모리 셀 블록 중에서, 액세스 횟수가 2번째로 많은 메모리 셀 블록에 대하여 리프레시 동작이 행하여지도록 제어해도 되고, 액세스 횟수가 3번째로 많은 메모리 셀 블록에 대하여 리프레시 동작이 행하여지도록 제어해도 된다.
본 발명에 따르면, 액세스 동작이 집중적으로 행하여진 메모리 셀 블록에 포함되는 메모리 셀에 디스터브가 누적되는 것을 억제함으로써, 디스터브에 의한 데이터의 소실을 억제하는 것이 가능한 메모리가 얻어진다.

Claims (17)

  1. 복수의 불휘발성의 메모리 셀을 각각 갖는 복수의 메모리 셀 블록을 포함하는 메모리 셀 어레이와,
    상기 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 검출하는 제1 횟수 검출부와,
    상기 제1 횟수 검출부에 의해 검출된 상기 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수를 비교하는 비교 회로와,
    상기 비교 회로로부터 출력되는 비교 데이터에 기초하여, 상기 복수의 메모리 셀 블록 중의 소정의 상기 메모리 셀 블록을 선택함과 함께, 선택된 상기 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 리프레시부를 구비한 메모리.
  2. 제1항에 있어서,
    상기 비교 회로는, 상기 복수의 메모리 셀 블록 중의 액세스 횟수가 가장 많은 상기 메모리 셀 블록을 검출하고,
    상기 리프레시부는, 상기 액세스 횟수가 가장 많은 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 메모리.
  3. 제1항에 있어서,
    상기 비교 회로는, 상기 복수의 메모리 셀 블록의 각각에 대한 액세스 횟수가 많은 순번을 검출하고,
    상기 리프레시부는, 상기 비교 회로로부터 출력되는 순번 데이터에 기초하여, 상기 복수의 메모리 셀 블록 중의 소정의 상기 메모리 셀 블록을 선택함과 함께, 상기 선택된 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 재기입이 행하여지도록 제어하는 메모리.
  4. 제1항에 있어서,
    상기 리프레시부에 의한 재기입은, 액세스 동작과 병행해서 행하여지는 메모리.
  5. 제4항에 있어서,
    상기 리프레시부는, 상기 복수의 메모리 셀 블록 중의 상기 액세스 동작이 행하여지는 메모리 셀 블록 이외의 메모리 셀 블록 중에서, 액세스 횟수가 가장 많은 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 메모리.
  6. 제5항에 있어서,
    상기 리프레시부는, 상기 복수의 메모리 셀 블록 중의 액세스 횟수가 가장 많은 메모리 셀 블록에 대해 상기 액세스 동작이 행하여지고 있는 경우에는, 상기 복수의 메모리 셀 블록 중의 액세스 횟수가 2번째로 많은 메모리 셀 블록에 포함되는 메모리 셀에 대하여 재기입이 행하여지도록 제어하는 메모리.
  7. 제1항에 있어서,
    상기 리프레시부에 의한 재기입은, 액세스 동작이 없는 기간에 행하여지는 메모리.
  8. 제1항에 있어서,
    1사이클의 기간 중에, 상기 리프레시부에 의한 재기입과, 액세스 동작의 양방이 행하여지는 메모리.
  9. 제1항에 있어서,
    상기 리프레시부에 의해 제어되는 재기입이 행하여지는 상기 메모리 셀 블록은, 상기 리프레시부에 의해 제어되는 재기입을 행하는 기간마다, 상기 비교 회로로부터 출력되는 비교 데이터에 기초하여, 상기 리프레시부에 의해 선택되는 메모리.
  10. 제1항에 있어서,
    상기 리프레시부는, 상기 선택된 메모리 셀 블록에 포함되는 모든 상기 메모리 셀에 대한 재기입이 종료될 때까지, 상기 선택된 메모리 셀 블록에 대한 재기입 이 연속하여 행하여지도록 제어하는 메모리.
  11. 제1항에 있어서,
    상기 메모리 셀 어레이 내의 모든 메모리 셀에 대한 액세스 횟수를 검출하는 제2 횟수 검출부를 더 구비하며,
    상기 리프레시부는, 모든 메모리 셀에 대한 액세스 횟수의 합계가 소정 횟수에 도달한 것으로 상기 제2 횟수 검출부에 의해 검출된 경우에, 상기 비교 회로로부터 출력되는 비교 데이터에 기초하여, 상기 복수의 메모리 셀 블록 중의 소정의 상기 메모리 셀 블록을 선택함과 함께, 상기 선택된 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 메모리.
  12. 제11항에 있어서,
    소정수의 상기 메모리 셀이 각각 접속된 복수의 워드선과,
    상기 복수의 워드선 각각에 접속된 상기 소정수의 메모리 셀마다의 액세스 동작의 유무를 보유하는 보유부를 더 구비하며,
    상기 리프레시부는, 모든 메모리 셀에 대한 액세스 횟수의 합계가 소정 횟수에 도달한 것으로 상기 제2 횟수 검출부에 의해 검출된 경우에, 상기 비교 회로로부터 출력되는 비교 데이터와, 상기 보유부가 보유하는 보유 데이터에 기초하여, 상기 복수의 메모리 셀 블록 중의 소정의 상기 메모리 셀 블록을 선택함과 함께, 상기 선택된 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 재기입이 행하여 지도록 제어하는 메모리.
  13. 제12항에 있어서,
    상기 리프레시부는, 상기 선택된 메모리 셀 블록에 포함되는 상기 워드선을 통한 액세스 동작이 상기 선택된 메모리 셀 블록에 포함되는 모든 워드선에 대하여 있었던 경우에는, 선택된 메모리 셀 블록에 포함되는 메모리 셀에 대한 재기입은 행하지 않도록 제어하는 메모리.
  14. 제1항에 있어서,
    상기 리프레시부는, 상기 선택된 메모리 셀 블록에 대한 액세스 횟수가 소정 횟수에 도달해 있는 경우에, 상기 선택된 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 우선적으로 재기입이 행하여지도록 제어하는 메모리.
  15. 제1항에 있어서,
    소정수의 상기 메모리 셀이 각각 접속된 복수의 워드선을 더 구비하며,
    상기 리프레시부는, 상기 선택된 메모리 셀 블록에 포함되는 상기 메모리 셀에 대하여 1개의 상기 워드선에 연결된 복수의 상기 메모리 셀마다 재기입이 행하여지도록 제어하는 메모리.
  16. 제15항에 있어서,
    상기 메모리 셀 블록의 몇 개째의 상기 워드선까지 재기입이 행하여졌는지를 기억하는 기억부를 더 구비하는 메모리.
  17. 제1항에 있어서,
    상기 메모리 셀은, 강유전체막을 갖는 강유전체 캐패시터를 포함하는 메모리.
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