KR910002501B1 - 에러 교정회로를 갖는 반도체 기억장치 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

에러 교정회로를 갖는 반도체 기억장치
제1도는 종래의 반도체 메모리 장치의 일예를 나타내는 개통도.
제2도는 본 발명의 일실시예로서 반도체 메모리 장치의 구성을 나타내는 개통도.
제3도는 제1도에 보인 장치에 사용된 선택회로의 일실시예의 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로 특히, 억세스 제어회로와 재생(refresh)제어회로를 갖춘 다이나믹 메모리에 관한 것이다.
종래의 이러한 종류의 반도체 메모리 장치에는 예를 들어 8셀 블록들이 구비되어 있으며 또한 각 셀 블록은 소정의 메모리 셀 어레이 워드 디코오더들 및 컬럼 디코오더들등을 갖고 있다. 블록 어드레스와 로우 어드레스가 재생 제어회로로부터 출력되면, 소정의 셀 블록 및 셀 블록내의 로우 어드레스가 차례로 선택되며 또한 다수의 셀 블록들의 각 워드라인에 대응하는 메모리 셀이 차례로 재생된다.
그다음, 외부로부터 억세스 제어회로로 입력되는 어드레스 신호에 따라, 어드레스 신호에 의해, 지정된 소정의 셀 블록내의 소정의 메모리 셀(특정의 로우 어드레스와 컬럼 어드레스에 대응하는 셀)이 선택되면 소정의 데이타가 외부로부터 선택된 메모리 셀로 기입되거나 또는 소정의 데이타가 선택된 메모리 셀로부터 외부로 독출된다.
비교기 회로는 재생 제어회로로부터 출력된 블록 어드레스 억세스 제어회로로부터 출력된 블록 어드레스 출력을 비교한다.
재생제어회로가 소정의 셀 블록을 선택할 때 만일 동일한 셀 블록을 억세스 제어회로가 선택하고 있음이 비교기 회로에 의해 검출되면 억세스 제어회로의 작용은 비교기 회로의 출력에 의해 일시적으로 정지된다.
한편, 억세스 제어회로가 소정의 셀을 선택할 때 만일 동일한 셀 블록을 재생 제어회로가 선택하고 있음이 비교기 회로에 의해 검출되면 재생 제어회로의 작용은 비교기 회로의 출력에 의해 일시적으로 정지되며, 이로 인해 이 셀 블록에 대한 재생동작은 다음번으로 이월된다.
상술한 바와 같이, 종래의 반도체 메모리 장치에서 특정 셀 블록이 재생상태에 있을 때 재생상태에 있는 셀 블록은 외부로부터 억세스 될 수 없다. 그러한 경우에, 억세스 제어회로의 동작이 일시 중단되기 때문에 반도체 메모리 장치와 그에 연결된 외부회로의 동작도 함께 일시적으로 중단되므로 그 기능이 중단되는 심각한 문제가 발생한다.
본 발명은 그러한 문제점을 해결함으로써 그에 의해 만일 재생상태에 있는 셀 블록에 대해 억세스가 수행될 수 없을 경우조차 교정데이타가 억세스 제어회로를 통해 셀 블록에 기록되거나 또는 그로부터 독출될 수 있다.
그렇게 함으로써, 다이나믹 메모리는 재생 상태에 의해 영향을 받지 않고 외부에서 보아(소위 의사 스태틱 메모리로서 동작됨) 소정의 방식으로 억세스 동작을 행할 수 있다.
그러한 문제점을 해결하기 위해, 본 발명은 다수의 셀 블록들, 이 다수의 셀 블록들을 차례로 재생하는 재생 제어회로와, 이 다수이 셀 블록들을 억세스하는 억세스 제어회로, 그리고 억세스 제어회로와 다수의 셀 블록들간의 데이타 경로에 제공되는 ECC회로를 포함하는 반도체 메모리 장치를 제공함으로써 그에 의해 억세스 제어회로로부터 입출력되는 데이타를 ECC(Error Corection Code : 에러 교정코드)회로에 의해 소정의 비티 변환 데이타로 변환시켜서 다수의 셀 블록들내에 기억시킬 수 있다.
상술한 구성에 의하면, 다수의 셀 블록들내에 기억되어 변환된 데이타중에 만일 재생 상태에 있는 셀 블록들에 대응하는 데이타가 제외되었다하더라도 ECC회로에 의해 억세스 제어회로측의 데이타를 고정 데이타로 하여 재생할 수 있다.
이 경우에, 예를 들어 반도체 메모리 장치가 8비트의 데이타를 기억할 때 이 8비트 데이타를 ECC회로에 의해 12비트의 데이타로 변환시켜 각 셀 블록들(즉, 12셀 블록들)내에 기억한다. 그렇게 함으로써 만일 12비트들중 한 비트가 재생상태에 있게 되어 제외되더라도 억세스 제어회로측의 데이타(8비트)를 ECC회로에 의해서 교정 데이타로서 재생시킬 수있다.
본 발명의 또 다른 특징 및 장점들을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제1도는 종래의 이러한 종류의 반도체 장치의 일예(1985.11.18일 출원된 "서브-어레이들로 분할된 메모리 셀 어레이를 갖는 반도체 기판상에 형성되는 랜돔 억세스 메모리 장치 "미국 특허 출원 제798.785호에 발표된 것과 실제로 동일함)를 나타내는 것으로, 이는 8개의 셀 블록들(10'-17')으로 구성되어 있으며, 각 셀 블록마다 소정의 메모리 셀 어레이, 워드 디코오더들 및 컬럼 디코오더들등을 구비하고 있다.
참조번호 2'는 제생 제어회로를 나타내는 것으로, 블록 어드레스와 로우 어드레스가 재생 제어회로(2')로 부터 출력될 때 소정의 셀 블록 나아가서는 이 셀 블록중의 로우 어드레스(소정의 워드라인에 대응함)가 차례로 선택되어 다수의 셀 블록들의 각 워드라인에 대응하는 메모리 셀이 차례로 재생된다. 한편 3'는 통상의 억세스 제어회로로서외부로부터 억세스 제어회로(3')로 입력되는 어드레스 신호(블록 어드레스, 로우 어드레스 및 컬럼 어드레스로 이루어짐)에 따라 특징의 셀 블록(특정된 어드레스에 해당함)내의 소정의 메모리 셀(특정된 로우 어드레스와 컬럼 어드레스에 해당함)이 선택되어, 소정의 데이타가 외부로부터 상기 선택된 메모리 셀로 기입되거자 또는 소정의 데이타가 선택된 메모리 셀로부터 외부로 독출된다. 또한 재생 제어회로(2')와 억세스 제어회로 (3')는 각 셀 블록에 대해서 그 내부에 제공된 각 회로소자(예, 디코오더등)를 구동시키기 위한 구동클록을 공급한다.
비교기 회로(4')는 재생 제어회로 (2')로부터 출력된 블록 어드레스와 억세드 제어회로(3')로부터 출력된 블록 어드레스를 비교한다.
재생 제어회로(2')가 소정의 셀 블록(예,10')(즉, 셀 블록 10'내의 메모리 셀은 재생상태에 있음)을 선택 할때, 만일 동일한 셀 블록(즉,10')이 억세스 제어회로(3')에 의해 선택되어 있음이 비교기 회로(4')에 의해 검출(각 제어회로 2'와 3'로부터 출력된 블록 어드레스들에 의해 검출)되면 억세스 제어회로(3')의 동작이 비교기회로(4')의 출력에 의해 일시적으로 정지된다.
한편, 억세스 제어회로(3')가 소정의 셀을 선택할 때, 만일 동일 셀 블록을 재생 제어회로(2')가 선택하고 있음이 비교기 회로(4')에 의해 검출되면, 재생 제어회로(2')의 동작은 비교기 회로(4')의 출력에 의해 일시적으로 정지되고 이로인해 이 셀 블록에 대한 재생동작은 다음번으로 이월된다.
상술한 바와 같이, 제1도에 보인 바와 같은 종래의 반도체 메모리 장치에서는 특정의 셀 블록이 재생상태에 있을 때 재생상태에 있는 그 셀 블록은 외부로부터 억세스될 수 없다(즉, 셀 블록내의 데이타는 독출 또는 기입될 수 없음). 그러한 경우에, 억세스 제어회로(3')의 일시적인 동작 중단 때문에 반도체 메모리 장치와 그에 연결된 외부회로들의 동작이 일시적으로 중단되므로, 기능이 중단되는 심각한 문제점이 발생한다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 만일 재생상태에 있는 셀 블록에 대해 억세스를 행할 수 없게 되더라도 그와 관계없이 억세스 제어회로를 통해 셀 블록으로부터 교정 데이타를 기입 또는 독출할 수 있게 함으로써 다이나믹 메모리이면서도 외부에서 보았을 때 재생동작에 의해 영향을 받지 않고 소정의 억세스 동작을 행할 수 있게 한다(소위 의사 스태틱 메모리로서 동작됨).
제2도에 보인 장치에서는 억세스 제어회로(3)을 통하여 외부로부터 입력되거나 또는 외부로 출력되는 8비트 데이타를 기억하도록 12셀 블록들(100-111)이 구비되어 있다.
각 셀 블록들내에는 소정의 메모리 셀 어레이들, 워드 디코오더들, 컬럼 디코오더들 등이 구비되어 있다. 참조번호 2는 재생 제어회로를 나타내는 것으로 이는 블록 어드레스와 컬럼 어드레스신호들을 출력시킴으로써 소정의 셀 블록과, 셀 블록내의 컬럼 어드레스를 차례로 선택하여 다수의 셀 블록들의 각 워드라인에 대응하는 메모리 셀들을 차례로 재생한다.
3은 억세스 제어회로로서 외부로부터 억세스 제어회로(3)으로 입력되는 억세스신호(컬럼 어드레스 신호와 로우 어드레스신호로 구성됨)에 의해 다수의 셀 블록들(100-111)(이 경우, 12개)내의 소정의 메모리 셀들(특정 컬럼 어드레스와 로우 어드레스에 해당하는 셀들)이 동시에 선택된다.
그 다음, 후술되는 바와 같이, 각 선택된 메모리 셀에는 소정의 데이타가 ECC회로(5)를 통해 병렬로 기입되거나, 또는 ECC회로(5)를 통해 선택된 메모리 셀로부터 소정의 데이타가 병렬로 독출된다. 제2도에 보인 구성에서는, 각 셀 블록 내부에 제공된 각 회로소자(예, 디코오더등)를 구동시키기 위한 구동클록이 재생 제어회로(2)와 억세스 제어회로(3)으로부터 각 셀 블록으로 공급된다. 여기서 참조번호 5는 뒤에 상세히 설명되는 ECC를 나타내며, 6은 ECC회로(5)로부터 8비트 데이타 출력을 유지시켰다가 소정의 1비트 데이타를 억세스 제어회로(3)으로 출력시키는 1/8 디코오더를 나타낸다.
다수의 셀 블록들(100-111) 각각에 대응하여 선택기 회로들(400-411)이 설비되며, 이 선택기회로들(400-411)은 재생 제어회로(2)로부터 수신된 컬럼 어드레스와 억세스 제어회로(3)으로부터 수신된 컬럼 어드레스를 선택하여 그 선택된 어드레스들을 대응 셀 블록들내의 컬럼 디코오더들(도시안됨)로 공급한다. 즉, 재생 제어회로(2)가 소정의 셀 블록(예, 100)(즉, 셀 블록 100은 재생상태임)을 선택하면 재생 제어회로(2)로부터 수신된 컬럼 어드레스는 셀 블록(100)내의 컬럼 디코오더를 공급되어 컬럼 어드레스에 대응하는 메모리 셀이 재생된다.
그러한 재생기간동안 억세스 제어회로(3)으로부터의 셀 블록(100)에 대한 억세스 동작은 억제된다.
한편 억세스 제어회로(3)이 각 셀 블록에 대해 억세스 동작을 수행하면 그때 재생 제어회로(2)에 의한 특정 블록에 대한 재생 동작이 억제된다.
그러므로 셀 블록들 어느것도 재생상태에 있지 않을 때 만일 억세스 제어회로(3)이 각각의 셀 블록들(100-111)내의 특정 메모리셀을 독출하면, 그때는 12비트 데이타가 병렬로 독출되어 ECC회로(5)로 입력된다. 그러나, 특정 셀 블록(예, 100)이 재생상태에 있을 때 만일 억세스 제어회로(3)이 각각의 셀 블록들내의 특정 메모리 셀을 독출하면, 이때 재생상태에 있는 셀 블록(100)에 대한 억세스 동작은 억제되어 셀 블록(100)으로부터의 독출동작이 수행되지 않으므로 셀 블록(100)으로부터의 독출데이타가 제외된 11비트의 독출데이타만 ECC회로에 병렬로 입력된다.
여기서, 만일 셀 블록들(100-111)로부터 독출되는 12비트 데이타(코드)중 임의 비트째의 데이타(단, 1비트만)가 제외되었더라고 ECC회로(5)는 그 에러를 정정하여 올바른 8비트 데이타를 재생할 수 있다(이러한 기능을 갖는 ECC회로는 이미 공지되어 있음).
따라서, 상술한 바와 같이, 설사 어느 한 셀 블록이 재생상태에 있더라도 11비트 데이타(코드)(1비트가 제외됨)를 올바른 8비트 데이타로 변환시켜서 1/8디코더(6)측으로 출력할 수 있다.
그다음 억세스 제어회로(3)으로부터 1/8디코더(6)측으로 소정의 블록 어드레스 신호를 송출함으로써, 소정의 블록 어드렛에 대응하는 1비트 데이타가 선택되어서 외부로 독출될 수 있다.
한편, 소정의 블록 어드레스에 대응하는 소정의 기입 데이타가 외부회로로부터 입력된 경우에는 소정의 블록 어드레스신호가 억세스 제어회로(3)으로부터 1/8디코오더(6)으로 송출됨과 더불어 그 기입 데이타가 입력되므로 이 1/8디코오더(6)내에 유지되어 있는 8비트 데이타중 이 소정의 블록 어드레스에 대응하는 데이타는 재기입된다. 따라서 재기입된 8비트 데이타는 ECC회로(5)에 의해 12비트 데이타(코드)로 변환되어, 셀 블록들(100-111)각각내의 각 대응셀(소정의 컬럼 어드레스와 로우 어드레스에 대응함)에 재기입된다.
또한 ECC회로(5)는 상술한 바와 같이 셀 블록들(100-111)로부터 독출된 12비트 데이타(셀 블록이 재생상태에 있을 경우에는 재생 상태에 있는 셀 블록의 데이타가 제외되기 때문에 11비트 데이타임)가 8비트 데이타로 변환된 직후에도 이 8비트 데이타를 12비트 데이타(코드)로 역변환하여 셀 블록들(100-111) 각각의 대응 메모리 셀로 재기입하도록 동작된다. 상술한 바와 같이, 외부 회로로부터 입력된 8비트 데이타는 ECC회로(5)에 의해 12비트 데이타(코드)로 변환되어 12셀 블록들내의 각 대응 메모리 셀내에 기입된다.
이때에, 만일 특정 셀 블록(예, 100)이 재생상태에 있을 경우, 셀 블록(100)은 억세스 될 수 없으므로 입력된 데이타(코드)는 셀 블록(100)내의 메모리 셀내에 기입될 수 없다.
그러나, 입력 데이타는 나머지 셀 블록들(101-111)에는 기입될 수 있다.
그 다음, 다수의 셀 블록들(100-111)내의 소정의 셀로부터 데이타를 독출할 때 만일 상술한 기입시에 재생상태에 있었던 셀 블록(즉, 100)과 다른 또 다른 셀 블록(예, 101)이 재생상태에 있게 되면, 셀 블록(101)은 독출시에 억세스될 수 없으므로 셀 블록(101)로부터 데이타가 독출될 수 없다.
그러한 경우에, 상술한 바와 같이, 기입시에 입력된 데이타도 역시 셀 블록(100)에 기입되지 않으므로 결국 판독시에 셀 블록들(100과 101)로부터 독출된 데이타가 제외된(즉, 2비트가 제외됨) 데이타(코드)가 ECC회로(5)에 입력되게 된다.
그러한 경우에 대처하기 위해, 본 발명의 다른 실시예에서는, ECC회로(5)로서 2비트 범위내의 임의 비트의 데이타가 제외되더라도 올바른 데이타를 재생성할 수 있는 ECC회로를 사용한다. 상술한 바와 같이, 만일 외부로부터 억세스 제어회로(3)을 통하여 통신되는 데이타가 8비트일 경우 ECC회로(5)는 8비트 데이타를 15비트데이타(코드)로 변환시키도록 형성되며 그때 셀 블록들의 수는 15가 된다. 그러한 구성을 사용함으로써 독출시에 만일 임의의(15데이타(코드)중) 2비트가 제외되더라도 올바른 8비트 데이타가 재생성될 수 있다.
제3도는 제2도에 보인 선택회로(예, 400) 구성의 개략도를 나타낸다. 재생 제어회로(2)로부터 입력된 블록 선택신호(블록 선택신호 SR)에 의해 재생억세스 선택회로(400b)내에서 셀 블록(100)이 선택되면 블록 선택 신호(SR)이 항상 온상태에 있는 트랜지스터들(QO1∼Qn1)를 통해 트랜지스터들(QO2∼Qn2)의 게이트에 공급되어 트랜지스터들(QO2∼Qn2)를 온시킨다.
그다음, 재생 제어회로(2)로부터 공급되는 로우 어드레스 신호들(RAO∼RAn)이 신호들(AO∼An)으로 직접 변동되어 셀 블록(100)내에 설비된 로우 디코오더에 입력되므로, 소정의 워드라인에 대응하는 메모리 셀이 재생될 수 있다. 따라서, 블록 선택신호(SR)이 고레벨이 될때에는 억세스 제어회로(3)으로부터 각 셀 블록 선택회로까지 재생 억세스 선택회로(400b)를 통하여 공급되는 고레벨 억세스 동작 블록 선택신호(SA)가 선택회로(400)내의 트랜지스터들(QO4∼Qn4)로 들어가는 것이 억제된다.
한편, 셀 블록(100)이 재생상태에 있지 않을 때 만일 고레벨 억세스 동작 블록 선택신호(SA)가 억세스 제어회로(3)으로부터 버스 선택부(400a)까지 재생 억세스 선택회로(400b)를 통해 공급되면, 트랜지스터들(QO3∼Qn3)은 상기 ON상태인 트랜지스터들(QO4∼Qn4)를 통하여 ON되어, 로우 어드레스 신호들(AAO∼AAn)이 신호들(AO∼An)으로 직접 변동되어 셀 블록(100)내에 설비된 로우 디코오더에 입력된다. 또한 억세스 제어회로(3)으로부터 공급되는 컬럼 어드레스(도면에 도시안됨)는 셀 블록(100)내에 설비된 컬럼 디코오더에 입력되므로 소정의 어드레스에 대응하는 메모리 셀에 대한 억세스 동작(데이타의 독출 및 기입)이 수행된다.
본 발명에 의하면, 재생상태에 있는 셀 블록이 억세스될 수 없어도 그것과 관계없이 교정 데이타가 억세스 제어회로(3)를 통하여 기입 또는 독출될 수 있다.
그러므로, 비록 다이나믹 메모리가 사용되더라도, 소정의 억세스 동작이 외부로부터 보아 재생동작에 영향을 줌이 없이 직접 수행될 수 있다.

Claims (4)

  1. 다수의 셀 블록들(100,101,……111), 상기 다수의 셀 블록들을 차례로 재생하기 위한 재생제어회로(2) 및 상기 다수의 셀 블록들을 억세스하기 위한 억세스 제어회로(3)를 포함하는 반도체 메모리 장치에 있어서, 상기 억세스 제어회로(3)와 상기 다수의 셀 블록들간의 데이타 경로내에 제공되는 회로로서 상기 억세스 제어회로(3)로부터 수신된 데이타를 상기 수신된 데이타의 것보다 더 많은 수의 비트들을 갖는 데이타로 변환시킨 다음 상기 다수의 셀 블록들내에 변환된 데이타를 기억시키기 위한 에러 교정코드회로(5)와, 상기 다수의 셀 블록들에 대응하여 각각 제공되는 회로로서, 상기 재생 제어회로(2)로부터 수신된 컬럼 어드레스들과 상기 억세스 제어회로(3)로부터 수신된 컬럼 어드레스들을 상기 셀 블록들내의 컬럼 디코오더에 선택적으로 공급하는 다수의 선택회로(400,401,……411)를 포함하되, 상기 재생 제어회로(2)가 소정의 셀 블록을 선택할 때 상기 억세스 제어회로(3)로부터 상기 소정의 셀 블록들로의 억세스가 억제되고, 또한 상기 억세스 제어회로(3)가 소정의 셀 블록을 억세스할 때 상기 재생제어회로(2)에 의해 상기 소정의 셀 블록으로의 재생이 억제되며, 상기 특정 셀이 재생상태에 있을 동안 상기 억세스 제어회로(3)에 의해 상기 특정 셀로부터 데이타를 독출할 시 상기 특정셀내의 데이타는 독출되지 않고 1비트가 제외된 데이타가 병렬로 독출되어 상기 에러 교정 코드회로(5)에 입력되며, 그리고 상기 에러 교정 코드 회로(5)는 원래의 비트수에서 1비트가 제외된 데이타를 교정하는 것이 특징인 에러 교정회로를 갖는 반도체 기억장치.
  2. 제1항에 있어서, 상기 특정 셀 블록이 재생상태에 있을 동안 상기 특정 셀 블록에 데이타를 입력할시 데이타는 상기 특정셀에 기록되지 않고, 상기 특정 셀 블록이외의 상기 셀 블록에 기입되는 것이 특징인 에러 교정회로를 갖는 반도체 기억장치.
  3. 제1항에 있어서, 상기 에러 교정 코드회로(5)는 8비트 코드 데이타를 12비트 코드 데이타로 변환시키며 그에 의해 만일 재생상태에 있는 셀 블록에 대응하는 1비트가 제외되더라도 올바른 교정 데이타를 재생성할 수 있는 것이 특징인 에러 교정회로를 갖는 반도체 기억장치.
  4. 제1항에 있어서, 상기 에러 교정 코드회로(5)는 8비트 코드 데이타를 15비트 코드 데이타로 변환시키며 그에 의해 만일 재생상태에 있는 블록셀들에 대응하는 2비트가 제외되더라도 올바른 교정 데이타를 재생성할 수 있는 것이 특징인 에러 교정회로를 갖는 반도체 기억장치.
KR1019870002378A 1986-03-18 1987-03-17 에러 교정회로를 갖는 반도체 기억장치 KR910002501B1 (ko)

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