JP2002298595A

JP2002298595A - 半導体記憶装置

Info

Publication number: JP2002298595A
Application number: JP2001092529A
Authority: JP
Inventors: Masaaki Tazawa; 雅昭田沢
Original assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Current assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-11

Abstract

(57)【要約】【課題】テスト時に、アドレス信号に基づいてワード線
選択回路を切替えてメモリセルアレイ及びスペアセルア
レイのワード線を選択駆動することを最も主要な特徴と
する。【解決手段】複数のレギュラーセルアレイ及びスペアセ
ルアレイと、レギュラーセルアレイ及びスペアセルアレ
イ内のワード線を選択駆動する複数のワード線選択駆動
回路と、外部アドレス信号から生成される第１のアドレ
ス信号に基づいてワード線の選択信号を発生し、複数の
ワード線選択駆動回路に供給する第１のデコード回路
と、外部アドレス信号から生成される第２のアドレス信
号に基づいて複数のワード線選択駆動回路のうちいずれ
か１つから選択信号を出力させる制御を行う第２のデコ
ード回路とを具備し、ワード線選択駆動回路は第３のア
ドレス信号に応じてレギュラーセルアレイ内のワード線
及び対応するスペアセルアレイ内のワード線のうちいず
れか一方のアレイ内のワード線に選択信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、レギュラーセル
とスペアセルとを有する半導体記憶装置に係り、特にレ
ギュラーセルとスペアセルとを同一テストサイクルでテ
ストできるようにした半導体記憶装置に関する。

【０００２】

【従来の技術】最近の半導体記憶装置では素子の微細化
が進み、それに伴って記憶容量が飛躍的に増大してい
る。半導体記憶装置の中でも、特に記憶容量が大きいダ
イナミック型半導体記憶装置（以下、ＤＲＡＭと称す
る）は、製造後にチップ内の全てのメモリセルが正常に
動作する保証はない。メモリセルに１個でも不良が発生
すると、そのチップは捨てなければならず、製造歩留ま
りが非常に低いものとなり、価格も非常に高価なものと
なる。

【０００３】そこで、記憶容量が大きいＤＲＡＭでは、
レギュラーセルと呼ばれる通常に使用されるメモリセル
の他に、スペアセルと呼ばれる冗長用のメモリセルを用
意しておき、レギュラーセルに不良が発生した場合に
は、この不良が発生しているレギュラーセルをある単位
毎、例えばワード線単位でスペアセルに置き換えるよう
にしている。

【０００４】また、製造後に、ＤＲＡＭに対して動作テ
ストや特性テスト等からなるチップ選別テストが行わ
れ、このテストに合格したものが製品として出荷され
る。

【０００５】上記動作テストには、レギュラーセル及び
スペアセルのテストも含まれており、従来、レギュラー
セル及びスペアセルのテストは、レギュラーセルとスペ
アセルの領域を区別して別のテストサイクルで行われて
いる。このために、レギュラーセルとスペアセルでテス
トベクタと呼ばれるテスト用データパターンを別々に用
意する必要があり、これによりテストに要するコストが
高価になるという問題がある。

【０００６】またテスト時間も、レギュラーセルとスペ
アセルとで別々にテストを行う必要があるために長いも
のとなり、これもテストコストを上昇させる要因になっ
ている。

【０００７】さらにＤＲＡＭでは、メモリセルに記憶さ
れているデータを一定周期毎に読み出して元のメモリセ
ルに再格納するリフレッシュ動作が必要である。しか
し、従来では、レギュラーセルとスペアセルを同一サイ
クルで同時に全セルに対してテストすることができない
ので、このリフレッシュ動作が正常に行われるかどうか
をテストするためのリフレッシュテストもレギュラーセ
ルとスペアセルとで同一サイクルに同時にテストするこ
とができない。

【０００８】図９は、従来のＤＲＡＭの構成を示すブロ
ック図である。図において、41−1〜41−4 はそれぞれ
レギュラーセルが設けられたメモリセルアレイ（レギュ
ラーセル）、42−1 〜42−4 はそれぞれスペアセルが設
けられたスペアセルアレイである。ここで、メモリセル
アレイ41−1 〜41−4 内にはそれぞれ例えば５１２本の
ワード線が設けられており、スペアセルアレイ42−1 〜
42−4 内にはそれぞれ例えば８本のワード線が設けられ
ているとする。

【０００９】43は外部からカラムアドレス信号が供給さ
れるカラムアドレスバッファ（Ｙ・ＡＤＢ）であり、44
は上記カラムアドレスバッファ43の出力に応じて上記メ
モリセルアレイ41−1 〜41−4 またはスペアセルアレイ
42−1 〜42−4 のカラムを選択するカラムデコーダ（Ｙ
・ＤＥＣ）である。

【００１０】また、45−1 及び45−2 は、上記カラムデ
コーダ44によって選択されたカラムのデータをセンスす
るセンスアンプ回路（Ｓ／Ａ）、46−1 及び46−2 は上
記センスアンプ回路45−1 、45−2 に接続されたＩ／Ｏ
センス回路、47はデータの書き込み時に上記Ｉ／Ｏセン
ス回路46−1 、46−2 に書き込みデータを供給するデー
タ入力回路、48はデータの読み出し時に上記Ｉ／Ｏセン
ス回路46−1 、46−2でセンスされた読み出しデータを
外部に出力するデータ出力回路である。

【００１１】49は、外部から供給されるロウアドレス信
号Ｘ0 〜Ｘ10を受けて、例えば１１ビットの内部ロウア
ドレス信号を出力するロウアドレスバッファ（Ｘ・ＡＤ
Ｂ）である。また、50は上記メモリセルアレイ41−1 〜
41−4 内及びスペアセルアレイ42−1 〜42−4 内のメモ
リセルのリフレッシュ動作時に使用される例えば１０ビ
ットのリフレッシュ用アドレス信号Ｃ0 〜Ｃ9 を出力す
るリフレッシュカウンタである。

【００１２】51は、内部ロウアドレス信号とリフレッシ
ュ用アドレス信号Ｃ0 〜Ｃ9 とを切替えて出力するマル
チプレクサであり、52はマルチプレクサ51から出力され
る一部のアドレス信号Ｂ0 〜Ｂ8 をデコードして選択信
号ＭＷＬ0 〜ＭＷＬ511 またはＭＳＷＬ0 〜ＭＳＷＬ7
を出力するＸ１デコーダ（Ｘ１・ＤＥＣ）である。

【００１３】ここで、選択信号ＭＷＬ0 〜ＭＷＬ511
は、メモリセルアレイ内に不良のメモリセルが存在せ
ず、スペアメモリセルに置き換えられていない場合に、
対応するメモリセルアレイの５１２本のワード線を選択
するために使用されるものであり、選択信号ＭＳＷＬ0
〜ＭＳＷＬ7 は、メモリセルアレイ内に不良のメモリセ
ルが存在しており、スペアメモリセルに置き換えられた
場合に、対応するスペアセルアレイ内の８本のワード線
を選択するために使用される。

【００１４】53は、マルチプレクサ51から出力される一
部のアドレス信号Ｂ9 、Ｂ10をデコードして４種類のデ
コード信号ＣＡＳ0 ＡＳ3 を出力するＸ２デコーダ（Ｘ
２・ＤＥＣ）である。

【００１５】また、54は、外部から供給されるかあるい
は内部で発生されるテスト信号を受けて制御信号ＥＸを
出力するテスト制御回路である。

【００１６】Ｘ１デコーダ52から出力される選択信号Ｍ
ＷＬ0 〜ＭＷＬ511 またはＭＳＷＬ0 〜ＭＳＷＬ7 、Ｘ
２デコーダ53から出力されるデコード信号ＣＡＳ0 〜Ｃ
ＡＳ3 、マルチプレクサ51から出力される一部のアドレ
ス信号Ｂ0 〜Ｂ2 及び制御信号ＥＸはワード線選択回路
（以下、ＷＬセレクタと称する）55−1 〜55−4 に供給
される。

【００１７】ＷＬセレクタ55−1 〜55−4 は、Ｘ１デコ
ーダ52から出力される選択信号ＭＷＬ0 〜ＭＷＬ511 ま
たはＭＳＷＬ0 〜ＭＳＷＬ7 、マルチプレクサ51から出
力されるアドレス信号Ｂ0 〜Ｂ2 を、Ｘ２デコーダ53か
ら出力されるデコード信号ＣＡＳ0 〜ＣＡＳ3 及びテス
ト制御回路54から出力される制御信号ＥＸに応じて、メ
モリセルアレイ41−1 〜41−4 内のワード線またはスペ
アセルアレイ42−1 〜42−4 内のワード線に出力する。

【００１８】56は、外部から供給されるコマンドに基づ
いて、Ｉ／Ｏセンス回路46−1 、46−2 、リフレッシュ
カウンタ50の動作を制御すると共に、マルチプレクサ5
1、Ｘ２デコーダ53の動作を制御するリフレッシュ制御
信号ＲＥＦを出力するコマンドデコーダである。

【００１９】このような構成において、全てのメモリセ
ルの動作テストを行う際に、例えば制御信号ＥＸが
“Ｌ”レベルのときは、ＷＬセレクタ55−1 〜55−4
は、Ｘ２デコーダ53から出力されるデコード信号ＣＡＳ
0 〜ＣＡＳ3 に応じていずれか１つが選択され、選択さ
れたＷＬセレクタから選択信号ＭＷＬ0 〜ＭＷＬ511 が
出力され、対応するメモリセルアレイ41内のワード線が
選択駆動される。

【００２０】また、カラムアドレス信号に対応してカラ
ムが選択され、センスアンプ回路45−1 または45−2 、
Ｉ／Ｏセンス回路46−1 または46−2 、データ入力回路
47またはデータ出力回路48を経由してセルデータの読み
出しまたは書き込みが行われる。このとき、Ｉ／Ｏセン
ス回路46−1 、46−2 は、コマンドデコーダ56の出力に
応じてデータの読み出し／書き込み動作が制御される。

【００２１】制御信号ＥＸが“Ｈ”レベルになると、先
と同様にＷＬセレクタ55−1 〜55−4 は、Ｘ２デコーダ
53から出力されるデコード信号ＣＡＳ0 ＡＳ3 に応じて
いずれか１つが選択され、選択されたＷＬセレクタから
アドレス信号Ｂ0 〜Ｂ2 に応じて、対応するスペアセル
アレイ内の８本のワード線のいずれかが選択駆動され
る。

【００２２】すなわち、従来のＤＲＡＭでは、全てのメ
モリセルの動作テストを行うに際して、制御信号ＥＸの
レベルを変えて、メモリセルアレイとスペアセルアレイ
を選択した上でテストを行う必要があり、同一サイクル
でメモリセルアレイとスペアセルアレイ内のメモリセル
の動作テストを行うことができないという不都合があ
る。

【００２３】また、リフレッシュテストの際には、コマ
ンドデコーダ56の出力に基づいてリフレッシュカウンタ
50でリフレッシュ用アドレス信号Ｃ0 〜Ｃ9 を発生さ
せ、このアドレス信号Ｃ0 〜Ｃ9 をロウアドレスバッフ
ァ49の出力の代わりに使用する。そして、先と同様にテ
スト制御信号ＥＸのレベルを変えて、メモリセルアレイ
とスペアセルアレイを選択した上でリフレッシュテスト
を行う。

【００２４】従って、リフレッシュテストを行うに際し
ても、制御信号ＥＸのレベルを変えて、メモリセルアレ
イとスペアセルアレイを選択した上でテストを行う必要
があり、この場合にも同一サイクルで行うことができな
いという不都合がある。

【００２５】

【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、レ
ギュラーセル及びスペアセルのテストを同一サイクルで
行うことができ、これによってテストに要するコストの
削減を図ることができる半導体記憶装置を提供すること
である。

【００２６】

【課題を解決するための手段】この発明の半導体記憶装
置は、それぞれ複数のレギュラーセルを有する複数のレ
ギュラーセルアレイと、上記レギュラーセルアレイに対
応して設けられ、対応するレギュラーセルアレイ内のレ
ギュラーセルが不良の際にこの不良のレギュラーセルと
置き換えて使用される複数のスペアセルを有する複数の
スペアセルアレイと、上記各レギュラーセルアレイ及び
スペアセルアレイに対応して設けられ、対応するレギュ
ラーセルアレイ及びスペアセルアレイ内のワード線を選
択駆動する複数のワード線選択駆動回路と、外部アドレ
ス信号から生成される第１のアドレス信号に基づいて、
上記レギュラーセルアレイ及びこれに対応するスペアセ
ルアレイ内のワード線の選択信号を発生し、上記複数の
ワード線選択駆動回路に供給する第１のデコード回路
と、外部アドレス信号から生成され、上記第１のアドレ
ス信号とは異なる第２のアドレス信号に基づいて、上記
複数のワード線選択駆動回路のうちいずれか１つから上
記選択信号を出力させる制御を行う第２のデコード回路
とを具備し、上記複数のワード線選択駆動回路はそれぞ
れ、上記第１、第２のアドレス信号とは異なる第３のア
ドレス信号に応じて、上記レギュラーセルアレイ内のワ
ード線及びこれに対応するスペアセルアレイ内のワード
線のうちいずれか一方のアレイ内のワード線に上記選択
信号を出力することを特徴とする。

【００２７】この発明の半導体記憶装置は、それぞれダ
イナミック型メモリセルからなる複数のレギュラーセル
を有する複数のレギュラーセルアレイと、上記レギュラ
ーセルアレイに対応して設けられ、対応するレギュラー
セルアレイ内のレギュラーセルが不良の際にこの不良の
レギュラーセルと置き換えて使用されるそれぞれダイナ
ミック型メモリセルからなる複数のスペアセルを有する
複数のスペアセルアレイと、上記各レギュラーセルアレ
イ及びスペアセルアレイに対応して設けられ、対応する
レギュラーセルアレイ及びスペアセルアレイ内のワード
線を選択駆動する複数のワード線選択駆動回路と、上記
メモリセルのリフレッシュ動作時に使用される内部アド
レス信号を発生する内部アドレス発生回路と、外部アド
レス信号と上記内部アドレス信号とを切替えて出力する
アドレス切替回路と、上記アドレス切替回路から出力さ
れる第１のアドレス信号に基づいて、上記レギュラーセ
ルアレイ及びこれに対応するスペアセルアレイ内のワー
ド線の選択信号を発生し、上記複数のワード線選択駆動
回路に供給する第１のデコード回路と、上記アドレス切
替回路から出力され、上記第１のアドレス信号とは異な
る第２のアドレス信号に基づいて、上記複数のワード線
選択駆動回路のうち少なくともいずれか１つから上記選
択信号を出力させる制御を行う第２のデコード回路とを
具備し、上記複数のワード線選択駆動回路はそれぞれ、
上記アドレス切替回路から出力され、上記第１、第２の
アドレス信号とは異なる第３のアドレス信号に応じて、
上記レギュラーセルアレイ内のワード線及びこれに対応
するスペアセルアレイ内のワード線のうちいずれか一方
のアレイ内のワード線に上記選択信号を出力することを
特徴とする。

【００２８】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００２９】（第１の実施の形態）図１は、この発明の
半導体記憶装置をＳＲＡＭに実施したこの発明の第１の
実施の形態による構成を示すブロック図である。

【００３０】図において、11−1 〜11−4 はそれぞれス
タティック型のメモリセルからなるレギュラーセルが設
けられたメモリセルアレイ（レギュラーセルアレイ）
（ＭＣＡ）、12−1 〜12−4 はそれぞれスタティック型
のメモリセルからなるスペアセルが設けられたスペアセ
ルアレイ（ＳＣＡ）である。ここで、メモリセルアレイ
11−1 〜11−4 内にはそれぞれ例えば５１２本のワード
線が設けられており、スペアセルアレイ12−1 〜12−4
内にはそれぞれ例えば８本のワード線が設けられている
とする。

【００３１】13は外部からカラムアドレス信号が供給さ
れるカラムアドレスバッファ（Ｙ・ＡＤＢ）であり、14
は上記カラムアドレスバッファ13の出力に応じて上記メ
モリセルアレイ11−1 〜11−4 またはスペアセルアレイ
12−1 〜12−4 のカラムを選択するカラムデコーダ（Ｙ
・ＤＥＣ）である。

【００３２】また、15−1 、15−2 は、上記カラムデコ
ーダ14によって選択されたカラムのデータをセンスする
センスアンプ回路（Ｓ／Ａ）であり、一方のセンスアン
プ回路15−1 はその両側に設けられているそれぞれ２つ
のメモリセルアレイ11−1 と11−2 及びスペアセルアレ
イ12−1 と12−2 で共用され、他方のセンスアンプ回路
15−2 はその両側に設けられているそれぞれ２つのメモ
リセルアレイ11−3 と11−4 及びスペアセルアレイ12−
3 と12−4 で共用される。

【００３３】16−1 、16−2 は上記センスアンプ回路15
−1 、15−2 にそれぞれ接続されたＩ／Ｏセンス回路、
17はデータの書き込み時に上記Ｉ／Ｏセンス回路16−1
、16−2 に書き込みデータを供給するデータ入力回
路、18はデータの読み出し時に上記Ｉ／Ｏセンス回路16
−1 、16−2 でセンスされた読み出しデータを外部に出
力するデータ出力回路である。

【００３４】19は、外部から供給される例えば１２ビッ
トのロウアドレス信号Ｘ0 〜Ｘ11を受けて内部ロウアド
レス信号Ｂ0 〜Ｂ10と１ビットの制御信号ＥＸを出力す
るロウアドレスバッファ（Ｘ・ＡＤＢ）である。

【００３５】また、20は、ロウアドレスバッファ19から
出力される一部のアドレス信号Ｂ0〜Ｂ8 をデコードし
て選択信号ＭＷＬ0 〜ＭＷＬ511 またはＭＳＷＬ0 〜Ｍ
ＳＷＬ7 を出力するＸ１デコーダ（Ｘ１・ＤＥＣ）であ
る。ここで、選択信号ＭＷＬ0 〜ＭＷＬ511 は、メモリ
セルアレイ内に不良のメモリセルが存在せず、スペアメ
モリセルに置き換えられていない場合に、対応するメモ
リセルアレイの５１２本のワード線を選択するために使
用されるものであり、選択信号ＭＳＷＬ0 〜ＭＳＷＬ7
は、メモリセルアレイ内に不良のメモリセルが存在して
おり、チップ選別テスト後にこの不良のメモリセルが存
在しているメモリセルアレイ内のメモリセルをスペアメ
モリセルに置き換えるためのプログラムがＸ１デコーダ
20で行われた後に、選択信号ＭＷＬ0 〜ＭＷＬ511 の代
わりに出力されるものであり、対応するスペアセルアレ
イ内の８本のワード線を選択するために使用される。

【００３６】なお、メモリセルアレイ内のメモリセルを
スペアメモリセルに置き換えるためのプログラムはＸ１
デコーダ20で行われ、このプログラムについては、本願
発明の要旨とは直接関係しないのでその詳細な説明につ
いては省略するが、通常、行われているようにＸ１デコ
ーダ20内にプログラム用のヒューズを設け、チップ選別
テストが行われた後に、メモリセルアレイ内に不良メモ
リセルが発生していれば、その不良メモリセルに対応し
たロウアドレスがプログラム用のヒューズを選択的に溶
断することでプログラムされる。プログラム後は、メモ
リセルアレイ内の不良メモリセルが発生しているワード
線に対応したロウアドレス信号が外部から供給される
と、Ｘ１デコーダ20はメモリセルアレイのワード線の代
わりにスペアセルアレイ内のワード線を選択するように
選択信号ＭＳＷＬ0 〜ＭＳＷＬ7 を出力する。

【００３７】21は、ロウアドレスバッファ19から出力さ
れる一部のアドレス信号Ｂ9 、Ｂ10をデコードして４種
類のデコード信号ＣＡＳ0 〜ＣＡＳ3 を出力するＸ２デ
コーダ（Ｘ２・ＤＥＣ）である。

【００３８】Ｘ１デコーダ20から出力される選択信号Ｍ
ＷＬ0 〜ＭＷＬ511 またはＭＳＷＬ0 〜ＭＳＷＬ7 、Ｘ
２デコーダ21から出力されるデコード信号ＣＡＳ0 〜Ｃ
ＡＳ3 、ロウアドレスバッファ19から出力される一部の
アドレス信号Ｂ0 〜Ｂ2 及び制御信号ＥＸはワード線選
択回路（以下、ＷＬセレクタと称する）22−1 〜22−4
に供給される。

【００３９】ＷＬセレクタ22−1 〜22−4 はそれぞれ、
Ｘ１デコーダ20から出力される選択信号ＭＷＬ0 〜ＭＷ
Ｌ511 またはＭＳＷＬ0 〜ＭＳＷＬ7 、ロウアドレスバ
ッファ19から出力されるアドレス信号Ｂ0 〜Ｂ2 を、Ｘ
２デコーダ21から出力されるデコード信号ＣＡＳ0 〜Ｃ
ＡＳ3 及び制御信号ＥＸに応じて、対応するメモリセル
アレイ11−1 〜11−4 内のワード線またはスペアセルア
レイ12−1 〜12−4 内のワード線に出力する。

【００４０】23は、外部から供給されるコマンドに基づ
いてＩ／Ｏセンス回路16−1 、16−2 の動作を制御する
コマンドデコーダである。

【００４１】図２は、上記メモリセルアレイ11−1 〜11
−4 内及びスペアセルアレイ12−1〜12−4 内に設けら
れているレギュラーセル及びスペアセルの構成を示す回
路図である。

【００４２】ＳＲＡＭにおいて、レギュラーセル及びス
ペアセルとして使用されるスタティック型のメモリセル
は、一対のビット線ＢＬ、／ＢＬにそれぞれの一端が接
続されたスイッチ用トランジスタ31、32と、上記スイッ
チ用トランジスタ31、32の他端相互間に接続された２個
のインバータからなるフリップフロップ回路33とから構
成されている。そして、上記スイッチ用トランジスタ3
1、32の各ゲートはワード線ＷＬに接続されている。

【００４３】このように構成されたＳＲＡＭにおいて、
全てのメモリセルの動作テストを行う際に、外部からロ
ウアドレス信号Ｘ0〜Ｘ11がロウアドレスバッファ19に
供給される。ロウアドレスバッファ19から出力される制
御信号ＥＸのレベルは、最上位ビットのロウアドレス信
号Ｘ11に応じて設定される。例えばＸ11が“Ｌ”レベル
のときは制御信号ＥＸも“Ｌ”レベルになる。このと
き、ＷＬセレクタ22−1〜22−4 は、Ｘ２デコーダ21か
ら出力されるデコード信号ＣＡＳ0 〜ＣＡＳ3 に応じて
いずれか１つが選択され、かつ選択されたＷＬセレクタ
から選択信号ＭＷＬ0 〜ＭＷＬ511 が出力され、対応す
るメモリセルアレイ11内のワード線が選択駆動される。

【００４４】また、外部からカラムアドレス信号がカラ
ムアドレスバッファ13に供給され、このカラムアドレス
信号に対応したカラムがカラムデコーダ14の出力に基づ
いて選択され、センスアンプ回路15−1 または15−2 、
Ｉ／Ｏセンス回路16−1 または16−2 、データ入力回路
17またはデータ出力回路18を経由してセルデータの読み
出しまたは書き込みが行われる。このとき、Ｉ／Ｏセン
ス回路16−1 、16−2は、コマンドデコーダ23の出力に
応じてデータの読み出し／書き込み動作が制御される。

【００４５】メモリセルの動作テスト時には、ロウアド
レス信号及びカラムアドレス信号を変えることで異なる
メモリセルが順次選択され、選択されたメモリセルに対
してあるデータか゜書き込まれ、その後、そのメモリセ
ルに書き込まれたデータが読み出され、書き込まれたデ
ータと読み出されたデータとが一致しているかが、メモ
リセルアレイ11−1 〜11−4 内及びスペアセルアレイ12
−1 〜12−4 内の全てのメモリセルに対して調べられ
る。

【００４６】上記のように、ロウアドレス信号の最上位
ビットの信号Ｘ11が一方レベル、例えば“Ｌ”レベルの
ときには、メモリセルアレイ11−1 〜11−4 内のワード
線が選択駆動され、このワード線に接続されているメモ
リセルの動作テストが行われる。

【００４７】ロウアドレス信号の最上位ビットの信号Ｘ
11が“Ｈ”レベルになると、制御信号ＥＸも“Ｈ”レベ
ルとなり、ＷＬセレクタ22−1 〜22−4 は、Ｘ２デコー
ダ21から出力されるデコード信号ＣＡＳ0 〜ＣＡＳ3 に
応じていずれか１つが選択され、かつ選択されたＷＬセ
レクタからはアドレス信号Ｂ0 〜Ｂ2 に応じたデコード
信号が出力される。これにより、対応するスペアセルア
レイ内の８本のワード線が選択駆動される。

【００４８】また、外部からカラムアドレス信号が供給
され、このカラムアドレス信号に対応したカラムが選択
され、センスアンプ回路15−1 または15−2 、Ｉ／Ｏセ
ンス回路16−1 または16−2 、データ入力回路17または
データ出力回路18を経由してセルデータの読み出しまた
は書き込みが行われる。

【００４９】この場合にも、ロウアドレス信号及びカラ
ムアドレス信号を変化させることで、スペアセルアレイ
12−1 、12−4 内の異なるメモリセルが順次選択され、
選択されたメモリセルに対してあるデータが書き込ま
れ、その後、そのメモリセルに書き込まれたデータが読
み出され、書き込まれたデータと読み出されたデータと
が一致しているかが、スペアセルアレイ12−1 〜12−4
内の全てのメモリセルについて順次調べられる。

【００５０】このように、ロウアドレス信号の最上位ビ
ットの信号Ｘ11が他方レベル、例えば“Ｈ”レベルのと
きには、スペアセルアレイ12−1 〜12−4 内のワード線
が選択駆動され、このワード線に接続されているスペア
セルの動作テストが行われる。

【００５１】なお、メモリセルアレイ11−1 〜11−4 及
びスペアセルアレイ12−1 〜12−4内のメモリセルの動
作テストが終了し、最終的なチップ選別テストが終了し
た後に、メモリセルアレイ11−1 〜11−4 内に不良メモ
リセルが存在していれば、この不良メモリセルが存在し
ているメモリセルアレイ内のメモリセルが、ワード線単
位で、対応するスペアセルアレイ内のメモリセルに置き
換えられる。この置き換えは、先に説明したように、Ｘ
１デコーダ20に設けられているヒューズを不良メモリセ
ルのロウアドレスに基づいてプログラムすることにより
行われる。

【００５２】このプログラムが行われることにより、通
常のデータ読み出し／書き込み時に、不良メモリセルに
対応したロウアドレス信号が供給されると、Ｘ１デコー
ダ20からは選択信号ＭＷＬ0 〜ＭＷＬ511 に変わって、
置き換えが行われたスペアセルアレイ内のワード線に対
応した選択信号ＭＳＷＬ0 〜ＭＳＷＬ7 が出力される。

【００５３】また、最終的なチップ選別テストが終了し
た後の通常のデータ読み出し／書き込み時には、外部か
ら供給されるロウアドレス信号の最上位ビット信号Ｘ11
は例えば“Ｌ”レベルに固定しておく。これにより、デ
コード信号ＣＡＳ0 〜ＣＡＳ3 に応じていずれか１つの
ＷＬセレクタが選択され、かつ選択されたＷＬセレクタ
からは選択信号ＭＷＬ0 〜ＭＷＬ511 またはＭＳＷＬ0
〜ＭＳＷＬ7 が出力されるようになる。

【００５４】このように、この実施の形態によるＳＲＡ
Ｍでは、メモリセルアレイ11−1 〜11−4 内及びスペア
セルアレイ12−1 〜12−4 内の全てのメモリセルの動作
テストを行うに際して、ロウアドレス信号の最上位ビッ
トの信号Ｘ11のレベルを変えることによって制御信号Ｅ
Ｘのレベルを変え、メモリセルアレイとスペアセルアレ
イを選択するようにしたので、外部から供給されるロウ
アドレス信号及びカラムアドレス信号を順次変えること
によって、メモリセルアレイ11−1 〜11−4 内及びスペ
アセルアレイ12−1 〜12−4 内の全てのメモリセルを選
択することができる。これにより、スペアセルアレイ12
−1 〜12−4 内のメモリセルを含む全てのメモリセルの
動作テストを同一サイクルで行うことができる。

【００５５】従って、テスト用データパターンをレギュ
ラーセルとスペアセルで別々に用意する必要がなく、全
体で１つのテスト用データパターンを用いれば良く、こ
れによりテストに要するコストを削減することができ
る。

【００５６】またテスト時間も、レギュラーセルとスペ
アセルとで別々にテストを行う必要がなくなり、従来に
比べて短縮することができるので、さらにテストコスト
を削減することができる。

【００５７】（第２の実施の形態）図３は、この発明の
半導体記憶装置をＤＲＡＭに実施したこの発明の第２の
実施の形態による構成を示すブロック図である。

【００５８】なお、図３において、図９に示す従来のＤ
ＲＡＭと対応する箇所には同じ符号を付してその説明は
省略し、図９と異なる箇所のみを以下に説明する。

【００５９】この実施の形態によるＤＲＡＭでは、ＷＬ
セレクタ55−1 〜55−4 の動作を制御する制御信号ＥＸ
を出力するテスト制御回路54が削除されており、制御信
号ＥＸはマルチプレクサ57から出力される。

【００６０】マルチプレクサ57は従来例におけるマルチ
プレクサ51に相当するものであり、外部から供給される
例えば１２ビットのロウアドレス信号Ｘ0 〜Ｘ11が入力
されるロウアドレスバッファ（Ｘ・ＡＤＢ）49の出力
と、リフレッシュカウンタ58から出力される例えば１１
ビットのリフレッシュ用アドレス信号Ｃ0 〜Ｃ10とを受
けて、１１ビットの内部ロウアドレス信号Ｂ0 〜Ｂ10と
１ビットの制御信号ＥＸとを出力する。

【００６１】マルチプレクサ57及びＸ２デコーダ53の動
作はコマンドデコーダ56から出力される制御信号ＲＥＦ
に基づいて制御され、さらにＩ／Ｏセンス回路（Ｉ／
Ｏ）46−1 、46−4 の動作はコマンドデコーダ56から出
力される他の制御信号に基づいて制御される。

【００６２】また、この実施の形態によるＤＲＡＭで
は、新たにテスト制御回路59が設けられている。このテ
スト制御回路59は、ＤＲＡＭ内部で発生される、または
外部から供給されるテスト信号を受けて制御信号ＴＳＥ
Ｌを発生する。この制御信号ＴＳＥＬはリフレッシュカ
ウンタ58に入力される。

【００６３】リフレッシュカウンタ58は、上記制御信号
ＴＳＥＬに応じてリフレッシュ動作のサイクルが変化す
るように制御される。これは、テスト時にはそれぞれ２
個のメモリセルアレイ41及びスペアセルアレイ42内の
（５１２＊２＋８＊２）本のワード線に接続されたメモ
リセルのリフレッシュ動作を１リフレッシュサイクルの
期間内で行い、チップ選別テスト後の通常動作時では１
Ｋ個のメモリセルのリフレッシュ動作を１リフレッシュ
サイクルの期間内で行うようにするためである。

【００６４】図４は、上記メモリセルアレイ41−1 〜41
−4 内及びスペアセルアレイ42−1〜42−4 内に設けら
れているレギュラーセル及びスペアセルの構成を示す回
路図である。

【００６５】ＤＲＡＭにおいて、レギュラーセル及びス
ペアセルとして使用されるダイナミック型のメモリセル
は、メモリセル選択用トランジスタ61とこのトランジス
タ61の一端と所定電位（例えば接地電位など）ノードと
の間に接続されたデータ記憶用のキャパシタ62とから構
成されている。そして、トランジスタ61の他端はビット
線ＢＬに接続され、ゲートはワード線ＷＬに接続されて
いる。

【００６６】図５は、図３中のＸ２デコーダ（Ｘ２・Ｄ
ＥＣ）53の詳細な回路構成の一例を示している。Ｘ２デ
コーダ53はそれぞれ４個のＯＲゲート71−1 〜71−4 及
びＡＮＤゲート72−1 〜72−4 と、２個のインバータ7
3、74とから構成されている。

【００６７】上記インバータ73は内部ロウアドレス信号
Ｂ9 を反転し、インバータ74は内部ロウアドレス信号Ｂ
10を反転する。

【００６８】上記４個のＯＲゲート71−1 〜71−4 の各
一方の入力ノードには制御信号ＲＥＦが並列に入力さ
れ、２個のＯＲゲート71−1 、71−2 の各他方の入力ノ
ードにはインバータ74から出力される信号Ｂ10の反転信
号が並列に入力され、残り２個のＯＲゲート71−3 、71
−4 の各他方の入力ノードには信号Ｂ10が並列に入力さ
れる。これら４個のＯＲゲート71−1 〜71−4 の出力は
４個のＡＮＤゲート72−1 〜72−4 の一方の入力ノード
に並列に入力される。また、２個のＡＮＤゲート72−1
、72−3 の他方の入力ノードにはインバータ73から出
力される信号Ｂ9 の反転信号が並列に入力され、残り２
個のＡＮＤゲート72−2 、72−4 の各他方の入力ノード
には信号Ｂ9 が並列に入力される。

【００６９】次に、ＤＲＡＭ全体の動作の説明の前に、
図５に示されるＸ２デコーダ53の動作を説明する。リフ
レッシュ動作時に制御信号ＲＥＦが“Ｈ”レベルにされ
ると、ＯＲゲート71−1 〜71−4 の出力が全て“Ｈ”レ
ベルになる。このとき、４個のＡＮＤゲート72−1 〜72
−4 のうちいずれか２個の出力が内部ロウアドレス信号
Ｂ9 に応じて共に“Ｈ”レベルになり、４種類のデコー
ド信号ＣＡＳ0 〜ＣＡＳ3 のうち２つが同時に活性化さ
れる。例えば信号Ｂ9 が“Ｌ”レベルとのきはインバー
タ73の出力が“Ｈ”レベルになり、これが入力する２個
のＡＮＤゲート72−1 、72−3 の出力であるデコード信
号ＣＡＳ0 とＣＡＳ2 が同時に活性化される。

【００７０】他方、信号Ｂ9 が“Ｈ”レベルとのきは、
２個のＡＮＤゲート72−2 、72−4の出力であるデコー
ド信号ＣＡＳ1 とＣＡＳ3 が同時に活性化される。

【００７１】また、リフレッシュ動作時以外の時には、
制御信号ＲＥＦは“Ｌ”レベルにされる。このとき、４
個のＡＮＤゲート72−1 〜72−4 のうちいずれか１個の
出力が内部ロウアドレス信号Ｂ9 、Ｂ10に応じて“Ｈ”
レベルになり、４種類のデコード信号ＣＡＳ0 〜ＣＡＳ
3 のうちの１つのみが活性化される。例えば信号Ｂ9、
Ｂ10が共に“Ｌ”レベルとのきは、インバータ73、74の
出力が共に“Ｈ”レベルになり、ＡＮＤゲート72−1 の
出力であるデコード信号ＣＡＳ0 のみが活性化される。

【００７２】すなわち、図５に示すＸ２デコーダ５３で
は、リフレッシュ動作時には４種類のデコード信号ＣＡ
Ｓ0 〜ＣＡＳ3 のうちいずれか２つが同時に活性化さ
れ、この活性化された２つのデコード信号に基づいて、
図３中の４個のＷＬセレクタ55−1 〜55−4 のうちの２
個が同時に選択され、リフレッシュ動作時以外の時には
４種類のデコード信号ＣＡＳ0 〜ＣＡＳ3 のうちいずれ
か１つが活性化され、この活性化された１つのデコード
信号に基づいて、図３中の４個のＷＬセレクタ55−1 〜
55−4 のうちの１個が選択される。

【００７３】なお、図１のＳＲＡＭではＸ２デコーダ21
の構成については特に説明しなかったが、これは図５中
に示すＸ２デコーダ53において制御信号ＲＥＦが入力さ
れるＯＲゲート71−1 〜71−4 を削除し、信号Ｂ0 また
はその反転信号のいずれか一方と、信号Ｂ10またはその
反転信号のいずれか一方を４個のＡＮＤゲート72−1〜7
2−4 にそれぞれ入力するように回路を構成すればよ
い。

【００７４】図６は、図３中の１個のＷＬセレクタ55−
1 の詳細な回路構成の一例を示している。ＡＮＤゲート
75群には選択信号ＭＷＬ0 〜ＭＷＬ511 のそれぞれと制
御信号ＥＸの反転信号が供給される。ＡＮＤゲート76群
には選択信号ＳＭＷＬ0 〜ＳＭＷＬ7 のそれぞれと制御
信号ＥＸの反転信号が供給される。さらに、ＡＮＤゲー
ト77群にはアドレス信号Ｂ0 〜Ｂ2 とこれらアドレス信
号の相補信号の任意の組合せ信号と制御信号ＥＸが供給
される。上記ＡＮＤゲート75群の出力はデコード信号Ｃ
ＡＳ0 と共にＡＮＤゲート79群に入力される。また上記
ＡＮＤゲート76群及びＡＮＤゲート77群の出力はＯＲゲ
ート78群を経て、デコード信号ＣＡＳ0と共にＡＮＤゲ
ート80群に入力される。

【００７５】このように構成されたＷＬセレクタ55−1
において、制御信号ＥＸが“Ｌ”レベルのときはＡＮＤ
ゲート75群及びＡＮＤゲート76群が開く。そして、デコ
ード信号ＣＡＳ0 が“Ｈ”レベルで、このＷＬセレクタ
55−1 が選択されているときは、ＡＮＤゲート75群及び
ＡＮＤゲート79群を介して選択信号ＭＷＬ0 〜ＭＷＬ51
1 がメモリセルアレイ内の対応するワード線ＷＬ0 〜Ｗ
Ｌ511 に出力されるか、あるいはスペアセルに置き換え
られている場合には、ＡＮＤゲート76群、ＯＲゲート78
群及びＡＮＤゲート80群を介して選択信号ＳＭＷＬ0 〜
ＳＭＷＬ7 がスペアセルアレイ内の対応するワード線Ｓ
ＷＬ0 〜ＳＷＬ7 に出力される。

【００７６】制御信号ＥＸが“Ｈ”レベルのときはＡＮ
Ｄゲート77群が開く。そして、デコード信号ＣＡＳ0 が
“Ｈ”レベルで、このＷＬセレクタ55−1 が選択されて
いるときは、ＡＮＤゲート77群、ＯＲゲート78群及びＡ
ＮＤゲート80群を介して、アドレスＢ0 〜Ｂ2 とこれら
アドレス信号の相補信号の任意の組合せに基づいて、ス
ペアセルアレイ内のワード線ＳＷＬ0 〜ＳＷＬ7 のいず
れか１つに選択信号が出力される。

【００７７】なお、他のＷＬセレクタ55−2 〜55−4 に
ついては、入力されるデコード信号ＣＡＳ0 〜ＣＡＳ4
が異なるだけであるためにその説明は省略する。

【００７８】図７は、図３中のマルチプレクサ57の詳細
な回路構成の一例を示している。このマルチプレクサ57
は、それぞれ２個を１組とする１２組のＡＮＤゲート81
−1、82−1 〜81−12、82−12と、１２個のＯＲゲート8
3−1 〜83−12と１個のインバータ84とから構成されて
いる。

【００７９】上記ＡＮＤゲート81−1 〜81−12の各一方
の入力ノードには制御信号ＲＥＦが入力され、ＡＮＤゲ
ート82−1 〜82−12の各一方の入力ノードにはインバー
タ84によって反転された制御信号ＲＥＦが入力される。
また、ＡＮＤゲート81−1 〜81−12の各他方の入力ノー
ドには内部ロウアドレス信号Ｘ0 〜Ｘ11のそれぞれが入
力され、ＡＮＤゲート82−1 〜82−10、82−12の各他方
の入力ノードにはリフレッシュ用アドレス信号Ｃ0 〜Ｃ
10のそれぞれが入力され、ＡＮＤゲート82−11の他方の
入力ノードには電源電位Ｖｃｃ（“Ｈ”レベル）が入力
される。そして、上記各組のＡＮＤゲート81−1 と82−
1 、81−2 と82−2 、…81−12と82−12はＯＲゲート83
−1 〜83−12にそれぞれ並列に入力される。

【００８０】次に、ＤＲＡＭ全体の動作の説明の前に、
図７に示されるマルチプレクサ57の動作を説明する。リ
フレッシュ動作時以外の時には制御信号ＲＥＦが“Ｌ”
レベルになる。この場合には各２組のＡＮＤゲートの一
方の組のＡＮＤゲート81−1〜81−12が開き、これらの
ＡＮＤゲート81−1 〜81−12及びＯＲゲート83−1 〜83
−12を介してロウアドレス信号Ｘ0 〜Ｘ10が信号Ｂ0 〜
Ｂ10として出力されると共に、ロウアドレス信号の最上
位ビットの信号Ｘ11に応じて制御信号ＥＸのレベルが設
定される。

【００８１】リフレッシュ動作時に制御信号ＲＥＦが
“Ｈ”レベルにされると、各２組のＡＮＤゲートの他方
の組のＡＮＤゲート82−1 〜82−12が開き、これらのＡ
ＮＤゲート82−1 〜82−12及びＯＲゲート83−1 〜83−
12を介してリフレッシュ用アドレス信号Ｃ0 〜Ｃ9 が信
号Ｂ0 〜Ｂ9 として出力されると共に、最上位ビットの
信号Ｂ10が“Ｈ”レベルに設定され、さらにリフレッシ
ュ用アドレス信号の最上位ビットの信号Ｃ10に応じて制
御信号ＥＸのレベルが設定される。

【００８２】図８は、図３中のリフレッシュカウンタ58
の詳細な回路構成の一例を示している。このリフレッシ
ュカウンタ58は、ハーフアダー（ＨＡ）、イクスクルー
シブＯＲゲート及びインバータからなり、入力されるリ
フレッシュ用アドレス信号Ｃ0 〜Ｃ10を「１」だけ歩進
させるアダー回路（ＡＤＤＥＲ）91と、フリップフロッ
プ回路（Ｆ／Ｆ）、ＡＮＤゲート、ＯＲゲート、ＮＡＮ
Ｄゲート及びインバータからなり、アダー回路91の出力
Ｓ0 〜Ｓ10と図３中のテスト制御回路59から出力される
制御信号ＴＳＥＬ及び図３中のコマンドデコーダ５６か
ら出力される制御信号ＣＯＵＮＴＵＰが入力されるロ
ジック回路92とから構成されている。

【００８３】このリフレッシュカウンタ58は、制御信号
ＣＯＵＮＴＵＰに同期して、ロジック回路92内の各フ
リップフロップ回路にアダー回路91からの出力Ｓ0 〜Ｓ
10を取り込むことによってリフレッシュ用アドレス信号
Ｃ0 〜Ｃ10を所定のサイクルで発生し、制御信号ＣＯＵ
ＮＴＵＰが“Ｈ”レベルのときには上記とは異なるサ
イクルでリフレッシュ用アドレス信号Ｃ0 〜Ｃ10を発生
する。

【００８４】このように構成されたＤＲＡＭにおいて、
全てのメモリセルの動作テストを行う際に、外部からロ
ウアドレス信号Ｘ0〜Ｘ11が供給される。ここで、コマ
ンドデコーダ58にリフレッシュ動作を要求するコマンド
が入力されない場合、コマンドデコーダ58から出力され
る制御信号ＲＥＦは“Ｌ”レベルなので、マルチプレク
サ57では、先に説明したように、ロウアドレス信号Ｘ0
〜Ｘ10が信号Ｂ0 〜Ｂ10として出力されると共に、ロウ
アドレスアドレス信号の最上位ビットの信号Ｘ11に応じ
て制御信号ＥＸのレベルが設定される。

【００８５】いま、Ｘ11が“Ｌ”レベルのときは制御信
号ＥＸも“Ｌ”レベルになる。このとき、ＷＬセレクタ
55−1 〜55−4 は、Ｘ２デコーダ53から出力されるデコ
ード信号ＣＡＳ0 〜ＣＡＳ3 に応じていずれか１つが選
択され、かつ選択されたＷＬセレクタから選択信号ＭＷ
Ｌ0 〜ＭＷＬ511 が出力され、対応するメモリセルアレ
イ41内のワード線が選択駆動される。

【００８６】また、外部からカラムアドレス信号がカラ
ムアドレスバッファ43に供給され、このカラムアドレス
信号に対応したカラムがカラムデコーダ44の出力に基づ
いて選択され、センスアンプ回路45−1 または45−2 、
Ｉ／Ｏセンス回路46−1 または46−2 、データ入力回路
47またはデータ出力回路48を経由してセルデータの読み
出しまたは書き込みが行われる。このとき、Ｉ／Ｏセン
ス回路46−1 、46−2は、コマンドデコーダ56の出力に
応じてデータの読み出し／書き込み動作が制御される。

【００８７】メモリセルの動作テスト時には、ロウアド
レス信号及びカラムアドレス信号を変えることで異なる
メモリセルが順次選択され、選択されたメモリセルに対
してあるデータが書き込まれ、その後、そのメモリセル
に書き込まれたデータが読み出され、書き込まれたデー
タと読み出されたデータとが一致しているかが、メモリ
セルアレイ41−1 〜41−4 内及びスペアセルアレイ42−
1 〜42−4 内の全てのメモリセルに対して調べられる。

【００８８】そして、ロウアドレス信号の最上位ビット
の信号Ｘ11が一方レベル、例えば“Ｌ”レベルのときに
は、メモリセルアレイ41−1 〜41−4 内のワード線が選
択駆動され、このワード線に接続されているメモリセル
の動作テストが行われる。

【００８９】ロウアドレス信号の最上位ビット線の信号
Ｘ11が“Ｈ”レベルになると、制御信号ＥＸも“Ｈ”レ
ベルとなり、ＷＬセレクタ55−1 〜55−4 は、Ｘ２デコ
ーダ53から出力されるデコード信号ＣＡＳ0 〜ＣＡＳ3
に応じていずれか１つが選択され、かつ選択されたＷＬ
セレクタからはアドレス信号Ｂ0 〜Ｂ2 に応じたデコー
ド信号が出力される。これにより、対応するスペアセル
アレイ内の８本のワード線が選択駆動される。

【００９０】このとき、外部からカラムアドレス信号が
カラムアドレスバッファ43に供給され、このカラムアド
レス信号に対応したカラムが選択され、センスアンプ回
路45−1 または45−2 、Ｉ／Ｏセンス回路46−1 または
46−2 、データ入力回路47またはデータ出力回路48を経
由してスペアセルアレイ内のセルデータの読み出しまた
は書き込みが行われる。

【００９１】そして、この場合にも、ロウアドレス信号
及びカラムアドレス信号を変化させることで、スペアセ
ルアレイ42−1 、42−4 内の異なるメモリセルが順次選
択され、選択されたメモリセルに対してあるデータが書
き込まれ、その後、そのメモリセルに書き込まれたデー
タが読み出され、書き込まれたデータと読み出されたデ
ータとが一致しているかが、スペアセルアレイ42−1 〜
42−4 内の全てのメモリセルについて順次調べられる。

【００９２】このように、ロウアドレス信号の最上位ビ
ットの信号Ｘ11が他方レベル、例えば“Ｈ”レベルのと
きには、スペアセルアレイ42−1 〜42−4 内のワード線
が選択駆動され、このワード線に接続されているスペア
セルの動作テストが行われる。

【００９３】なお、メモリセルアレイ41−1 〜41−4 及
びスペアセルアレイ42−1 〜42−4内のメモリセルの動
作テストが終了し、最終的なチップ選別テストが終了し
た後に、メモリセルアレイ41−1 〜41−4 内に不良メモ
リセルが存在していれば、この不良メモリセルが存在し
ているメモリセルアレイ内のメモリセルが、ワード線単
位で、対応するスペアセルアレイ内のメモリセルに置き
換えられる。この置き換えは、先に説明したように、Ｘ
１デコーダ52に設けられているヒューズを不良メモリセ
ルのロウアドレスに基づいてプログラムすることにより
行われる。

【００９４】このプログラムが行われることにより、通
常のデータ読み出し／書き込み時に、不良メモリセルに
対応したロウアドレス信号が供給されると、Ｘ１デコー
ダ52からは選択信号ＭＷＬ0 〜ＭＷＬ511 に変わって、
置き換えが行われたスペアセルアレイ内のワード線に対
応した選択信号ＭＳＷＬ0 〜ＭＳＷＬ7 が出力される。

【００９５】また、最終的なチップ選別テストが終了し
た後の通常のデータ読み出し／書き込み時には、外部か
ら供給するロウアドレス信号の最上位ビット信号Ｘ11は
例えば“Ｌ”レベルに固定しておく。これにより、デコ
ード信号ＣＡＳ0 〜ＣＡＳ3に応じていずれか１つのＷ
Ｌセレクタが選択され、かつ選択されたＷＬセレクタか
らは選択信号ＭＷＬ0 〜ＭＷＬ511 またはＭＳＷＬ0 〜
ＭＳＷＬ7 が出力されるようになる。

【００９６】一方、リフレッシュテストを行う場合、外
部からコマンドがコマンドデコーダ56に供給されること
により、制御信号ＲＥＦは“Ｈ”レベルになる。このと
きは先に説明したように、マルチプレクサ57からはリフ
レッシュ用アドレス信号Ｃ0〜Ｃ9 が信号Ｂ0 〜Ｂ9 と
して出力されると共に、最上位ビットの信号Ｂ10が
“Ｈ”レベルに設定され、さらにリフレッシュ用アドレ
ス信号の最上位ビットの信号Ｃ10に応じて制御信号ＥＸ
のレベルが設定される。

【００９７】ここで、図５のＸ２デコーダ53では、マル
チプレクサ57から出力される１ビットの信号Ｂ9 に応じ
てデコード信号ＣＡＳ0 〜ＣＡＳ3 のうちのいずれか２
つが活性化される。例えば信号Ｂ9 が“Ｌ”レベルのと
きはＣＡＳ0 とＣＡＳ2 が活性化される。そして、リフ
レッシュ用アドレス信号の最上位ビットの信号Ｃ10が
“Ｌ”レベルのときは、制御信号ＥＸも“Ｌ”レベルと
なり、２つのＷＬセレクタ55−1 と55−3 が選択され、
かつ選択されたＷＬセレクタ55−1 と55−3 から選択信
号ＭＷＬ0 〜ＭＷＬ511 が出力され、対応するメモリセ
ルアレイ内の２本のワード線が同時に選択駆動される。

【００９８】一方、リフレッシュ用アドレス信号の最上
位ビットの信号Ｃ10が“Ｈ”レベルのときは、制御信号
ＥＸも“Ｈ”レベルとなり、選択されたＷＬセレクタ55
−1と55−3 から選択信号ＳＷＬ0 〜ＳＷＬ7 が出力さ
れ、対応するスペアメモリセルアレイ内の２本のワード
線が同時に選択駆動される。

【００９９】なお、リフレッシュテスト時に、テスト信
号がテスト制御回路59に供給される。このとき、テスト
制御回路59から出力される制御信号ＴＳＥＬに応じて、
リフレッシュカウンタ58は、それぞれ２個のメモリセル
アレイ41及びスペアセルアレイ42内の（５１２＊２＋８
＊２）本のワード線に接続されたメモリセルのリフレッ
シュ動作を１リフレッシュサイクルの期間内で行うよう
にリフレッシュ用アドレス信号Ｃ0 〜Ｃ10を発生する。
また、チップ選別テスト後の通常動作時は、テスト制御
回路59から出力される制御信号ＴＳＥＬに応じて、リフ
レッシュカウンタ58は、１Ｋ個のメモリセルのリフレッ
シュ動作を１リフレッシュサイクルの期間内で行うよう
に、リフレッシュ用アドレス信号Ｃ0 〜Ｃ10を発生す
る。

【０１００】このように、この実施の形態によるＤＲＡ
Ｍでは、メモリセルアレイ41−1 〜41−4 内及びスペア
セルアレイ42−1 〜42−4 内の全てのメモリセルの動作
テストを行うに際して、ロウアドレス信号の最上位ビッ
トの信号Ｘ11のレベルを変えることによって制御信号Ｅ
Ｘのレベルを変え、メモリセルアレイとスペアセルアレ
イを選択するようにしたので、外部から供給されるロウ
アドレス信号及びカラムアドレス信号を順次変えること
によって、メモリセルアレイ41−1 〜41−4 内及びスペ
アセルアレイ42−1 〜42−4 内の全てのメモリセルを選
択することができる。これにより、スペアセルアレイ42
−1 〜42−4 内のメモリセルを含む全てのメモリセルの
動作テストを同一サイクルで行うことができる。

【０１０１】従って、テスト用データパターンをレギュ
ラーセルとスペアセルで別々に用意する必要がなく、全
体で１つのテスト用データパターンを用いれば良く、こ
れによりテストに要するコストを削減することができ
る。

【０１０２】またテスト時間も、レギュラーセルとスペ
アセルとで別々にテストを行う必要がなくなり、従来に
比べて短縮することができるので、さらにテストコスト
を削減することができる。

【０１０３】また、リフレッシュテストについても、カ
ウンタ58から出力されるリフレッシュ用アドレス信号の
最上位ビットの信号Ｃ10のレベルを変えることによって
制御信号ＥＸのレベルを変え、メモリセルアレイとスペ
アセルアレイを選択するようにしたので、リフレッシュ
用アドレス信号を順次変えることによって、メモリセル
アレイ41−1 〜41−4 内及びスペアセルアレイ42−1 〜
42−4 内の全てのメモリセルを選択することができる。
これにより、スペアセルアレイ42−1 〜42−4内のメモ
リセルを含む全てのメモリセルのリフレッシュテストを
同一サイクルで行うことができる。

【０１０４】なお、上記各実施の形態では、レギュラー
セルに不良が発生した場合に、この不良が発生している
レギュラーセルをワード線単位でスペアセルに置き換え
る場合を説明したが、これは不良が発生しているレギュ
ラーセルをカラム線（ビット線）単位でスペアセルに置
き換えるようにした半導体記憶装置に実施することがで
きる。

【０１０５】この場合の半導体記憶装置は、それぞれ複
数のレギュラーセルを有する複数のレギュラーセルアレ
イと、上記レギュラーセルアレイに対応して設けられ、
対応するレギュラーセルアレイ内のレギュラーセルが不
良の際にこの不良のレギュラーセルと置き換えて使用さ
れる複数のスペアセルを有する複数のスペアセルアレイ
と、上記各レギュラーセルアレイ及びスペアセルアレイ
に対応して設けられ、対応するレギュラーセルアレイ及
びスペアセルアレイ内のカラム線を選択駆動する複数の
カラム選択駆動回路と、外部アドレス信号から生成され
る第１のアドレス信号に基づいて、上記レギュラーセル
アレイ及びこれに対応するスペアセルアレイ内のカラム
選択信号を発生し、上記複数のカラム選択駆動回路に供
給する第１のデコード回路と、外部アドレス信号から生
成され、上記第１のアドレス信号とは異なる第２のアド
レス信号に基づいて、上記複数のカラム選択駆動回路の
うちいずれか１つから上記カラム選択信号を出力させる
制御を行う第２のデコード回路とを具備し、上記複数の
カラム選択駆動回路はそれぞれ、上記第１、第２のアド
レス信号とは異なる第３のアドレス信号に応じて、上記
レギュラーセルアレイ内及びこれに対応するスペアセル
アレイ内うちいずれか一方のアレイ内のカラム線に上記
カラム選択信号を出力するように構成される。

【０１０６】さらに、不良が発生しているレギュラーセ
ルをカラム線単位でスペアセルに置き換えるようにした
半導体記憶装置は、それぞれダイナミック型メモリセル
からなる複数のレギュラーセルを有する複数のレギュラ
ーセルアレイと、上記レギュラーセルアレイに対応して
設けられ、対応するレギュラーセルアレイ内のレギュラ
ーセルが不良の際にこの不良のレギュラーセルと置き換
えて使用されるそれぞれダイナミック型メモリセルから
なる複数のスペアセルを有する複数のスペアセルアレイ
と、上記各レギュラーセルアレイ及びスペアセルアレイ
に対応して設けられ、対応するレギュラーセルアレイ及
びスペアセルアレイ内のカラム線を選択駆動する複数の
カラム選択駆動回路と、上記メモリセルのリフレッシュ
動作時に使用される内部アドレス信号を発生する内部ア
ドレス発生回路と、外部アドレス信号と上記内部アドレ
ス信号とを切替えて出力するアドレス切替回路と、上記
アドレス切替回路から出力される第１のアドレス信号に
基づいて、上記レギュラーセルアレイ及びこれに対応す
るスペアセルアレイ内のカラム選択信号を発生し、上記
複数のカラム選択駆動回路に供給する第１のデコード回
路と、上記アドレス切替回路から出力され、上記第１の
アドレス信号とは異なる第２のアドレス信号に基づい
て、上記複数のカラム選択駆動回路のうち少なくともい
ずれか１つから上記カラム選択信号を出力させる制御を
行う第２のデコード回路とを具備し、上記複数のカラム
選択駆動回路はそれぞれ、上記アドレス切替回路から出
力され、上記第１、第２のアドレス信号とは異なる第３
のアドレス信号に応じて、上記レギュラーセルアレイ内
及びこれに対応するスペアセルアレイ内のうちいずれか
一方のアレイ内のカラム線に上記カラム選択信号を出力
するように構成される。

【０１０７】

【発明の効果】以上説明したようにこの発明によれば、
レギュラーセル及びスペアセルのテストを同一サイクル
で行うことができ、これによってテストに要するコスト
の削減を図ることができる半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明の半導体記憶装置をＳＲＡＭに実施し
たこの発明の第１の実施の形態による構成を示すブロッ
ク図。

【図２】図１のＳＲＡＭのメモリセルアレイ内及びスペ
アセルアレイ内に設けられているレギュラーセル及びス
ペアセルの構成を示す回路図。

【図３】この発明の半導体記憶装置をＤＲＡＭに実施し
たこの発明の第２の実施の形態による構成を示すブロッ
ク図。

【図４】図３のＤＲＡＭのメモリセルアレイ内及びスペ
アセルアレイ内に設けられているレギュラーセル及びス
ペアセルの構成を示す回路図。

【図５】図３のＤＲＡＭのＸ２デコーダの詳細な構成の
一例を示す回路図。

【図６】図３のＤＲＡＭの１個のＷＬセレクタの詳細な
構成の一例を示す回路図。

【図７】図３のＤＲＡＭのマルチプレクサの詳細な構成
の一例を示す回路図。

【図８】図３のＤＲＡＭのリフレッシュカウンタの詳細
な構成の一例を示す回路図。

【図９】従来のＤＲＡＭの構成を示すブロック図。

【符号の説明】

11−1 〜11−4 、41−1 〜41−4 …メモリセルアレイ
（ＭＣＡ）、 12−1 〜12−4 、42−1 〜42−4 …スペアセルアレイ
（ＳＣＡ）、 13、43…カラムアドレスバッファ（Ｙ・ＡＤＢ）、 14、44…カラムデコーダ（Ｙ・ＤＥＣ）、 15−1 、15−2 、45−1 、45−2 …センスアンプ回路
（Ｓ／Ａ）、 16−1 、16−2 、46−1 、46−2 …Ｉ／Ｏセンス回路、 17、47…データ入力回路、 18、48…データ出力回路、 19、49…ロウアドレスバッファ（Ｘ・ＡＤＢ）、 20、52…Ｘ１デコーダ（Ｘ１・ＤＥＣ）、 21、53…Ｘ２デコーダ（Ｘ２・ＤＥＣ）、 22−1 〜22−4 、55−1 〜55−4 …ワード線選択回路
（ＷＬセレクタ）、 23、56…コマンドデコーダ、 57…マルチプレクサ（ＭＵＸ）、 58…リフレッシュカウンタ、 59…テスト制御回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３７１Ａ３７１ＤＦターム(参考） 2G132 AA08 AB01 AK07 AK20 AL09 AL31 5B015 HH00 JJ00 KA23 KA28 KB44 KB47 MM07 NN09 QQ01 5L106 AA01 AA02 CC01 CC17 DD00 EE02 EE06 EE07 5M024 AA91 BB07 BB08 BB09 BB10 BB22 BB23 BB40 CC22 CC50 CC92 CC93 CC99 DD62 DD63 EE29 EE30 HH01 MM06 MM07 MM10 MM12 MM13 MM15 PP01 PP02 PP03

Claims

【特許請求の範囲】

【請求項１】それぞれ複数のレギュラーセルを有する
複数のレギュラーセルアレイと、上記レギュラーセルアレイに対応して設けられ、対応す
るレギュラーセルアレイ内のレギュラーセルが不良の際
にこの不良のレギュラーセルと置き換えて使用される複
数のスペアセルを有する複数のスペアセルアレイと、上記各レギュラーセルアレイ及びスペアセルアレイに対
応して設けられ、対応するレギュラーセルアレイ及びス
ペアセルアレイ内のワード線及びカラム線のうち少なく
とも一方を選択駆動する複数の選択駆動回路と、外部アドレス信号から生成される第１のアドレス信号に
基づいて、上記レギュラーセルアレイ及びこれに対応す
るスペアセルアレイ内の選択信号を発生し、上記複数の
選択駆動回路に供給する第１のデコード回路と、外部アドレス信号から生成され、上記第１のアドレス信
号とは異なる第２のアドレス信号に基づいて、上記複数
の選択駆動回路のうちいずれか１つから上記選択信号を
出力させる制御を行う第２のデコード回路とを具備し、上記複数の選択駆動回路はそれぞれ、上記第１、第２の
アドレス信号とは異なる第３のアドレス信号に応じて、
上記レギュラーセルアレイ内及びこれに対応するスペア
セルアレイ内うちいずれか一方のアレイ内のワード線及
びカラム線のうち少なくとも一方に上記選択信号を出力
することを特徴とする半導体記憶装置。
【請求項２】前記レギュラーセル及びスペアセルがそ
れぞれスタティック型メモリセルであることを特徴とす
る請求項１記載の半導体記憶装置。
【請求項３】前記第３のアドレス信号が前記外部アド
レス信号から生成されることを特徴とする請求項１記載
の半導体記憶装置。
【請求項４】前記第３のアドレス信号が少なくとも１
ビットの信号であることを特徴とする請求項３記載の半
導体記憶装置。
【請求項５】前記レギュラーセル及びスペアセルがそ
れぞれ、リフレッシュ動作が必要なダイナミック型メモ
リセルであることを特徴とする請求項１記載の半導体記
憶装置。
【請求項６】前記メモリセルのリフレッシュ動作時に
使用される内部アドレス信号を発生する内部アドレス発
生回路と、前記外部アドレス信号と上記内部アドレス信号とを切替
えて、前記第１、第２のデコード回路に出力するアドレ
ス切替回路とをさらに具備したことを特徴とする請求項
５記載の半導体記憶装置。
【請求項７】前記第３のアドレス信号が、前記外部ア
ドレス信号及び前記内部アドレス信号のいずれかから生
成されることを特徴とする請求項６記載の半導体記憶装
置。
【請求項８】それぞれダイナミック型メモリセルから
なる複数のレギュラーセルを有する複数のレギュラーセ
ルアレイと、上記レギュラーセルアレイに対応して設けられ、対応す
るレギュラーセルアレイ内のレギュラーセルが不良の際
にこの不良のレギュラーセルと置き換えて使用されるそ
れぞれダイナミック型メモリセルからなる複数のスペア
セルを有する複数のスペアセルアレイと、上記各レギュラーセルアレイ及びスペアセルアレイに対
応して設けられ、対応するレギュラーセルアレイ及びス
ペアセルアレイ内のワード線及びカラム線のうち少なく
とも一方を選択駆動する複数の選択駆動回路と、上記メモリセルのリフレッシュ動作時に使用される内部
アドレス信号を発生する内部アドレス発生回路と、外部アドレス信号と上記内部アドレス信号とを切替えて
出力するアドレス切替回路と、上記アドレス切替回路から出力される第１のアドレス信
号に基づいて、上記レギュラーセルアレイ及びこれに対
応するスペアセルアレイ内の選択信号を発生し、上記複
数の選択駆動回路に供給する第１のデコード回路と、上記アドレス切替回路から出力され、上記第１のアドレ
ス信号とは異なる第２のアドレス信号に基づいて、上記
複数の選択駆動回路のうち少なくともいずれか１つから
上記選択信号を出力させる制御を行う第２のデコード回
路とを具備し、上記複数の選択駆動回路はそれぞれ、上記アドレス切替
回路から出力され、上記第１、第２のアドレス信号とは
異なる第３のアドレス信号に応じて、上記レギュラーセ
ルアレイ内及びこれに対応するスペアセルアレイ内のう
ちいずれか一方のアレイ内のワード線及びカラム線のう
ち少なくとも一方に上記選択信号を出力することを特徴
とする半導体記憶装置。
【請求項９】前記第２のアドレス信号は２ビット以上
の信号からなり、前記第２のデコード回路は、前記メモリセルのリフレッ
シュ動作時に、前記複数の選択駆動回路のうち同時に２
つ以上の選択駆動回路から前記選択信号を出力させるこ
とを特徴とする請求項８記載の半導体記憶装置。