CN1199275C - 半导体存储器 - Google Patents

Abstract

一种半导体存储器，包括：具有若干存储单元的单元阵列；在所述单元阵列内，各自被定义为沿第一方向排列的一组存储单元并且具有用于存储单元选择的第一选择线的若干第一标准元件；在所述单元阵列内，各自被定义为沿第二方向排列的一组存储单元并且具有用于存储单元选择的第二选择线的若干第二标准元件，每个所述第二标准元件选择操作上与对应的一个所述第一标准元件相关的一个或多个存储单元；用于替换所述单元阵列内的缺陷第一标准元件的若干第一冗余元件；用于替换所述单元阵列内的缺陷第二标准元件的若干第二冗余元件；在所述单元阵列内，各自被定义为允许用每个所述第一冗余元件来替换的一组第一标准元件的第一修复区；和在所述单元阵列内，各自被定义为允许用每个所述第二冗余元件来替换的一组第二标准元件的第二修复区，其中：所述若干第一标准元件中的至少两个第一标准元件被同时激活，相互独立地控制是否用所述第一冗余元件来替换如此被同时激活的至少两个第一标准元件中的每一个，以及修复在包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区内具有缺陷的第二标准元件的至少一个所述第二冗余元件不和所述同时激活的至少两个第一标准元件的所述一个相交。

Description

半导体存储器

本申请基于在先日本专利申请No.2001-168707(申请日2001年6月4日)并要求其优先权，该专利申请的内容作为参考整体包含于此。

技术领域

本发明涉及半导体存储器，更具体地说涉及解除或“修复”存储单元中的缺陷的冗余系统。

背景技术

和半导体存储器一起使用的冗余系统包括修复缺陷行(即包含缺陷单元的行)的行冗余系统和修复缺陷列(即包含缺陷单元的列)的列冗余系统，所述行冗余系统和列冗余系统一般设置在一起。行冗余系统在操作上响应与存储器阵列内的缺陷行对应的行地址的输入，取代对这种缺陷行的访问而提供对备用行的访问。更具体地说，当输入选择包含缺陷单元的字线的行地址时，以这样的方式执行替换控制，从而激活备用字线，而不是激活包含缺陷单元的字线。在访问存储器阵列内对应于输入行地址的某一行的时候(例如在激活字线的情况下)，列冗余系统在操作上响应与存储器阵列内的缺陷列对应的列地址的输入，代替对这种缺陷列的访问而提供对备用行的访问。一个例子是在允许用备用列选择线(或者备用位线)替换列选择线(或者位线)的列冗余系统中，进行替换控制以便激活备用列选择线(或者备用位线)，所述备用列选择线执行相对于受访行上的备用单元的读/写，代替对这种缺陷列的访问。注意“列选择线”不仅是控制使选择的位线和数据线相连的列开关的信号线，而且还是缺陷数据线被另一数据线修复的行冗余系统中的数据线。

这样，目前可用的冗余系统未被安排成以每个单元为基础用备用单元替换有缺陷的单元，而是被安排成利用备用行或备用列内的若干备用单元替换与包含有缺陷单元的行或列平行对准的若干单元。在本说明的剩余部分中，将把沿着可进行缺陷单元替换的行的方向的多个单元和用于选择这些单元的信号线的集合称为“标准行元件”或者简称为“行元件”。把沿着可进行缺陷单元替换的列的方向的多个单元和用于选择这些单元的信号线的集合称为“标准列元件”或者简称为“列元件”。用作缺陷行/列替换单元的一组备用单元和选择这些备用单元的信号线将被称为“冗余元件”。在针对行和列执行缺陷替换的系统中，同时提供冗余行元件和冗余列元件。此外，“元件”不应仅仅局限于被单一信号线选择的一组物理连续单元，也可以是多个单元以及用于同时选择所述多个单元的一组或一束多个信号线的二维(2D)集合。

参见图18，图18表示了现有的一种半导体存储器中的冗余系统。这里表示的存储器阵列被夹在其中的读出放大器(S/A)组分成上下两个存储块。下半部存储块包括布置在其中的冗余行元件RELEMENT<0>，所述冗余行元件RELEMENT<0>用于替换下半部存储块内发现的缺陷行元件。布置在上半部存储块内的是另一个冗余行元件RELEMENT<1>，它用于替换上半部存储块内的缺陷行元件。

如图18中的虚线所示，存储器阵列也被横向平分成左右两个区域。冗余列元件CELEMENT<0>布置在左半区中，用于替换左半区内的列元件。布置在右半区中的是单独的冗余列元件CELEMENT<1>，用于替换右半区内的缺陷列元件。

本说明中，存储器阵列内可被某一冗余元件替换的标准元件的集合将被称为借助这样的冗余元件的解除或“修复”区。以冗余元件为单位分配修复区。就图18的例子来说，分配给冗余行元件RELEMENT<0>、<1>的行修复区分别是存储器阵列的上下半区RRA<0>、<1>；分配给冗余列元件CELEMENT<0>、<1>的列修复区分别是存储器阵列的左右半区CRA<0>、<1>。

利用冗余行元件或者冗余列元件可替换存储器阵列中的缺陷单元。这意味着如图18中所示，单个行修复区必定具有一个“重叠区”，其中所述行修复区至少和一个或多个其它列修复区部分重叠。

参见图19，图中表示了当审视单个重叠区时冗余行区和冗余列区之间的关系。借助冗余进行的替换是如前所述利用冗余元件替换有缺陷的元件。在有缺陷的元件包括位于所关心的重叠区内的单元时，缺陷元件包含在该重叠区中的部分将被称为“部分”缺陷元件。另外，冗余元件的用于替换该部分缺陷元件的部分将被称为部分冗余元件。虽然在图19所示的例子中由标记“×”代表的缺陷单元分别出现在位于重叠区内的部分缺陷行元件和列元件中，但是有缺陷的单元也可存在于包括部分缺陷元件在内的缺陷元件的任意地方——有时这些缺陷单元可位于重叠区的外部。

在现有的冗余系统中，对于重叠区，建立冗余元件与修复区的关系，从而使分配给包括该重叠区的行修复区的冗余行元件和分配给包括同一重叠区的列修复区的冗余列元件彼此相交。相对于该重叠区的冗余行元件和冗余列元件的这种相交意味着分配给该重叠区的冗余列元件上的单元可被分配给同一重叠区的冗余行元件选择；类似地，分配给该重叠区的冗余行元件上的任意单元可被分配给同一重叠区的冗余列元件选择。

可以这样的方式重述现有冗余系统的特征，即规定存储器芯片上多个冗余行元件和冗余列元件与这些冗余元件被分配给的修复区之间的关系以满足下述条件。可借助某一冗余行元件进行替换的重叠区内的可用于进行单元选择的所有标准行元件(这里标准行元件包括重叠区内的部分标准行元件，或者可完全包含在重叠区中，从而部分标准行元件等同于标准行元件)必定与该重叠区内被分配完成列替换任务的任意冗余列元件相交。类似地，可借助某一冗余列元件进行替换的重叠区内可用于单元选择的所有标准列元件(这里，标准列元件包括重叠区内的部分标准列元件，或者可完全包含在该重叠内，从而部分标准列元件等同于标准列元件)必定与该重叠区内被分配进行行替换的任意冗余行元件相交。

因此，考虑到对于某一重叠区的利用某一标准行元件选择冗余列元件上的一个单元的能力，每当用冗余行元件替换这样的标准行元件时，冗余列元件上的与将被替换的标准行元件的行地址相对应的单元也将被替换。类似地，鉴于对于指定重叠区利用某一标准列元件选择冗余行元件上的单元的能力，每当用某一冗余列元件替换这样的标准列元件时，冗余行元件上与将被替换的标准列元件的列地址相对应的单元也被替换。

另外，对应于重叠区的冗余行元件和冗余列元件的相交意味着在它们的交点存在备用单元。例如，作为冗余行元件的备用字线和作为冗余列元件的备用列选择线的交点意味着存在这些线路共同作用从而选择的备用单元。如图19中所示，该备用单元一般称为“中间过渡状态单元”。就该系统而言，位于重叠区内部分行元件和部分列元件的交点的任意单元将被所述中间过渡状态单元替换。

下面将参考图20说明现有冗佘系统面临的问题。如图20中所示，半导体存储器芯片被安排成包括若干存储器阵列MA<0>、MA<1>、…MA<7>。在图20的例子中，每个存储器阵列具有布置在其中的两个冗余行元件RELEMENT和两个冗余列元件CELEMENT，其中提供了因此形成的两个行解除区和两个列解除区。这样，在存储器芯片上存在大量的冗余行元件和冗余列元件。这些冗余行元件和冗余列元件可按照各种模式组合。但是，相互交叉的冗余行元件和冗余列元件在可组合性方面受到限制。

因此，当确定分配给每个修复区的冗余元件时，允许构成所谓的重叠区(有相互重叠的行修复区和列修复区)的冗余行元件和冗余列元件彼此相交的设计会限制冗余元件的选择范围，同时减小冗余设计方面的自由度或灵活性，这妨碍替换效率或“修复效率”的提高。换句话说，以这样的方式借助冗余行元件和冗余列元件设置修复区，使将分配给重叠区的冗余行/列元件具有如图20中用“○”表示的中间过渡状态单元，会缩小冗余元件的选择范围，限制获得高的修复效率。另外，鉴于冗余电路设计与存储器阵列结构和/或其它外围电路设计密切相关，因此对冗余设计灵活性的限制会导致整个芯片的设计灵活性也受到限制，从而导致芯片尺寸的增大和/或性能的降低。

发明内容

一种半导体存储器，包括：具有若干存储单元的单元阵列；在所述单元阵列内，各自被定义为沿第一方向排列的一组存储单元并且具有用于存储单元选择的第一选择线的若干第一标准元件；在所述单元阵列内，各自被定义为沿第二方向排列的一组存储单元并且具有用于存储单元选择的第二选择线的若干第二标准元件，每个所述第二标准元件选择在操作上与对应的一个所述第一标准元件相关的一个或多个存储单元；用于替换所述单元阵列内的缺陷第一标准元件的若干第一冗余元件；用于替换所述单元阵列内的缺陷第二标准元件的若干第二冗余元件；在所述单元阵列内，各自被定义为允许用每个所述第一冗余元件来替换的一组第一标准元件的第一修复区；和在所述单元阵列内，各自被定义为允许用每个所述第二冗余元件来替换的一组第二标准元件的第二修复区，其中：所述若干第一标准元件中的至少两个第一标准元件被同时激活，相互独立地控制是否用所述第一冗余元件来替换如此被同时激活的至少两个第一标准元件中的每一个，以及修复在包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区内具有缺陷的第二标准元件的至少一个所述第二冗余元件不和所述被同时激活的至少两个第一标准元件的所述一个相交。

附图说明

下面将参考附图说明几个实施例。

图1表示和根据本发明第一实施例的半导体存储器一起使用的冗余系统。

图2表示图1实施例中行修复区和列修复区的重叠的例子。

图3表示包含在图1实施例中的列修复区内的行修复区的例子。

图4表示包含在图1实施例中的行修复区内的列修复区的例子。

图5表示图1实施例中行修复区和列修复区彼此完全相同的例子。

图6表示实施例1中替换控制电路的结构。

图7表示实际实现的图6的替换控制电路的结构例子。

图8表示替换控制电路中一个熔丝数据锁存电路的结构。

图9表示根据本发明第三实施例的半导体存储器的冗余系统。

图10表示根据本发明第四实施例的半导体存储器的冗余系统。

图11表示根据本发明第五实施例的半导体存储器的冗余系统。

图12表示根据本发明第六实施例的半导体存储器的冗余系统。

图13说明第三实施例中的冗余列元件设置方法。

图14表示在把备用列选择线分成四等分的情况下可采用的熔丝组电路的结构。

图15表示对响应地址的熔丝组选择信号发生电路的结构。

图16A和16B表示根据本发明第七实施例的半导体存储器冗余系统。

图17表示第七实施例中替换控制电路的结构举例。

图18表示一种现有的半导体存储器冗余系统。

图19表示现有系统的行修复区和列修复区的重叠区中的缺陷替换方式。

图20表示用于说明现有技术面临的问题的存储器芯片结构。

具体实施方式

实施例1

根据本发明第一实施例的半导体存储器包括单元阵列、被定义为在单元阵列中沿行方向排列的一组存储单元并且包括用于选择所述存储单元的选择线的若干标准行元件，以及被定义为在单元阵列中沿列方向排列的一组存储单元并且包括用于选择所述存储单元的选择线的若干标准列元件，每个第二标准元件选择在操作上与相应的标准行元件相关的存储单元。另外还布置有用于替换在单元阵列中发现的有缺陷的标准行元件的若干冗余行元件和用于替换有缺陷的标准列元件的若干冗余列元件。在单元阵列内，行修复区被定义为一组允许利用各个冗余行元件被替换的标准行元件。在单元阵列中还定义一个列修复区，它是一组允许利用各个冗余列元件进行替换的标准列元件。

以上述基本结构，实施例1同时激活所述若干标准行元件中的至少两个标准行元件，同时在利用冗余行元件进行替换方面，允许相互独立地控制这些标准行元件，另外利用用于与另一标准行元件相关的存储单元选择的冗余列元件替换在包含同时激活的至少两个标准行元件中的一个行元件的行修复区内发现的有缺陷或者故障的标准列元件。此外在实施例1中，以这样的方式选择单元阵列的行/列修复区与冗余元件的关系，使得分配给其中行修复区和列修复区相互重叠的重叠区的冗余行元件和对应于同一重叠区的冗余列元件不会相互交叉。

图1说明了实施例1，图1表示了半导体存储器芯片的单元阵列的一部分，包括两个相邻的存储器阵列MA<0>和MA<1>以及置于之间的行译码器/字线驱动器(RD&WD)。虽然这里没有具体描述，不过若干标准行元件和若干标准列元件可相互独立地分别置于存储器阵列MA<0>、<1>之中。

在存储器阵列MA<0>中，布置有用于替换有缺陷的行元件的冗余行元件RELELEMENT<0>、<1>和用于替换有缺陷的列元件的冗余列元件CELEMENT<0>、<1>。类似地在存储器阵列MA<1>中，布置有冗余行元件RELELEMENT<2>、<3>和冗余列元件CELEMENT<2>、<3>。

布置在存储器阵列MA<0>中的冗余列元件CELEMENT<0>、<1>共有或“共享”行元件，而布置在存储器阵列MA<0>中的冗余行元件RELELEMENT<0>、<1>共享列元件。存储器阵列MA<0>一侧的冗余行元件RELELEMENT<0>、<1>和冗余列元件CELEMENT<0>、<1>彼此相交，从而具有所谓的中间过渡状态单元。上述关系大体上也适合于存储器阵列MA<1>。

本实施例中，当输入行地址时，按照这样的方式同时激活对应于输入的行地址的行元件NREi<0>、<1>，使所述行元件NREi<0>、<1>之一来自左侧存储器阵列MA<0>，另一行元件来自右侧存储器阵列<1>，如图1中所示。

虽然图1中只表示了两个存储器阵列，也可同时激活若干存储器阵列而不仅仅是这两个存储器阵列内的行元件。一个实际实现的例子是当存储器阵列MA<0>、MA<1>均是具有行元件(字线)的连续布局的区域时，所述存储器阵列被布置成当输入行地址时，利用置于这两个存储器阵列MA<0>、MA<1>之间的行译码器/字线驱动器(RD&WD)在存储阵列MA<0>、MA<1>中同时激活字线。如后所述，这是本实施例中的冗余系统所需的固有条件。

存储器阵列MA<0>沿上/下方向(列方向)被均分，其中这样分成的各个部分被定义为行修复区RRA<0>、<1>，所述行修复区RRA<0>、<1>被分别定义为可用冗余行元件RELEMENT<0>、<1>替换的行元件的集合。类似地，存储器阵列MA<1>被均分成上下两个部分，从而这样分成的各个部分被定义为行修复区RRA<2>、<3>，所述行修复区<2>、<3>是可用冗余行元件RELEMENT<2>、<3>替换的行元件的集合。

因此，在横向布置的存储器阵列MA<0>、MA<1>中将被同时激活的两个标准行元件属于不同的行修复区；从而能够相互独立地确定是否用冗余行元件修复或“解除”这些标准行元件。

另一方面，就本实施例来说，布置在存储器阵列MA<1>一侧并且与存储器阵列MA<0>间隔一定距离的列元件被用作替换存储器阵列MA<0>内的缺陷列元件的冗余列元件。用于替换存储器阵列MA<1>的缺陷列元件的冗余列元件可以布置在存储器阵列MA<0>一侧。为了实现这样的列冗余，上面提及的两个存储器阵列MA<0>、MA<1>的同时激活就是必需的。

冗余列元件的存储器阵列MA<0>、MA<1>的关系的详细说明如下所述。存储器阵列MA<0>横向(沿行方向)被平分成两个部分，借助布置在存储器阵列MA<1>一侧的冗余列元件CELEMENT<2>、<3>，所述两个部分分别被规定为列修复区CRA<2>、CRA<3>。类似地，存储器阵列MA<1>也被横向平分成两个部分，借助布置在存储器器阵列MA<0>一侧的冗余列元件，这两个部分被分别规定为列修复区CRA<0>、CRA<1>。

另外，当考虑其中行修复区RRA<1>和存储器阵列MA<0>的左半部列修复区CRA<2>相互重叠的重叠区时，分配给该重叠区的冗余行元件是布置在同一存储器阵列MA<0>中的RELEMENT<1>，而冗余列元件是CELEMENT<2>(或者是CELEMENT<3>)。总之，将分配给行修复区和列修复区的重叠区的冗余行元件和冗余列元件不会相交。换句话说，对应于该重叠区的冗余行元件和冗余列元件不会具有任何如同交点单元那样的中间过渡状态单元。

类似地，对存储器阵列MA<0>的右半部列修复区CRA<3>来说，选择存储器阵列MA<1>一侧的冗余列元件CELEMENT<3>(或者CELEMENT<2>)。类似地，就右侧存储器阵列MA<1>来说，对于其左半部和右半部列修复区CRA<0>、<1>分配布置在左侧存储器阵列MA<0>中的冗余列元件CELEMENT<0>、<1>。

许多情况下，如图9中所示在存储器芯片上不仅仅布置两个存储器阵列，而是布置数目较多的存储器阵列。如果情况是这样，则当考虑某一冗余行元件时，不和该元件相交的冗余列元件的数目大于与之相交的冗余列元件的数目。允许借助这些多个冗余列元件的列修复区重叠使得能够增大相对于一个修复区的冗余元件的数目。换句话说，当与现有技术的方案相比时，扩展了可利用单个冗余列元件进行解除的范围，从而能够建立修复效率较高的冗余系统。更具体地说，就现有的已知方案来说，当有缺陷的列集中于某一区域时，由于在该区域作为修复区域的情况下冗余列元件的数目有限，因此不能再实现任何成功的修复。相反，就本实施例来说，能够利用其同时被激活的所有冗余列元件替换在存储器阵列范围内的任意区域中的任意缺陷列使得即使在存在这样的列缺陷集中或者局域化的情况下，也能够解除尽可能多的缺陷，只要所有缺陷的数目在冗余列元件的总数的范围内。从而能够建立所需的修复效率高于以前的冗余系统。

虽然图1中表示了同时激活的将由冗余元件相互独立地修复的多个标准元件是行元件的特殊情况，不过本发明也可应用于其中行/列关系被反转，导致若干列元件将被同时激活，从而允许每个列元件单独被冗余列元件修复的其它情况。另外，图1中所示冗余元件中的各冗余元件也可被看作为若干备用信号线，而不是单一备用信号线。这样的构成单个冗余元件的若干备用信号线可一起布置在一个位置或者分散存在于芯片上彼此间隔一定距离的几个位置。另外注意每个冗余元件不应仅仅是连续备用单元的集合。此外注意冗余单元也可布置在它自己的保留独立阵列中。这些修改不仅对于本实施例，而且对于本说明中后面将陈述的任意其它实施例都是可行的。

图2以易于了解的方式表示了用于确定图1中的重叠区的一组列修复区CRA和行修复区RRA的关系。当考虑一组行修复区RRA和列修复区CRA及其重叠区时，行修复区RRA和列修复区CRA具有角度相互不同的斜线的阴影图案，在行修复区RRA内存在不同于重叠区的一个区域；同样在列修复区CRA内也存在一个不同于重叠区的区域。这等同于这些行/列修复区RRA、CRA相交在一起，导致行修复区RRA和列修复区CRA的一部分都变成重叠区的情况。

图3表示不同于图2的另一形式。更具体地说，本例中整个存储器阵列MA<0>变成单个列修复区CRA，而行修复区RRA变成存储器阵列MA<0>的上半部。整个存储器阵列MA<0>变成单个列修复区CRA意味着布置在右侧存储器阵列MA<1>中的两个冗余列元件CELEMENT<2>、<3>使整个存储器阵列MA<0>成为修复区。这种情况下，行修复区RRA完全包含在列修复区CRA内，导致行修复区RRA直接变成重叠区。分配给重叠区(行修复区)的冗余行元件是RELEMENT<0>或者RELEMENT<1>。

同样在这种情况下，要分配给行修复区和列修复区重叠的重叠区的冗余行元件和冗余列元件彼此不相交。

图4表示按照和图3相反的方式，整个存储器阵列MA<0>变成单个行修复区RRA，而列修复区CRA变成存储器MA<0>的横向平分的一部分的例子。整个存储器阵列MA<0>变成单个行修复区RRA意味着布置在存储器阵列MA<0>中的冗余行元件RELEMENT<0>、<1>都允许整个存储器阵列MA<0>成为修复区。这种情况下，列修复区CRA完全包含在行修复区RRA内，同时列修复区CRA直接变成重叠区。

对应于该重叠区(列修复区)的冗余列元件是存储器阵列MA<1>一侧的冗余列元件CELEMENT<2>或者CELEMENT<3>。同样在这种情况下，对应于行冗余修复区和列冗余修复区的重叠区的冗余行元件和冗余列元件并不相交。

图5是具有完全一致的一对行修复区RRA和列修复区CRA的一个例子。这里，表示了整个单一存储器阵列是单一行修复区RRA并且同时用作单一列修复区CRA的情况；从而这些行修复区RRA和列修复区CRA直接用作重叠区。更具体地说，冗余行元件RELEMENT<0>、<1>一起用于存储器阵列MA<0>一侧的行修复；相邻存储器阵列MA<1>一侧的冗余列元件CELEMENT<2>和CELEMENT<3>一起用于存储器阵列MA<0>的列修复。同样在这种情况下，对应于其中行冗余修复区和列冗余修复区重叠的重叠区的冗余行元件和冗余列元件并不相交。

对本领域的专业人员来说关于一对行解除区和列解除区的这些关系及其重叠区的任何可能变化不仅对实施例1是可行的，而且对于后面说明的实施例也是可行的。

另外对实施例1来说，虽然当考虑一对行修复区RRA和列修复区CRA的重叠区时，包含用于在该重叠区内选择单元的部分标准行元件的标准行元件不和任何下述冗余列元件相交，所述冗余列元件用于替换包含用于在该重叠区内进行单元选择的部分标准列元件的标准列元件，包含用于在重叠区内选择单元的部分标准列元件的标准列元件和某一冗余行元件相关，所述某一冗佘行元件用于替换包含用于在重叠区内选择单元的部分标准行元件的标准行元件。

注意这里使用的语言“标准行元件不和任何冗余列元件相交”意味着这样的标准行元件不选择冗余列元件上的任何单元。换句话说，即使这样的标准行元件被冗余行元件替换，冗余列元件上与要替换的标准行元件的行地址相对应的单元不一定总是被替换。这里使用措词“不一定总是”，因为在另一标准行元件也被替换的情况下，上述内容就不再有效了，所述另一标准行元件用于选择冗余列元件上与正被替换的标准行元件的行地址相对应的单元。

另外，由于用于重叠区内的单元选择的标准列元件与冗余行元件相交，因此能够依据这样的标准列元件选择冗余行元件上的一个或多个单元。从而每当该标准列元件被冗余列元件替换时，冗余行元件上与正被替换的标准列元件的列地址相对应的任何单元也将被替换。

另外要注意即使分配给重叠区的标准列元件不和用于选择该重叠区内的单元的任意标准行元件相交，也必定和与用于选择该重叠区内的单元的所述标准行元件一起同时被激活的另一标准行元件或者替换所述另一标准行元件的冗余行元件相交。其原因如下所述。列冗余系统是这样的，使得在在激活存储器阵列中对应于输入行地址的某一行的过程中输入对应于存储器阵列内的某一缺陷的列地址的情况下，该系统提供对和输入行地址相对应的行上的备用单元的访问，代替访问同一行上与列地址相对应的单元。因此，除非激活了用于在用于替换的冗余列元件上选择备用单元的标准行元件(或者不是标准行元件而选择了冗余行元件)，否则不能再以任何方式访问所述备用单元。从而，不一定总是能够把不和用于重叠区内的单元选择的标准行元件相交的每个冗余列元件用作分配给重叠区的冗余列元件，所述冗余列元件应选自属于同时被激活的存储器阵列范围内的那些冗余列元件。

这样，实施例1的一个主要特征也可被解释成这样：被应用于行冗余修复区和列冗余修复区的重叠区的冗余列(行)元件选自和另一标准行(列)元件相交的冗余列(行)元件，所述另一标准行(列)元件和用于选择重叠区内的单元的标准行(列)元件一起被同时激活。并且相互独立地用冗余行(列)元件替换这些同时激活的多个标准行(列)元件。因此，同时激活的行(列)元件可以都是标准元件或者它们的一部分被一个或多个冗余元件替换。同时激活意味着相同的行(列)地址对应于这样的多个标准行(列)元件。

另外，目前选择的重叠区的冗余列(行)元件与同时选择的另一标准行(列)元件相交的结果意味着能够依据另一标准行(列)元件选择冗余列(行)元件，其中在另一标准行(列)元件被冗余行(列)替换的情况下，目前选择的冗余列(行)元件上与正被替换的另一标准行(列)元件的行(列)地址对应的任意单元也被替换。

在行(列)元件包括若干选择线的情况下，行(列)元件被激活意味着该行(列)元件中至少一个选择线被激活的状态。并且为了同时激活多行(多列)，所述多行(多列)必须由相应的选择电路/驱动器单独驱动。

上述相关条件的详细说明如下所述。布置在图1的存储器阵列MA<0>区中的冗余列元件CELEMENT<0>、<1>在存储器阵列MA<0>的标准元件区域中与字线相交。更具体地说，在存储器阵列MA<0>内，字线被安排成持续延伸从而跨过标准列元件区和冗余列元件CELEMENT<0>、<1>区。类似地，布置在存储器阵列MA<1>区中的冗余列元件CELEMENT<2>、<3>在存储器阵列MA<1>的标准元件区中与字线相交。但是注意在这两个存储器阵列MA<0>、MA<1>之间字线是相互独立的，并不连续。因此当用存储器阵列MA<1>一侧的冗余列元件CELEMENT<2>、<3>替换存储器阵列MA<0>内一个以上的缺陷列时，由于用于选择要替换的缺陷列上的单元和用于选择缺陷列元件上的备用单元的字线不同，因此在本实施例的这样执行列修复的情况下，需要同时激活存储器阵列MA<0>、MA<1>内的字线。

相反，布置在图1的存储器阵列MA<0>区域中的冗余行元件RELELEMENT<0>、<1>与用于选择在存储器阵列MA<0>的标准元件区中沿列方向布置的单元的列选择线相交。具体地说，在存储器阵列MA<0>内，列选择线被布置成持续延伸从而跨过标准元件区和冗余行元件RELELEMENT<0>、<1>区。因此，按照和现有技术相同的方式借助这些冗余行元件RELELEMENT<0>、<1>完成存储器阵列MA<0>内的缺陷字线替换。

下面将参考图6说明在实施例1中实际实现的缺陷行/列替换控制方案。为了便于说明，图6表示了一个例子，其中以这样的方式把四个冗余元件布置在两个相邻的存储器阵列MA<0>、MA<1>中，使冗余行元件RELEMENTa和冗余列元件CELEMENTa属于存储器阵列MA<0>，而冗余行元件RELEMENTb和冗余列元件CELEMENTb属于存储器阵列MA<1>。实际上，存储器阵列MA<0>、<1>中的冗余行元件RELEMENTa、RELEMENTb使得具有布置在其中的相应元件的整个存储器阵列被分配为行修复区。另一方面，存储器阵列MA<0>一侧的冗余列元件CELEMENTa被分配给存储器阵列MA<1>，以致整个存储器阵列MA<1>变成列修复区。类似地，存储器阵列MA<1>一侧的冗余列元件CELEMENTb被分配给存储器阵列MA<0>，以致整个存储器阵列MA<0>变成列修复区。

行译码器/字线驱动器11被两个存储器阵列MA<0>、MA<1>共用，以便同时激活标准行元件(字线)，所述标准行元件包括至少一个属于存储器阵列MA<0>的元件和至少一个属于存储器阵列MA<1>的元件。这里注意，在任一存储器阵列MA<0>、MA<1>的要被激活的标准行元件其中包含缺陷或故障的情况下，为了用恰当的冗余行元件替换所述缺陷或故障，可按照与其它标准行元件无关的方式使之无效。更具体地说，虽然行译码器11的解码单元12被两个存储器阵列MA<0>、MA<1>共用，仍然以各个存储器阵列MA<0>、MA<1>为单位提供字线驱动单元13a、13b，所述字线驱动单元被设计成能够相互独立地接受激活和失活控制。应理解一个行元件可以只包括一个字线，或者可包括多个字线。

提供了一个冗余行译码器14，用于当输入缺陷行的地址时选择代替缺陷行标准元件的冗余行元件RELEMENT。冗余行译码器14还具有被两个存储器阵列MA<0>、MA<1>共用的解码单元15和分别设置在存储器阵列MA<0>、MA<1>中并且能够相互独立地进行激活/失活控制的字线驱动单元16a、16b。但是，分别为两个存储器阵列MA<0>、<1>提供冗余行译码器的情况也是可行的。

为了响应列地址的接收分别选择存储器阵列MA<0>、MA<1>的标准列元件(列选择线)，提供了列解码器17a、17b。提供了冗余列解码器18a、18b，均用于当输入缺陷列地址时，选择代替缺陷标准列元件的冗余列元件CELEMENT。

通常单个列选择线用于同时选择若干对位线并且用于控制多个数据项的并行传输。但是，本发明并不局限于此。随意地，考虑到两个存储器阵列MA<0>、MA<1>的字线被同时激活的事实，也能够同时在这两个存储器阵列MA<0>、MA<1>中以多个二进制位为单位进行数据传送。在某些情况下，除了列选择线之外，标准列元件也可以是位线或者位线有选择地与之连接的数据线。一个列元件可具有多个列选择线或者多个数据线。

作为执行行/列替换控制的替换控制电路，布置了行替换控制电路31a、31b和列替换控制电路32a、32b。这些替换控制电路由具有编程写入其中的缺陷地址的缺陷地址存储电路和地址比较电路构成，所述地址比较电路检测目前保存在缺陷地址存储电路中的缺陷地址和从外部提供的行/列地址的一致性或“匹配性”。实际上缺陷地址存储电路由采用对应于若干地址的熔丝元件的熔丝组和当通电时能够读取这样的熔丝数据并且随后把所述数据保存于其中的熔丝数据锁存电路构成。

为了实现这种地址比较，通过行地址信号总线21传送行地址数据RA<0:n>，并将其提供给行译码器11，同时还提供给行替换控制电路31a、31b。类似地，通过列地址信号总线22发送列地址数据CA<0:m>，随后将其提供给列解码器17a、17b，同时还提供给列替换控制电路32a、32b。当输入缺陷行地址时，行替换控制电路31a、31b分别输出行替换控制信号19a、19b。这些行替换控制信号19a、19b被用于激活冗余行译码器14，同时使对应于输入行地址的行译码器11失活。

本实施例的一个重要特点在于虽然同时选择存储器阵列MA<0>中的一个标准行元件和存储器阵列MA<1>中的一个标准行元件，但是就缺陷行替换而论，这样同时选择的两个标准行元件相互无关地接受替换控制。更具体地说如图6中所示，如果发现在存储器阵列MA<0>、MA<1>内同时选择的标准行元件(用虚线表示的字线WLa、WLb)中的存储器阵列MA<1>一侧的字线WLb有缺陷，则作为一种备选方案执行激活相同存储器阵列MA<1>内的冗余行元件RELEMENTb(备用字线)的替换控制。

这样，以响应不同的行地址而输出行替换控制信号19a、19b的方式，通过对两个行替换控制电路31a、31b进行特别编程，能够控制在存储器阵列MA<0>、<1>中同时选择的字线WLa、WLb中单独的任一字线的替换。

当输入缺陷列地址时，列替换控制电路32a、32b输出列替换控制信号20a、20b。这些信号20a、20b用于分别激活冗余列解码器18a、18b，并且同时使对应于输入的缺陷列地址的列解码器17a、17b失活。就本实施例来说，假定在按照上述方式用存储器阵列MA<0>中的冗余列元件CELEMENTa替换存储器阵列MA<1>内的缺陷标准列元件的时候，用存储器阵列MA<1>内的冗余列元件CELEMENTb替换存储器阵列MA<0>内发现的有缺陷的标准列元件。

从而，从列替换控制电路32a输出的列替换控制信号20a作为激活信号被提供给存储器阵列MA<0>的冗余列解码器18a，同时作为禁止信号20ab被提供给存储器阵列MA<1>一侧的列解码器17b。从另一列替换控制电路32b输出的列替换控制信号20b作为激活信号被提供给存储器阵列MA<1>的冗余列解码器18b，同时作为禁止信号20bb被发送给存储器阵列MA<0>一侧的列解码器17a。图6中表示了允许用存储器阵列MA<1>一侧的冗余列元件CELEMENTb替换存储器阵列MA<0>一侧有缺陷的标准列元件(用虚线表示的列选择线CSL)的例子。

若干冗余行元件也可被布置在存储器阵列MA<0>、<1>中的相应一个存储器阵列中。这种情况下，同样以相应的冗余行元件为单位布置冗余行译码器，同时基于每个元件提供行替换控制电路。借助相应的冗余行元件被定义为行解除区的范围的缺陷行地址信息可被编程写入每个行替换控制电路中。借助这种结构，能够按照类似于上述例子的方式根据缺陷行地址产生所需的任意行替换控制信号。

图7表示了实际实现的图6中的替换控制电路31a、31b、32a、32b的结构例子。如图中所示，替换控制电路具有熔丝组41、熔丝数据锁存电路42和地址比较电路43，所述熔丝组41具有若干缺陷地址可编程熔丝元件FSi(这里“1”为0、1、…n)，熔丝数据锁存电路42由保存每个熔丝FSi的读取数据的锁存器LATi组成，地址比较电路43比较保存的熔丝数据和地址Ai。地址比较电路43由异或(“Ex-OR”)逻辑门Gli构成。每个Ex-OR门的代表熔丝数据和地址位比较结果的比较输出FOUTi被传递给由与非门G2构成的一致性检测电路44，一致性检测电路44随后执行其一致性或“匹配性”检测。从而当输入地址匹配目前保存的缺陷地址时，输出“命中”信号bHIT。该命中信号bHIT对应于前面结合图6说明的行/列替换控制信号19a、19b、20a和20b。

除了存储缺陷地址的熔丝FSi之外，熔丝组41还包括“主”熔丝(启用熔丝)FSM。主熔丝FSM是当对熔丝组41编程时首次把熔丝组41调整到启用状态，从而确保在对其编程之前很难从熔丝组41输出命中信号bHIT的熔丝。该主熔丝的数据也被读取并保存到锁存器LATM中，该锁存器的输出作为启用信号FOUTM被提供给一致性检测电路44。

图8表示熔丝数据锁存电路42的一个锁存器LAT的结构举例。熔丝FS和用于读取的N沟道金属氧化物半导体(NMOS)晶体管QN和用作预充电器的P沟道MOS(PMOS)晶体管QP一起串联连接在电源端子Vcc和接地端子Vss之间。通电时，预充电信号PRE在预定长度的时间内保持“低”或“L”电平；之后，它可能升高到“高”(“H”)电平。同时，NMOS晶体管QN保持非导通状态，即断路状态，使节点N被PMOS晶体管QP在“H”电平下充电。在断开PMOS晶体管QP之后，读出信号INIT变成“H”电平，导致NMOS晶体管QN接通。如果熔丝FS被断开则节点N保持“H”电平；如果熔丝FS不被断开则节点N的电荷通过熔丝FS被放电，从而变成“L”电平。由此读取并锁存熔丝数据。

实施例2

本发明的第二实施例是上述实施例1的扩展形式，该实施例也允许被分配给具有重叠区的行修复区和列修复区的冗余行元件和冗余列元件彼此相交。可认为该实施例结合了实施例1的冗余方案和现有技术的冗余方案。

换句话说，就实施例2来说，对于单个重叠区，提供了用作分配给行修复区和列修复区的重叠区的冗余行(列)元件的多个冗余行(或列)元件。并且部分所述多个冗余行(或列)元件与分配给该重叠区的一个冗余列(或行)元件相交，同时防止其剩余部分相交。

下面将利用图1进行详细说明。假定冗余行元件ELEEMENT<1>被分配给左侧的存储器阵列MA<0>的上半部行修复区RRA<1>。此时，不仅存储器阵列MA<1>一侧的元件CELEMENT<2>或CELEMENT<3>，而且存储器阵列MA<0>一侧的元件CELEMENT<0>或<1>都可用作将被分配给左侧存储器阵列MA<0>的左半部列修复区CRA<2>的冗余列元件。

此时，虽然对应于行/列修复区RRA<1>、CRA<2>的重叠区的冗佘行元件RELEMENT<1>和冗余列元件CELEMENT<2>、CELEMENT<3>并不相交，但是RELEMENT<1>同时和冗余列元件CELEMENT<0>、<1>相交。总之，冗余行元件RELELEMENT<1>和冗余列元件CELEMENT<0>、<1>具有可被连续的备用字线选择的单元(称为“中间过渡状态单元)。

根据本实施例，还能够相对于某一修复区增大冗余元件的数目，从而冗余元件的数目大于实施例1的冗余元件数目。其中采用的替换控制方案的原理和图6中所示的前一实施例的原理相同。更具体地说，在存储器阵列MA<0>、<1>中独立地进行关于在两个存储器阵列MA<0>、<1>中被同时激活的标准行元件的缺陷行替换的控制。注意在图6中，表示了布置在一个存储器阵列中的冗佘列元件使另一存储器阵列成为列修复区。因此，只对一个存储器阵列提供来自列替换控制电路32a、32b的禁止信号20ab、20bb的信号线。

与之相反，实施例2是这样的，布置在一个存储器阵列中的标准列元件使除了其中布置有该元件的存储器阵列之外的另一存储器阵列成为列修复区。从而就该实施例来说，要求设置从图6中所示的列替换控制电路32a、32b输出的禁止信号20ab、20bb的跨越两个存储器阵列MA<0>、<1>的信号线。

实施例3

第三实施例被安排成选择特定的冗余列(或行)元件用作不与对应于某一重叠区的冗余行(或列)元件相交的冗余列(或行)元件，所述特定冗余列(或行)元件和邻近与列(行)修复区一起构成该重叠区的行(列)修复区的另一行(列)修复区的冗余行(或列)元件(或者标准行或列元件)相交。

图9是说明实施例3的一个例子，其中布置了四个存储器阵列MA<0>-MA<3>。两个存储器阵列MA<0>、<1>的位置彼此接近，同时共用置于它们之间的行译码器/字线驱动器(RD&WD)；类似地，剩余的两个存储器阵列MA<2>、<3>彼此相邻，同时共用置于它们之间的行译码器/字线驱动器(RD&WD)。两个存储器阵列MA<0>、<1>将同时被激活；此外，另两个存储器阵列MA<2>、<3>也同时被激活。

在存储器阵列MA<0>-<3>的各个存储器阵列中，布置有冗余行元件RELELEMENT<0>-<3>和冗余列元件CELEMENT<0>-<3>。每个存储器阵列MA<0>-<3>是一个行修复区，同时也是一个列修复区。简单地说，本实施例具有行修复区和列修复区完全一致的重叠区。

当考虑存储器阵列MA<0>时，布置在存储器阵列MA<0>区域中的冗余行元件RELELEMENT<0>被用于修复存储器阵列MA<0>的缺陷行；布置在相邻存储器阵列MA<1>中的冗余列元件CELEMENT<1>用于修复缺陷列。因此，对应于存储器阵列MA<0>的冗余行元件和冗余列元件彼此不相交，所述存储器阵列MA<0>是行修复区和列修复区的重叠区。

类似地，当考虑存储器阵列MA<1>时，布置在存储器阵列MA<1>中的冗佘行元件RELELEMENT<1>被用于修复存储器阵列MA<1>的缺陷行，而布置在相邻存储器阵列MA<0>中的冗余列元件CELEMENT<0>被用于修复缺陷列。从而这种情况下，对应于为重叠区的存储器阵列MA<1>的冗余行元件和冗余列元件彼此并不相交。

在存储器阵列MA<2>和MA<3>之间同样设置具有相似关系的冗余元件和它们的修复区。

本实施例关于存储器阵列MA<0>的列缺陷修复的一个特征是，尽管存在不和用于存储器阵列MA<0>的缺陷行修复的冗佘行元件RELELEMENT<0>相交的冗余列元件CELEMENT<1>、<2>和<3>，但布置在存储器阵列MA<1>中的冗余列元件CELEMENT<1>最接近于这些存储器阵列中要替换的存储器阵列，即存储器阵列MA<0>。执行这样的替换控制使得能够缩短芯片上用于传输来自替换控制电路的控制信号的引线。

下面将详细说明这一点。如图9中所示为每个冗余列元件提供一个替换控制电路RCTR。如同结合图6说明的一样，替换控制电路RCTR具有诸如熔丝电路之类的地址存储电路或者用于保存一个以上的缺陷地址的地址存储电路，和检测外部提供的地址和目前保存在地址存储电路中的缺陷地址的一致性的地址比较电路。由于替换控制电路RCTR的缘故，当访问缺陷地址时，输出使对应于缺陷地址的解码单元失活，代之以激活对应于“备用”冗余元件的备用解码单元的替换控制信号。

如图9中详细所示，当访问存储器阵列MA<0>的缺陷列时，位于存储器阵列MA<1>附近的替换控制电路RCTR激活冗余列元件CELEMENT<1>并且发出使存储器阵列MA<0>的缺陷列失活的禁止信号DIS。就该实施例来说，能够使用于传送禁止信号DIS的引线长度降至最短。从而能够建立高速冗余系统；此外，能够使禁止信号传送引线布线面积降至最小，这又使得能够把冗余电路单元的面积降至最小，从而能够缩小芯片面积。

在上述存储器阵列MA<0>的缺陷列修复的例子中，如果布置在位于较远位置的存储器阵列MA<2>、MA<3>中的CELEMENT<2>、<3>被选为冗余列元件，则必须通过从用于激活这些元件的控制电路RCTR延伸到存储器阵列MA<0>的区域的引线提供禁止信号。其结果是由于这种“线上”延迟(“Online”delay)的影响，会延迟缺陷标准列元件禁用操作。另外，如果禁止信号传送线的长度增加，则导致信号传送线在芯片上占据的面积也增大，这同样会导致替换控制电路单元的面积增大，从而导致芯片尺寸的增大。

实施例3可被修改成把相邻存储器阵列MA<1>的CELEMENT<1>用作对应于存储器阵列MA<0>的冗余行元件，还可把与之连续的存储器阵列MA<2>、MA<3>的CELEMENT<2>和<3>用作对应于存储器阵列MA<0>的冗余行元件。显然在这种情况下，使用存储器阵列MA<2>、<3>的冗余列元件CELEMENT<2>、<3>修复存储器阵列MA<0>要求同时激活这些存储阵列内的标准元件或者已替换这些标准元件的冗余行元件。

简单地说，能够选择和冗余行(列)元件(或者标准元件)相交的若干冗余列(行)元件中的任意一个冗余列(行)元件作为不和对应于某一重叠区的冗余行(或列)元件相交的冗余列(或行)元件，所述冗余行(列)元件(或者标准元件)分别对应于与构成该重叠区的行(列)修复区连续的若干行(列)修复区。

这种情况下，由于在物理意义上所述若干行(或列)修复区彼此间的间距并不显著，因此能够抑制芯片上用于传送使缺陷标准元件失活的禁止信号的引线的长度，从而可获得所需的能够高速操作的冗余系统。

同样在本实施例中，对于存储器阵列MA<0>、MA<1>中同时被激活的标准行元件，按照彼此无关的方式在存储器阵列MA<0>、MA<1>中执行缺陷行替换控制。类似地，对于存储器阵列MA<2>、MA<3>中将被同时激活的标准行元件，彼此无关地在存储器阵列MA<2>、MA<3>中进行缺陷行替换控制。它们的替换控制方案和实施例1、2的控制方案相似。

本实施例中应注意在许多情况下，与构成重叠区的行修复区相邻或者与之连续的行修复区采取这些行修复区彼此邻近，行译码器/字线驱动器置于其间的形式，如图9中所示，或者在字线被设计成具有主字线和子字线的分层结构的情况下采取在其间插入子字线驱动器的形式。类似地在许多情况下，与构成重叠区的列修复区相邻或者与之连续的列修复区采取这些列修复区彼此邻近，行译码器/字线驱动器(在分层列选择线结构的情况下是子列选择线驱动器)置于其间的形式。

实施例4

就本发明的第四实施例来说，其独特特征在于其中对应于重叠区的冗余行元件和对应于同一重叠区的冗余列元件彼此并不相交，其中构成这样的重叠区的列(或行)修复区是存储器芯片的一部分，同时使该列(或行)修复区中的修复效率等于剩余的列(行)修复区中的修复效率。

在大多数半导体存储器中，根据存储器芯片上缺陷或故障的分布预测，确定相应修复区以及与之相关的冗余元件的必需数目。如图10中所示，存储器芯片通常由均具有C兆位存储容量的若干存储器阵列(这里只图示了它们中的两个，MA<0>和MA<1>)构成。假定由在每个存储器阵列中配备的冗余行元件RELELEMENT<0>、RELEMENT<1>确定的行修复区分别是存储器阵列MA<0>、MA<1>。

现在根据缺陷分布预测假定对于容量为(2/3)C兆位的列修复区来说，为了获得所需的列修复效率，需要四个冗余列元件。在图10的情况下，在列修复区CRA<A>中配备四个冗余列元件CELEMENT<1:0>、<2:3>，所述列修复区CRA<A>是存储器阵列MA<0>的2/3；类似地，四个冗余列元件CELEMENT<8:9>、<10:11>在列修复区CRA<C>中，所述列修复区CRA<C>是存储器阵列MA<1>的2/3。此时要解决的问题是在存储器阵列MA<0>、<1>的剩余区域中要配备多少个冗余元件。

如果容量为(1/3)C兆位的剩余存储区分别被用作列修复区，同时在每个剩余存储区中布置两个冗余列元件，则这些列修复区的修复效率会低于每(2/3)C兆位具有四个冗余列元件的列修复区CRA<A>、<C>的修复效率。其原因在于在单位容量的冗余元件数目保持恒定的假设下，修复区越大，则修复效率越大。另外，如果该芯片只有部分修复区的修复效率低于其它修复区的修复效率，则整体上该芯片的生产率同样会降低。

提高修复效率的一种适用途径是使容量为(1/3)C兆位的列修复区包含三个以上的冗佘列元件。但是这种途径存在下述风险：仅仅在容量为(1/3)C兆位的列修复区中额外增大修复效率，但是增大了单位容量的冗余元件数目，这会导致芯片面积的增大。另外注意，鉴于一般通过采用容量相同的若干子阵列的重复布置，同时在每个子阵列内布置相同数目的冗余元件来设计大多数存储器阵列，某些子阵列的冗佘元件数目的局部增大只会增大所得阵列模块的芯片布局和电路结构的复杂性，这会导致性能的降低和/或芯片面积的增大。

为了避免这种情况，在实施例4中，如图10中所示，为每个存储器阵列的剩余1/3区域提供两个冗余列元件，同时使相邻存储器阵列MA<0>、MA<1>中的两个容量为(1/3)C兆位的区域一起组合成单一列修复区CRA<B>。容量为(2/3)C兆位的组合列修复区CRA<B>的冗余列元件为四个元件CELEMENT<4:7>。

这样，对于为单一行修复区的存储器阵列MA<0>和列修复区CRA<B>的重叠区来说，当考虑对应于该重叠区的冗余行元件RELELEMENT<0>与对应于同一重叠区的冗余列元件CELEMENT<4:7>之间的关系时，为冗余列元件CELEMENT<4:7>一部分的CELEMENT<4:5>与冗余行元件RELEMENT<0>相交；但是，作为另一部分的CELEMENT<6:7>并不和冗余行元件RELEMENT<0>相交。鉴于同时存在使用相对于重叠区彼此并不相交的冗余行元件和冗余列元件的情况和使用相交的冗余行元件和冗余列元件的情况，因此可以理解为该实施例是实施例2的修改。

另外，由存储器阵列MA<0>中的冗余行元件RELEMENT<0>确定的行修复区MA<0>和基于存储器阵列MA<1>中的冗余列元件CELEMENT<6:7>的存储器阵列MA<1>内的列修复区CRA<B>具有重叠区，冗余列元件CELEMENT<6:7>并不和存储器阵列MA<0>一侧的冗余行元件RELEMENT<1>相交，但是和相邻的存储器阵列MA<1>一侧的冗余行元件RELEMENT<1>相交。于是对应于冗余行元件RELEMENT<0>的行修复区MA<0>和对应于冗余行元件RELEMENT<1>的行修复区MA<1>彼此相邻。这也是实施例3的修改。

另外，当考虑行修复区MA<0>和列修复区CRA<B>的重叠区时，在行修复区内存在除了重叠区之外的另一区域，而除重叠区之外的另一区域存在于列修复区内；从而这是如同结合实施例1已说明的其行修复区和列修复区部分重叠的一种形式。

这样，就图10的实施例来说，可看出对应于重叠区的冗余列元件CELEMENT<4:7>包括不和对应于同一重叠区的冗余行元件RELEMENT<0>相交的CELEMENT<6:7>，并且构成该重叠区的列修复区CRA<B>是存储器芯片的一部分。可明白，由于为(2/3)C兆位的容量准备了四个冗余元件用于解除该列修复区CRA<B>中的列缺陷，因此其修复效率和其它列修复区CRA<A>、<C>的修复效率相等。

因此就该实施例来说，能够使芯片上所有修复区中的修复效率一律等于所需足够数值，从而使得能够在提高生产率的同时实现面积最小化的存储器芯片。

在上述例子中，每个存储器阵列MA<0>、<1>的列修复区被分成容量为C/3和2C/3的两个区域。更一般的是，在图10中实现列修复区CRA<A>、<C>分别具有(m-1)C/m(m为3或更大的整数)容量的情况。这种情况下，在存储器阵列MA<0>、<1>中由两半部分确定的列修复区CRA<B>的总容量为2C/m。当在每个存储器阵列MA<0>、<1>中布置n个(n为2或更大的整数)冗余列元件时，n/(m-1)个冗余列元件被布置在将被包含在列修复区CRA<B>中的各个存储器阵列MA<0>、<1>中。这样能够使芯片上的所有修复区中的列修复效率一律相等。

实施例5

下面将陈述第五实施例。该实施例被安排成使得对于存在于存储器芯片上的若干行(或列)解除区，通过在其中混合一个以上的容量不同的修复区，使整个芯片内列(或行)修复区的修复效率的数值相同。

图11表示了实施例5的一个存储器阵列结构举例。该存储器阵列结构把图10中列修复区CRA<B>的存储器阵列MA<1>一侧的区域(存储器阵列的1/3容量部分)朝着存储器阵列MA<0>一侧移动。这导致两个列修复区CRA<A>、<B>被设置在一个存储器阵列MA<0>中，而使一个列修复区CRA<C>被设置在另一存储器阵列MA<1>中。从而存储器阵列MA<0>的容量为(4/3)C兆位；存储器阵列MA<1>的容量为(2/3)C兆位。在相应的存储器阵列中设置冗余行元件RELEMENT<0>、<1>。简单地说，容量不同的行修复区共存于存储器芯片上。

就该方法来说，对于(2/3)C兆位容量，存储器芯片上每个列修复区中的列冗余元件变成4个冗余元件。从而能够使存储器芯片上所有列修复区中的修复效率均等为所需的足够数值，从而能够获得所需的面积最小并且生产率高的芯片。

但是注意在本实施例中，芯片上的字线引线和/或诸如在读出放大区内并行通向字线的读出放大器控制信号传送线之类引线的长度可不同。因此，应留心行系统电路设计。另外，在存储器阵列MA<0>和存储器阵列MA<1>之间行修复区的容量不同，导致行修复区中修复效率的数值不同。从而最好在这种差别不影响整个芯片的修复效率的情况下应用本实施例。

实施例6

图12中表示的第六实施例是当把上述实施例4应用于32兆位动态随机存取存储器(DRAM)芯片时的例子。该实施例被安排成具有包括彼此不相交的对应于行和列解除区的重叠区的冗余行元件和对应于同一重叠区的冗余列元件，同时使构成该重叠区的作为存储器器芯片一部分的列(或行)解除区被用作用于检错/纠错测试位(奇偶校验位)的存储单元部分。更明确地说，存储器阵列MA<0>、MA<1>被设计成使每个存储器阵列MA<0>、MA<1>在16兆位标准数据单元中另外具有2兆位的奇偶校验数据单元，用于存储检错/纠错奇偶校验位，从而得到整体形成36兆位容量的存储器芯片。

在左侧的存储器阵列MA<0>中，包括若干冗余行元件RELEMENT<0:n>(n是自然数)的冗余行阵列被安排成不同于标准阵列的独立阵列。另外允许冗余行元件RELEMENT<0:n>中的各个冗余行元件替换18兆位存储器阵列MA<0>内的任意标准行元件。因此，利用各个冗余行元件RELEMENT<0:n>的行解除区是整个左侧的18兆位存储器阵列MA<0>。

类似地在右侧的存储器阵列MA<1>中也布置一个冗余行阵列，其中存在多个冗余行元件RELEMENT<0:n>(n为自然数)。利用冗余行元件RELEMENT<0:n>的该行解除区也是整个右侧的18兆位存储器阵列MA<1>。

具有以这种方式安排的用于冗余目的的独立阵列的方案能够提高替换效率，因为借助冗余元件能够放大解除区。

借助一个以上的读出放大区(具有连续布置的若干读出放大器S/A的区域)，每个存储器阵列MA<0>、<1>沿列方向被再分成16个次级存储器(“子存储器”)阵列。当输入行地址时，如图12中斜线所示，，每个存储器阵列内位于两个位置的子存储器阵列被同时激活，导致各属于一个子阵列的标准行元件-从而对于整个芯片来说总共四个标准行元件-同时被激活。相同的行地址对应于这四个标准行元件；从而右标准元件和左标准元件可相互无关地被冗余行元件替换。

每个存储器阵列MA<0>、<1>的16兆位标准数据单元和2兆位奇偶校验数据单元分别由16个1兆位段和2个1兆位段形成。每个段配有用于冗余用途的单个备用列选择线SCSL。在标准数据单元中，每组或每“群”四个段被结合到一起构成4兆位的四元段QSEG。从而四元段QSEG<0>-<3>、QSEG<4>-<7>存在于各个存储器阵列MA<0>、<1>中。在奇偶校验数据单元中，两个段被结合到一起从而形成2兆位的二元段DSEG，导致两个二元段ParityDSEG<0>、<1>存在于存储阵列MA<0>、<1>中。

当从该芯片读出数据时，在同时激活四个标准行元件(两个来自右存储器阵列，两个来自左存储器阵列)的时候，同时激活总共八个列选择线CSL(图中未示出)(四个来自右存储器阵列，四个来自左存储器阵列)，所述八个列选择线CSL以这样的方式分别属于四元段QSEG，使得从每个段选择单个列选择线。从而，从整个芯片读出16m(m是自然数)位的数据；另外，激活两个用于奇偶校验的二元段DSEG(ParityDSEG<0>、ParityDSEG<1>)内的单一列选择线CSL，从而读出2m位的奇偶校验数据。简单地说，逐一地从同时激活的标准行元件和列选择线CSL的每个相交点读出m位的奇偶校验数据。

另外在标准数据单元的四元段QSEG内的缺陷被列冗余解除的情况下，使用四元段QSEG内的四个备用列选择线SCSL；在作为整体的两个奇偶校验段DSEG(ParityDSEG<0>、ParityDSEG<1>)内的缺陷被冗余列元件解除的情况下，使用其中的四个备用线CSL。

这里必须注意的是在本实施例中，在存储器阵列内连续延伸的备用列选择线SCSL被3位输入行地址AR<0:2>再分成8个部分，每个部分被用作一个独立的冗余列元件。按照这种方式借助行地址分割备用列选择线是考虑到下述问题的结果。一旦一个行元件被激活并且随后激活一个列选择线，则不论它是标准列选择线SCL还是备用列选择线SCSL，由激活的行元件和激活的列选择线指定的单元都将被读/写。这里，在对应于相同行地址的多个行元件被同时激活，同时，响应对应于包含缺陷的标准列选择线CSL的列地址输入，取代标准列选择线CSL而激活备用列选择线SCSL的情况下，期望由标准列选择线CSL在被同时激活的多个行元件上选择的多个单元不能进行读/写；相反，被备用列选择线SCSL选择的多个单元将进行读/写操作。

这样，在利用属于相同冗余列元件的备用列选择线进行替换的任意情况中，被同时激活的多个元元件上的单元必定被一起替换。从而要求被同时激活的若干行元件(例如字线)上的备用单元属于相同的冗余列元件，所述备用单元能够利用相同的备用列选择线同时选择并且随后同时进行读/写操作。但是，允许行元件(字线)上不同时进行读/写操作的备用单元不属于相同的冗余列元件。

图13表示相对于共用一个读出放大器的两个相邻子阵列(存储块)MB0、MB1，通过分配给备用列选择线SCSL的行地址，由单个备用列选择线安排若干冗余列元件的方式。图解说明的子阵列MB0、MB1一般被再分为由行地址AR0、AR1确定的四个区域A、B、C和D。就共用读出放大器方案来说，不能在共用一个读出放大器的时候同时激活任意相邻子阵列。现在假定输入一个行地址，导致在该子阵列内仅仅只激活一个字线，则要激活的字线必须位于区域A-D的任意一个区域中。

由于不能同时被激活而不同时进行读/写操作的若干行元件(字线)上的备用单元可能不能属于相同的冗余列元件，因此能够依据行地址AR0、AR1把备用列选择线SCSL上的备用单元分成四组，从而使每个备用单元组或集合能够用作独立的冗余列元件。就这种安排来说，单个备用列选择线SCSL由依据行地址AR0、AR1确定的四个冗余列元件CELEMENT<0:3>组成。该方案能够在物理上不增加冗余元件的情况下显著增加冗余元件；从而这是面积效率极佳的一种冗余系统。

如果熔丝组分别对应于冗余列元件CELEMENT<0:3>(不过并非总是必需一一对应)，则可以替换不同的列地址的方式对每个冗余列元件CELEMENT<0:3>编程。如果该存储器阵列的所有列地址都可被编程写入每个熔丝组中，则CELEMENT<0:3>能够分别替换区域A、B、C和D的所有缺陷单元。简而言之，利用CELEMENT<0:3>的解除区分别是A-D。

另外，考虑到若干行元件(字线)上的备用单元属于相同的冗余元件，通过利用相同的备用列选择线所述备用单元同时进行读/写操作，因此，将同时被激活并且随后同时进行读/写操作的行元件(字线)必定存在于相同的解除区内。

为了在不在物理上增加备用列选择线的情况下通过行地址分配显著增加冗余列元件数目，可采用恰当的方法，在US专利No.5894441中公开了其中的一种方法。下面将说明依据2位的行地址AR0、AR1把单个冗余列元件用作四个真实的或者“有效的”冗余列元件的一个例子。这种情况下，如图14中所示，四个熔丝组和分配给单个冗余元件的行地址AR0、AR1一起使用。在图14中，表示了其中均配有四个熔丝组中一个不同熔丝组的熔丝元件FSn<0:3>和其中分别保存其熔丝数据的数据锁存器LATn<0:3>。这些熔丝数据将由熔丝组选择电路51选择，熔丝选择信号FSEL<0:3>被输入所述熔丝组选择电路51中，并且随后被传送给用作地址比较电路的异或门52。如图15中所示，选择信号FESL<0:3>由译解行地址AR0、AR1的解码电路53产生。在输入列地址之前产生这些选择信号FESL<0:3>，随后将其提供给熔丝组选择电路51。

因此，能够把单个冗余列元件的分为四等分的部分按“有效的”独立冗余列单元处理，从而对分别分配给它的列解除区的缺陷进行列替换控制。

就图12的32兆位DRAM来说，该技术用于使备用列选择线SCSL依据3位输入行地址(AR<0:2>)被分成用作8个冗余列元件的8个部分。因此标准数据单元的相应四元段QSEG<0:7>的内部和作为一个整体的两个二元段ParityDSEG<0:1>分别被分成8个解除区。在图17的各个QSEG<0:7>内和在整个两个ParityDSEG<0:1>内同时被激活的两个区域(添加斜线的部分)对应于相同的一组行地址AR<0:2>，从而属于相同冗余列元件的解除区，所述相同冗余列元件的解除区下面将称为“链接的部分”解除区。

例如，其中作为利用冗余行元件RELEMENTA<0:n>的行解除区的左侧存储器阵列MA<0>和作为整体两个ParityDSEG<0:1>内的1/8区域的列解除区相互重叠的重叠区是ParityDSEG<0>的两个斜线区。对应于该重叠区的冗余行元件RELEMENT<0:n>与属于ParityDSEG<0>内的备用列选择线SCSL并且对应于该重叠区的冗余列元件相交，但是不和属于相邻存储器阵列MA<1>的ParityDSEG<1>内的备用列选择线SCSL，并且对应于同一重叠区的任何冗余列元件相交。

总之，虽然通过ParityDSEG<0>中的备用列选择线SCSL能够选择冗余行元件RELEMENTA<0:n>上的单元，但是不能通过ParityDSEG<1>内的备用列选择线SCSL选择RELEMENT<0:n>上的单元。从而可看出本实施例也是前面说明的实施例2的一种形式。

另外，对应于上面提及的两个重叠区并且属于ParityDSEG<1>内的备用列选择线SCSL的冗余列元件与冗余行元件RELEMENT<0:n>相交，所述冗余行元件RELEMENT<0:n>对应于邻近构成这两个重叠区的行解除区(左侧的存储器阵列MA<0>)的行解除区(右侧的存储器阵列MA<1>)。简单地说，这也是实施例3的一种形式，因为能够通过ParityDSEG<1>内的备用列选择线SCSL选择冗余行元件RELEMENT<0:n>上的单元。

当考虑列冗余时，奇偶校验数据单元是这样的，对于作为由两个二元段DSEG(ParityDSEG<0:1>)组成的4兆位部分的1/8区域的一个列解除区(512千位)，存在四个冗余列元件。在列冗余效率方面这和标准数据单元的列解除区完全相同；从而会认识到这也是实施例4的一种形式。

由于和标准数据单元相比，奇偶校验数据单元的容量相当不足，因此一般难以使奇偶校验数据单元的解除效率和标准数据单元的相同。但是，通过假定横越或“桥接”若干(例如本实施例中两个)存储器阵列之间的奇偶校验数据单元为单个列解除区，可使奇偶校验数据单元的解除效率一律等于标准数据单元的解除效率。这又使得能够使存储器芯片上包括奇偶校验数据单元在内的所有解除区中的解除效率统一为所需的足够数值；从而能够获得所需的面积最小化并且生产产量高的芯片。

顺便提及，就实施例6来说，可认为，虽然，奇偶校验数据单元内用于在用作行解除区的存储器阵列MA<0>和列解除区的重叠区内选择某一单元的标准行元件不和任何下述冗余列元件相交，所述冗余列元件是存储器阵列MA<1>内用于替换一个标准列元件的备用列选择线SCSL的1/8部分，所述一个标准列元件为用于在该重叠区内选择某一单元的标准列选择线CSL的1/8部分，但是，而用于选择该重叠区内的单元的标准列元件与另一阵列内替换用于选择该重叠区内的单元的标准行元件的冗余行元件相交。

这里注意，语言“标准行元件不和冗余列元件相交”意味着当选择这样的标准行元件时没有选择冗余列元件上的任何单元，即，即使这样的标准行元件被冗余行元件替换，冗余列元件上对应于这种要替换的标准行元件的行地址的单元未必总是被替换。这里使用措词“未必总是”是因为在用于选择冗余列元件上对应于要替换的标准行元件的行地址的单元的另一标准行元件也被一个独立的标准行元件替换的情况下，上述内容不再成立。

另外可认为，用于选择重叠区内的单元的标准列元件与另一阵列内的冗余行元件相交，因为能够通过选择包括作为标准列选择线CSL的1/8部分的标准列元件在内的标准列选择线CSL，选择冗余行元件上的单元。在用冗余列元件替换这样的标准列元件的情况下，冗余行元件上对应于这种正被替换的标准列元件的列地址的单元也被替换。

实施例7

图16A和16B表示了把本发明应用于具有分层字线结构的半导体存储器的实施例。就分层字线方案来说，如图16A中所示，相对于具有较低电阻率的单一主字线MWL布置若干子字线SWL。子字线SWL由连接在主字线MWL的若干部分的子字线驱动器SWLDRV驱动。这里，当若干子字线驱动器SWLDRV分别连接在主字线MWL的若干部分时，单一主字线MWL可对应于若干行地址(不同的行地址对应于分别驱动的子字线SWL)；或者说，当单个子字线驱动器SWLDRV在主字线MWL的若干位置的相应连接部分与主字线MWL相连时，一个主字线MWL可对应于单一行地址。

这样，就分层字线方案来说，逻辑上单一字线(单一行地址与之对应)由若干细分的子字线SWL组成。如图16B中虚线所示，多个子字线被同时激活。就这种结构来说，能够缩短子字线SWL的长度，这又使得能够减小字线延迟，从而能够实现高速操作。另外，只激活与主字线相连的部分子字线驱动器使得能够限制要激活的阵列区，从而获得诸如减小同时操作的读出放大器的数目，因此抑制电能消耗以及在读出放大操作过程中抑制内部电源噪声，因此加速读出放大操作之类的优点。

在这样的分层字线方案中，为了提高行冗余的效率，不是以单个或者若干主字线为单位进行替换，而是以单个子字线为单位或者以多个子字线为单位进行替换，其中沿着垂直于主字线的方向排列所述多个子字线；或者，考虑把沿垂直于主字线的方向延伸的子字线组织成沿字线延长方向排列的多组或多“束”，每一束由一个或几个子字线组成，用作一个替换单位。按照与之对应的方式，冗余行元件由沿着垂直于字线的方向布置的一个或若干备用字线组成；或者说，一些备用字线可沿字线延长方向被组合到一起，从而构成冗余行元件。这里注意，沿着字线垂直方向布置的用于构成冗余行元件的若干备用字线不应局限于被连续布置。另外注意，在一个或若干备用字线沿字线延伸方向捆扎在一起从而形成冗余行元件的情况下，连续的字线也不应总被组合到一起。

在这样布置的行冗佘系统中，子字线长度的缩短同样导致沿字线方向的行解除区的宽度和沿字线方向的列解除区的宽度的相对比值的减小。同时，如果冗余列元件的数目保持不变，则与冗余行元件相交的冗余列元件的数目降低。此外，如果使子字线长度变得更短，则在一些情况下能够产生一个以上不和任何冗余列元件相交的冗余行元件。

图16B表示当考虑一层子字线SWL时的冗余系统以及存储器阵列布局。这里，将被指定冗余行元件RELEMENT解除的行解除区由若干子字线SWL构成，所述若干子字线SWL由沿着与字线成恰当角度的方向排列成单一阵列的多个子字线驱动器SWLDRV驱动。行解除区及其沿字线方向的相邻行解除区被布置成使子字线SWL在物理上(空间上)具有圆柱形轴套(cylinder bush)或“嵌套”结构。冗余行元件RELEMENT由沿垂直于字线的方向布置的单个备用字线SWL或者若干备用字线SSWL构成，或者被布置成沿字线方向把若干备用字线SSWL组织成多组的形式，每组由一个或几个备用字线SSWL构成。此时，在冗余行元件由若干备用字线SSWL构成的情况下，所述若干备用字线SSWL中的多个可以连续布置或者可以不一定总是连续延伸。

虽然图16B表示了由一个或若干备用列选择线组成的单一冗余列元件CELEMENT和将由之解除的单个列解除区CRA，在该列解除区CRA中包含三个行解除区RRA<a>、<b>和<c>，其中两个行解除区RRA<d>、<e>彼此相交。

虽然对应于行解除区RRA<a>的冗余行元件RELEMENT<A>与一个以上对应于列解除区CRA的冗余列元件CELEMENT相交，但是对应于行解除区RRA<c>的RELEMENT<B>不和对应于列解除区CRA的任何冗余列元件CELEMENT相交。

下面将参考图17详细说明可用在本实施例的字线分层方案中的冗余方案。虽然这里没有说明列冗余本身，不过在前面陈述的实施例中说明的任意方案都是可适用的。如图17中所示，单元阵列具有若干存储器阵列MA<0>、<1>、<2>、…，主字线MWL(代表性地只描述了它们中的一个主字线)被布置成横越这些存储器阵列。以各个存储器阵列为单位布置由主字线MWL同时选择的子字线SWL。这些子字线SWL被用于沿字线方向选择存储单元，所述存储单元分别位于存储器阵列内。每个子字线SWL变成用作缺陷行替换单位的标准行元件。

行译码器具有用于选择主字线MWL的主字线解码器61和以存储器阵列为单位提供的用于驱动子字线SWL的子字线解码器62。每个子字线解码器62中包含用于驱动对应于目前选择的主字线MWL的子字线SWL的子字线驱动器63。

按照对应于主字线MWL的方式，至少一个备用主字线SMWL被布置成横越所述若干存储器阵列。由该备用主字线SMWL同时选择的备用子字线SSWL被布置成每个存储器阵列内的冗余行元件。这些备用子字线SSWL由备用主字线SMWL选择，并且随后由备用字线解码器62内的备用子字线驱动器64驱动，从而进行备用单元选择。

在每个备用字线解码器62内设置一个行替换控制电路65。按照前面在图6中说明的行替换控制电路31a、31b相同的方式，行替换控制电路65具有缺陷地址存储电路和地址比较电路。要通过行地址信号线67传送的行地址数据RA被提供给主字线解码器61和各个子字线解码器62，另外还同时被提供给各个行替换控制电路65。当输入缺陷地址时，行替换控制电路65输出用于激活备用主字线SMWL的第一激活信号68和用于激活备用子字线SSWL的第二激活信号69。第一激活信号68被发送给主字线解码器61从而激活备用主字线SMWL。但是注意此时，很难使目前选择的标准主字线MWL失活，所述标准主字线MWL保持其激活状态。这是只替换一部分由主字线MWL同时选择的若干子字线SWL所需的条件。从行替换控制电路65输出的第二激活信号69用于使主字线MWL同时选择的若干子字线SWL的缺陷子字线SWL失活，同时激活其对应的备用子字线SSWL。借助这种控制，在图17中所示的例子中，利用存储器阵列MA<2>内的备用子字线SSWL替换同一存储器阵列MA<2>内的缺陷子字线SWL。

在图17中必须注意，在某些情况下主字线MWL和/或备用主字线SMWL可以是一束多个主字线。另一方面，由每个存储器阵列内的单一主字线MWL选择的子字线SWL可由沿垂直于主字线方向布置的若干子字线构成。这种情况下，类似地布置备用字线SSWL，以便相对于每个存储器阵列内的单一备用主字线SMWL布置若干备用子字线。并且在这种情况下，利用沿垂直于主字线方向布置为单一行元件的一束多个子字线SWL以及利用作为单一冗余行元件的一束多个备用子字线可进行替换。另外也可利用沿垂直于主字线方向布置的多个子字线SWL中作为单一行元件的相应一个子字线SWL以及利用几个备用子字线SSWL中作为单一冗余行元件的每个备用子字线SSWL进行替换。为了完成对后一替换的控制，以相应的子字线和备用子字线为单位分配不同的行地址。从而，在行替换控制电路65中，同样对其地址存储电路编程，使之产生反映其中的行地址信息的激活信号69。

虽然上面说明了分层字线方案的情况，不过就分层列选择线方案来说也可构成类似的冗余系统。这种情况下，对于单一主列选择线布置多个子列选择线，其中子列选择线由与主列选择线的若干部分相连的子列选择线驱动器驱动。冗余列元件由与列选择线平行排列的单一备用子列选择线构成或者被设计成沿列选择线方向把备用子列选择线组织成多组的形式。注意在这种情况下冗余列元件由若干备用子列选择线构成，其中一些备用子列选择线被连续布置或者也可不一定总是被连续延伸。

另外注意，除了冗余列元件由单一备用列选择线或者用行地址分割的一部分备用列选择线构成的情况之外，冗余列元件也可被安排成采用一对或若干对备用位线(或者它们的一部分)。

上面陈述了根据本发明，通过特别选择某些彼此不相交的冗余元件作为对应于某一存储器阵列内列解除区和行解除区的重叠区的冗余列元件和冗余行元件获得解除效率提高的冗余系统。

虽然已参考实施例详细地图示并说明了本发明，不过本领域的技术人员会明白在不脱离本发明的精神、范围和教导的情况下，在形式和细节方面可做出各种改变。

Claims (20)

1、一种半导体存储器，包括：

具有若干存储单元的单元阵列；

在所述单元阵列内，各自被定义为沿第一方向排列的一组存储单元并且具有用于存储单元选择的第一选择线的若干第一标准元件；

在所述单元阵列内，各自被定义为沿第二方向排列的一组存储单元并且具有用于存储单元选择的第二选择线的若干第二标准元件，每个所述第二标准元件选择在操作上与对应的一个所述第一标准元件相关的一个或多个存储单元；

用于替换所述单元阵列内的缺陷第一标准元件的若干第一冗余元件；

用于替换所述单元阵列内的缺陷第二标准元件的若干第二冗余元件；

在所述单元阵列内，各自被定义为允许用每个所述第一冗余元件来替换的一组第一标准元件的第一修复区；和

在所述单元阵列内，各自被定义为允许用每个所述第二冗余元件来替换的一组第二标准元件的第二修复区，其中：

所述若干第一标准元件中的至少两个第一标准元件被同时激活，

相互独立地控制是否用所述第一冗余元件来替换如此被同时激活的至少两个第一标准元件中的每一个，以及

修复在包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区内具有缺陷的第二标准元件的至少一个所述第二冗余元件不和所述被同时激活的至少两个第一标准元件的所述一个相交。

2、按照权利要求1所述的半导体存储器，其中，在包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区内具有缺陷的所述第二标准元件也可被与所述被同时激活的至少两个第一标准元件中的所述一个相交的所述若干第二冗余元件之一替换。

3、按照权利要求1所述的半导体存储器，其中包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区和包括所述被同时激活的至少两个第一标准元件中的另一元件的另一个所述第一修复区被布置成彼此相邻，所述第二冗余元件之一与所述被同时激活的至少两个第一标准元件中的所述另一元件相交，并修改在包括所述被同时激活的至少两个第一标准元件中的所述之一的所述第一修复区内具有缺陷的第二标准元件。

4、按照权利要求1所述的半导体存储器，其中，各自包括至少三个被同时激活的第一标准元件中的一个的至少三个第一修复区被连续地布置，其中

能够修复在包括所述同时激活的至少三个第一标准元件之一的一个所述第一修复区中具有缺陷的第二标准元件的至少两个所述第二冗余元件与所述被同时激活的至少三个第一标准元件中的其余任何一个第一标准元件相交。

5、按照权利要求3所述的半导体存储器，其中，一个选择电路被布置在相邻布置的所述第一修复区之间，用来选择第一标准元件。

6、按照权利要求4所述的半导体存储器，其中，选择电路被布置在连续布置的所述第一修复区之间，用来选择第一标准元件。

7、按照权利要求1所述的半导体存储器，其中：

所述单元阵列包括彼此相邻的第一和第二存储器阵列，有一行译码器置于所述第一和第二存储器阵列之间；

所述行译码器以行地址响应方式同时激活所述第一和第二存储器阵列中的所述第一标准元件，使得从所述第一和第二存储器阵列的每一个中选择至少一个所述第一标准元件；

所述若干第一冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，所述若干第一冗余元件被相互独立地分别用于所述第一和第二存储器阵列内的缺陷第一标准元件替换；

所述若干第二冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，同时与对应于每个所述第一和第二存储器阵列的所述第一冗余元件相交，并且被相互独立地用于所述第一和第二存储器阵列二者内的缺陷第二标准元件替换，以及

另外包括：

用于分别选择所述第一和第二存储器阵列的第二标准元件的列解码器；

由响应于缺陷行地址产生的行替换控制信号激活的用于分别激活所述第一冗余元件的冗余行译码器；

由响应于缺陷列地址产生的列替换控制信号激活的用于分别选择所述第二冗余元件的冗余列解码器；和

配置用于根据缺陷地址输出所述行替换控制信号和列替换控制信号的替换控制电路，该替换控制电路具有这样的重叠区：在所述第一和第二存储器阵列之一内确定的一个所述第一修复区和一个所述第二修复区至少部分重叠；所述一个所述第一修复区被定义为：其中的所述第一标准元件可由对应于所述第一和第二存储器阵列中的所述一个布置的所述第一冗余元件替换；所述一个所述第二修复区被定义为：其中的所述第二标准元件可由布置在所述第一和第二存储器阵列中的另一个中的所述第二冗余元件替换。

8、按照权利要求1所述的半导体存储器，其中，

所述单元阵列包括彼此相邻的第一和第二存储器阵列，有一行译码器置于所述第一和第二存储器阵列之间；

所述行译码器以行地址响应方式同时激活所述第一和第二存储器阵列中的所述第一标准元件，使得从所述第一和第二存储器阵列的每一个中选择至少一个所述第一标准元件；

所述若干第一冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，所述若干第一冗余元件被相互独立地分别用于所述第一和第二存储器阵列内的缺陷第一标准元件替换；

所述若干第二冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，同时与对应于每个所述第一和第二存储器阵列的所述第一冗余元件相交，并且被相互独立地用于所述第一和第二存储器阵列二者内的缺陷第二标准元件替换，以及

其中，分别在所述第一和第二存储器阵列内确定每个所述第一修复区，所述第一冗余元件被分配给所述第一修复区，并且其中至少一个所述第二修复区被定义为在所述第一和第二存储器阵列上延伸，所述第二冗余元件被分配给所述第二修复区。

9、按照权利要求4所述的半导体存储器，其中：

所述单元阵列包括连续布置的三个或更多的存储器阵列，同时行译码器置于相邻的存储器阵列之间，以便以行地址响应的方式同时选择第一标准元件，使得从每个存储器阵列中选择至少一个第一标准元件，

所述若干第一冗余元件被布置成对应于相应的存储器阵列，使得至少逐一地属于所述相应的存储器阵列，以相互独立地替换其中的缺陷第一标准元件，以及

所述若干第二冗余元件被布置在相应的存储器阵列内，使得至少逐一地属于所述相应的存储器阵列，同时与相应存储器阵列内的所述第一冗余元件相交，并且被相互独立地用于至少一个目前选择的存储器阵列内的缺陷第二标准元件替换。

10、按照权利要求1所述的半导体存储器，其中：

每个所述第一标准元件包括一个或若干个用作所述第一选择线的字线，

每个所述第一冗余元件包括一个或多个备用字线，

每个所述第二标准元件包括由单个列地址选择的一个或若干个位线，和

每个所述第二冗余元件是由单个缺陷列地址选择的一个或若干个备用位线。

11、按照权利要求1所述的半导体存储器，其中，

所述单元阵列包括彼此相邻的第一和第二存储器阵列，有一行译码器置于所述第一和第二存储器阵列之间；

所述行译码器以行地址响应方式同时激活所述第一和第二存储器阵列中的所述第一标准元件，使得从所述第一和第二存储器阵列的每一个中选择至少一个所述第一标准元件；

所述若干第一冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，所述若干第一冗余元件被相互独立地分别用于所述第一和第二存储器阵列内的缺陷第一标准元件替换；

所述若干第二冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，同时与对应于每个所述第一和第二存储器阵列的所述第一冗余元件相交，并且被相互独立地用于所述第一和第二存储器阵列二者内的缺陷第二标准元件替换，以及

其中所述第一修复区是由行冗余元件定义的行修复区，每个行修复区覆盖每个所述存储器阵列的全部，以及

其中令每个存储器阵列的一个全单元容量用C[位]表示，所述第二修复区包括：包含每个存储器阵列中的n个冗余列元件，n为大于等于2的整数，容量设定为2C/m的第一列修复区，m为大于等于3的整数，在每个所述存储器阵列中确定(m-1)/2个第一列修复区，以及包含n个冗余列元件，同时把各个所述存储器阵列的剩余的两个容量为C/m的区域组合到一起，容量设定为2C/m的第二列修复区。

12、按照权利要求11所述的半导体存储器，其中所述第一列修复区是标准数据区，而所述第二列修复区是用于在其中保存检验用数据的奇偶校验数据区，所述检验用数据用于对所述标准数据区的数据进行检错/纠错。

13、按照权利要求1所述的半导体存储器，其中

所述单元阵列包括彼此相邻的第一和第二存储器阵列，有一行译码器置于所述第一和第二存储器阵列之间；

所述行译码器以行地址响应方式同时激活所述第一和第二存储器阵列中的所述第一标准元件，使得从所述第一和第二存储器阵列的每一个中选择至少一个所述第一标准元件；

所述若干第一冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，所述若干第一冗余元件被相互独立地分别用于所述第一和第二存储器阵列内的缺陷第一标准元件替换；

所述若干第二冗余元件被布置成对应于所述第一和第二存储器阵列，使得至少逐一地属于所述第一和第二存储器阵列，同时与对应于每个所述第一和第二存储器阵列的所述第一冗余元件相交，并且被相互独立地用于所述第一和第二存储器阵列二者内的缺陷第二标准元件替换，以及

其中每个所述存储器阵列被再分成若干子阵列，所述若干子阵列被分配相同的行地址，以便一次同时激活规定数目的子阵列，和

连续形成的跨越在所述若干子阵列的单个备用列选择线被分配不同的行地址，以用作所述若干冗余列元件。

14、按照权利要求1所述的半导体存储器，其中，所述单元阵列具有若干存储器阵列，跨越这些存储器阵列的若干主字线，布置在每个所述存储器阵列内并且至少一个由每个所述存储器阵列中的相应主字线选择的若干子字线，跨越所述若干存储器阵列的至少一个备用主字线，以及布置在每个所述存储器内并且至少一个由每个所述存储器阵列中的相应备用主字线选择的至少一个备用子字线，

所述子字线用作所述第一标准元件，而每个所述存储器阵列中的所述备用子字线用作所述第一冗余元件。

15、按照权利要求1所述的半导体存储器，其中：

所述若干标准元件是若干标准行元件；

所述若干标准元件是若干标准列元件；

同时激活的第一和第二存储器阵列均具有：所述若干存储单元，在所述存储器阵列内各自被定义为沿行方向排列的一组存储单元的所述若干标准行元件，以及在所述存储器阵列内各自被定义为沿列方向排列的一组存储单元的若干标准列元件；

对应于所述第一和第二存储器阵列布置的冗余行元件，以相互独立地被用于相应的存储器阵列中的缺陷标准行元件替换；以及

对应于所述第一和第二存储器阵列布置的冗余列元件，使得至少一个冗余列元件对应于每个所述存储器阵列，同时与对应的存储器阵列内的所述冗余行元件相交，并且相互独立地被用于缺陷标准列元件替换，其中，

设置行修复区和列修复区，以便具有其中所述行修复区和所述列修复区至少部分重叠的重叠区，所述行修复区被定义为允许用布置在所述第一和第二存储器阵列之一中的每个所述冗余行元件来替换的一组标准行元件，而所述列修复区被定义为允许利用布置在所述存储器阵列中的另一存储器阵列中的每个所述冗余列元件来替换的一组标准列元件。

16、按照权利要求15所述的半导体存储器，其中，所述重叠区所属的存储器阵列内的所述冗余列元件还被用于替换这样的重叠区中的一个缺陷标准列元件。

17、按照权利要求15所述的半导体存储器，其中，所述第一和第二存储器阵列被布置成彼此相邻，有一由它们共用的行译码器被置于所述第一和第二存储器阵列之间，且其中，所述行译码器被安排成用来同时激活各自属于所述第一和第二存储器阵列的两个标准行元件。

18、按照权利要求15所述的半导体存储器，其中，所述标准行元件包括一个或若干字线，所述冗余行元件包括一个或若干备用字线，所述标准列元件包括由单个列地址选择的一个或若干位线，而所述冗余列元件包括由单个缺陷列地址选择的一个或若干备用位线。

19、按照权利要求15所述的半导体存储器，其中，由至少逐一地分别对应于所述存储器阵列布置的行冗余元件确定的所述第一修复区是行修复区，每个行修复区覆盖每个所述存储器阵列的全部，和

其中令每个存储器阵列的一个全单元容量用C[位]表示，所述第二修复区包括：包含每个存储器阵列中的n个冗余列元件，n为大于等于2的整数，容量设定为2C/m的第一列修复区，m为大于等于3的整数，在每个所述存储器阵列中确定(m-1)/2个第一列修复区，以及包含n个冗余列元件，同时把各个所述存储器阵列的剩余的两个容量为C/m的区域组合到一起、容量设定为2C/m的第二列修复区。

20、按照权利要求15所述的半导体存储器，其中所述第一列修复区是标准数据区，而所述第二列修复区是用于在其中保存检验数据的奇偶校验数据区，所述检验数据用于对所述标准数据区的数据进行检错/纠错。

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