DE102007025775B4

DE102007025775B4 - Elektrostatische Mehrmodus-Entladeschaltung und Verfahren zur Eingangskapazitätsreduzierung

Info

Publication number: DE102007025775B4
Application number: DE102007025775A
Authority: DE
Inventors: Myung-Hee Hwaseong Sung; Young-Man Yongin Ahn
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-05-22
Filing date: 2007-05-22
Publication date: 2010-05-06
Anticipated expiration: 2027-05-23
Also published as: US7764475B2; KR100725103B1; US20070267701A1; CN101079418A; TW200744283A; DE102007025775A1

Abstract

Elektrostatische Mehrmodus-Entladeschaltung für einen Halbleiterchip, der einen Eingabepuffer aufweist, mit
– einer oder mehreren ESD-Dioden (D11, D12, D21, D22), die mit einem Eingabeanschluss des Eingabepuffers (110, 210) verbunden und dafür eingerichtet sind, am Eingabeanschluss des Eingabepuffers anliegende statische Elektrizität zu entladen,
gekennzeichnet durch
– eine oder mehrere Körperspannungsänderungseinheiten (102, 104, 202, 204), die dafür eingerichtet sind, eine entsprechende Körperspannung an die jeweilige ESD-Diode (D11, D12, D21, D22) anzulegen,
– wobei die jeweilige Körperspannung einen Spannungspegel aufweist, der höher als eine Versorgungsspannung (VDD) der ESD-Schaltung (100, 200) oder niedriger als eine Massespannung (VSS) der ESD-Schaltung ist, wenn die ESD-Schaltung in einem ersten Modus ist, und die jeweilige Körperspannung einen Spannungspegel aufweist, der gleich der Versorgungsspannung der ESD-Schaltung oder gleich der Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung in einem zweiten Modus ist.

Description

Die Erfindung bezieht sich auf eine elektrostatische Mehrmodus-Entladeschaltung in einem Mehrmodus-Halbleiterchip, die in der Lage ist, interne Schaltkreise des Halbleiterchips vor statischer Elektrizität zu schützen, und auf ein Verfahren zur Reduzierung einer Eingangskapazität eines damit ausgerüsteten Halbleiterchips.
Die Fähigkeit, hohe statische elektrische Spannungen auszuhalten, kann einen großen Einfluss auf die Zuverlässigkeit eines Halbleiterbauelements ausüben. Wenn ein Halbleiterbauelement beispielsweise nicht zum Aushalten von statischer Elektrizität ausgelegt ist, kann es durch einen zufälligen Kontakt mit geladenen Objekten in der Nähe des Bauelements zerstört werden. Die Sensibilität eines Halbleiterbauelements gegenüber den Effekten der statischen Elektrizität wird verschlechtert, wenn die Abmessungen von Strukturelementen im Halbleiterbauelement verkleinert werden, d. h. wenn der Integrationsgrad des Bauelements erhöht wird.
Wechselwirkungen zwischen einem Halbleiterbauelement und der statischen Elektrizität können begrifflich als momentaner Stromfluss zwischen dem Bauelement und einem statisch geladenen Objekt in der Bauelementumgebung erfasst werden. Der Stromfluss resultiert typischerweise aus einem Kontakt mit dem geladenen Objekt. Wo der Strom der statischen Elektrizität in interne Schaltkreise des Halbleiterbauelements fließt, die für einen Betrieb bei relativ niedrigen Spannungen ausgelegt sind, kann es zu schwerwiegenden Beschädigungen der internen Schaltkreise kommen. Um solche Beschädigungen zu verhindern, umfassen Halbleiterbauelemente häufig einen Strompfad für die statische Elektrizität, der es erlaubt, dass der Strom der statischen Elektrizität ohne Beschädigung der internen Schaltkreise fließt. Vorzugweise ist der Strompfad in der Lage, eine große Menge elektrischer Ladung in einer kurzen Zeitperiode zu entladen.
Der statische Elektrizitätsstrompfad ist häufig durch einen Schutzschaltkreis implementiert, der zwischen einem externen Signaleingabeanschluss, der mit einem externen Anschluss des Halbleiterbauelements verbunden ist, und einem internen Schaltkreis eingeschleift ist. Der externe Anschluss ist typischerweise so angeordnet, dass er leicht mit der statischen Elektrizität in Kontakt kommt. Eine andere Bezeichnung für die Schutzschaltung ist elektrostatische Entladeschaltung (ESD-Schaltung). Bei einer beispielhaften Funktion einer ESD-Schaltung, bei der statische Elektrizität an die ESD-Schaltung angelegt wird, passiert die statische Elektrizität die ESD-Schaltung, wodurch die internen Schaltkreise des Halbleiterbauelements vor der statischen Elektrizität geschützt werden. Neben ihrem Schutz des Halbleiterbauelements gegen eine schwerwiegende Beschädigung von internen Schaltkreisen ist die ESD-Schaltung vorzugsweise darauf ausgelegt, die Zuverlässigkeit des Betriebs des Bauelements weiter gegen die Effekte der statischen Elektrizität zu schützen.
ESD-Schaltungen sind beispielsweise zum Schutz von internen Schaltkreisen und des Betriebs von dynamischen Speicherbauelementen (DRAMs) mit direktem Zugriff wünschenswert. Das Problem, DRAM-Bauelemente vor statischer Elektrizität zu schützen, gewinnt mit der Abnahme der Abmessungen von DRAM-Bauelementen zunehmend an Bedeutung.
Bestimmte Umgebungen weisen einigermaßen vorsehbare Werte für die statische Elektrizität der Halbleiterbauelemente, wie DRAM-Bauelemente, auf. Das Bauelement kann bei der Herstellung beispielsweise eine Handhabungslinie durchlaufen, die zum Testen von Produkten nach der Packungsmontage verwendet wird. Die Handhabungslinie kann das Bauelement einer statischen Elektrizität mit einer niedrigen Spannung von ungefähr 250 V aussetzen, wobei die statische Elektrizität von der Handhabungslinie jedoch mit einer niedrigen Impedanz entladen wird. Die statische Elektrizität, die auf diese Weise entladen wird, kann als in einem „Maschinenmodus” entladen bezeichnet werden.
Eine weitere Möglichkeit, wie statische Elektrizität zum Halbleiterbauelement entladen werden kann, ist ein „Personenkörpermodus”. Im Personenkörpermodus wird die statische Elektrizität vom menschlichen Körper zum Halbleiterbauelement entladen, wenn ein Mensch das Halbleiterbauelement mit einem Körperteil berührt. Die statische Elektrizität, die von einem menschlichen Körper auf ein Bauelement entladen wird, weist typischerweise eine hohe Spannung von ungefähr 2000 V auf und wird durch eine große Impedanz entladen.
Um interne Schaltkreise des Halbleiterbauelements davor zu schützen, von einem zufließenden Strom der statischen Elektrizität beschädigt zu werden, können verschiedene Schutzschaltungen im Halbleiterbauelement installiert werden. Eine dieser Schutzschaltungen kann eine ESD- Schaltung sein, die zwischen einem Eingabeanschluss und einem Eingabepuffer eingeschleift wird. 1 zeigt ein Schaltbild einer solchen herkömmlichen ESD-Schaltung 10 für ein Halbleiterbauelement. Bezugnehmend auf 1 ist die herkömmliche ESD-Schaltung 10 zwischen einem Eingabeanschluss PAD des Halbleiterbauelements und einem Eingabepuffer 12 eingeschleift.
Signale werden von einer externen Quelle, die außerhalb des Halbleiterbauelements angeordnet ist, an den Eingabeanschluss PAD angelegt. Die Signale können beispielsweise über einen externen Anschluss einer Halbleiterpackung an den Eingabeanschluss PAD angelegt werden oder können, bevor das Halbleiterbauelement gepackt wird, über einen Testanschluss durch eine Tastspitze angelegt werden.
Der Eingabepuffer 12 puffert ein externes Signal, das über den Eingabeanschluss PAD eingegeben wird, und gibt ein gepuffertes Signal IN an einen nicht dargestellten nachfolgenden Anschluss des Eingabepuffers 12 aus. Ein Eingabeanschluss des Eingabepuffers 12 ist mit einem Knoten N1 verbunden, und ein Ausgabeanschluss des Eingabepuffers 12 ist mit einem Knoten N2 verbunden.
Die ESD-Schaltung 10 ist zwischen dem Eingabeanschluss PAD und dem Eingabepuffer 12 eingeschleift, um den Eingabepuffer 12 vor statischer Elektrizität zu schützen. Die ESD-Schaltung 10 umfasst zwei Dioden D1 und D2. Die Diode D1 umfasst einen positiven Metall-Oxid-Halbleiter(PMOS)-Transistor und die Diode D2 umfasst einen negativen Metall-Oxid-Halbleiter(NMOS)-Transistor.
Der PMOS-Transistor in der ESD-Schaltung 10 weist einen ersten Anschluss auf, der mit dem Knoten N1 verbunden ist, ein zweiter Anschluss ist mit einem Versorgungsanschluss VDD verbunden, und ein Gate ist mit einer Source des PMOS-Transistors in der ESD-Schaltung 10 verbunden. Mit anderen Worten ausgedrückt, wenn keine statische Elektrizität an die ESD-Schaltung 10 angelegt ist, ist die Diode D1 in Sperrrichtung vorgespannt.
Der NMOS-Transistor in der ESD-Schaltung 10 weist einen ersten Anschluss auf, der mit dem Knoten N1 verbunden ist, ein zweiter Anschluss ist mit Masse VSS verbunden, und ein Gate ist mit einem Sourceanschluss des NMOS-Transistors in der ESD-Schaltung 10 verbunden. Mit anderen Worten ausgedrückt, wenn keine statische Elektrizität an die ESD-Schaltung 10 angelegt ist, ist die Diode D2 in Sperrrichtung vorgespannt.
Wenn eine statische Elektrizität mit einem Spannungspegel, der höher als die Versorgungsspannung VDD ist, an den Eingabeanschluss PAD angelegt wird, wird die statische Elektrizität durch die Diode D1 entladen. Andererseits wird, wenn eine statische Elektrizität mit einem Spannungspegel, der niedriger als Masse VSS ist, an den Eingabeanschluss PAD angelegt wird, die statische Elektrizität durch die Diode D2 entladen.
Daher entlädt die ESD-Schaltung 10 eine große Ladungsmenge, wenn statische Elektrizität mit einem höheren Spannungspegel als die Versorgungsspannung VDD an den Eingabeanschluss PAD angelegt wird oder wenn statische Elektrizität mit einem niedrigeren Spannungspegel als Masse VSS an den Eingabeanschluss PAD angelegt wird. Daraus resultiert, dass der Eingabepuffer 12 vor einer Beschädigung geschützt wird. Allgemein tendiert die statische Elektrizität dazu, einen Spannungspegel aufzuweisen, der wesentlich höher oder niedriger als die Versorgungsspannung VDD bzw. Masse VSS ist.
2 ist eine schematische Schnittdarstellung, die eine vertikale Struktur der in 1 dargestellten Diode D2 zeigt, und 3 ist eine schema tische Schnittdarstellung, die eine vertikale Struktur der in 1 dargestellten Diode D1 zeigt. Bezugnehmend auf 2 umfasst die Diode D2 einen NMOS-Transistor, der ein Gate 24, eine Source 26 und eine Drain 27 aufweist. Das Gate 24 und die Source 26 sind beide mit Masse VSS verbunden, und die Drain 27 ist mit einer Drainspannung Vdrain verbunden. Zudem umfasst der NMOS-Transistor einen p-leitenden Körper bzw. Body 22, der auch mit Masse VSS verbunden ist. Die Source 26 und die Drain 27 sind jeweils als Wanne ausgeformt, die einen Bereich umfasst, in den n-leitende Störstellen mit einer hohen Dichte implantiert sind. Im Körper 22 ist zudem durch Implantieren von p-leitenden Störstellen mit hoher Dichte ein Bereich 28 ausgebildet. Eine Grenzschicht- bzw. Übergangsdiode JD1 ist zwischen dem Körper 22 und der Source 26 des NMOS-Transistors angeordnet, und eine Grenzschicht- bzw. Übergangsdiode JD2 ist zwischen dem Körper 22 und der Drain 27 des NMOS-Transistors angeordnet. Obwohl typischerweise ein Gateoxid im NMOS-Transistor enthalten ist, ist kein Gateoxid explizit dargestellt, um die Darstellungen zu vereinfachen.
Die an den Körper 22 angelegte Spannung verhindert, dass sich in einem Halbleiterchip zwischen Schaltkreiselementen ein teilweise in Durchlassrichtung vorgespannter pn-Übergang bildet, und verhindert zudem einen Datenverlust oder einen Latch-up-Effekt in Speicherzellen. Die an den Körper 22 angelegte Spannung reduziert eine Änderung einer Schwellwertspannung des NMOS-Transistors basierend auf einem Back-Gate-Effekt, um einen stabilen Betrieb des Bauelements zu erhalten und die Betriebsgeschwindigkeit des Bauelements zu verbessern. Allgemein kann die an den Körper oder einen Volumen- bzw. Bulkbereich des Transistors angelegte Spannung als Bulk-Vorspannung bezeichnet werden.
Bei der Diode D2 mit der in 2 dargestellten Struktur werden Ladungen durch die Diode D2 entladen, wenn statische Elektrizität an den Eingabeanschluss PAD (1) angelegt wird und dadurch die Drainspannung Vdrain an den Knoten N1 mit einem Spannungspegel angelegt wird, der niedriger als Masse VSS ist. Hierbei ist die Diode D2 in Sperrrichtung vorgespannt und weist daher eine signifikante Übergangskapazität auf, wenn keine statische Elektrizität an den Eingabeanschluss PAD (1) angelegt ist. Insbesondere ist die Grenzschichtdiode JD2 zwischen dem Körper 22 und der Drain 27 im Normalfall in Sperrrichtung vorgespannt, wodurch die Diode D2 eine signifikante Übergangskapazität aufweist. Hierbei ist die Grenzschichtdiode JD1 zwischen dem Körper 22 und der Source 26 ebenfalls in Sperrrichtung vorgespannt und weist daher eine Übergangskapazität auf. Die Grenzschichtdiode JD1 ist jedoch zu einem kleineren Grad als die Grenzschichtdiode JD2 in Sperrrichtung vorgespannt.
Bezugnehmend auf 3 umfasst die Diode D1 einen PMOS-Transistor, der ein Gate 34, eine Source 36 und eine Drain 37 aufweist. Das Gate 34 und die Source 36 sind beide mit der Versorgungsspannung VDD verbunden, und die Drain 37 ist mit einer Drainspannung Vdrain verbunden. Zudem umfasst der PMOS-Transistor einen n-leitenden Körper bzw. Body 32, der auch mit der Versorgungsspannung VDD verbunden ist. Die Source 36 und die Drain 37 sind jeweils als Wanne ausgeformt, die einen Bereich umfasst, in den p-leitende Störstellen mit einer hohen Dichte implantiert sind. Im Körper 32 ist zudem durch Implantieren von n-leitenden Verunreinigungen mit hoher Dichte ein Bereich 38 ausgebildet. Eine Grenzschichtdiode JD3 ist zwischen dem Körper 32 und der Source 36 des PMOS-Transistors angeordnet, und eine Grenzschichtdiode JD4 ist zwischen dem Körper 32 und der Drain 37 des PMOS-Transistors angeordnet. Obwohl typischerweise ein Gateoxid im PMOS-Transistor enthalten ist, ist kein Gateoxid explizit dargestellt, um die Darstellungen zu vereinfachen.
Bei der Diode D1 mit der in 3 dargestellten Struktur werden Ladungen durch die Diode D1 entladen, wenn statische Elektrizität an den Eingabeanschluss PAD (1) angelegt wird und dadurch die Drainspannung Vdrain an den Knoten N1 mit einem Spannungspegel angelegt wird, der höher als die Versorgungsspannung VDD ist. Hierbei ist die Diode D1 in Sperrrichtung vorgespannt und weist daher eine signifikante Übergangskapazität auf, wenn keine statische Elektrizität an den Eingabeanschluss PAD (1) angelegt ist. Insbesondere ist die Grenzschichtdiode JD4 zwischen dem Körper 32 und der Drain 37 während eines normalen Betriebs in Sperrrichtung vorgespannt, wodurch die Diode D1 eine signifikante Übergangskapazität aufweist. Hierbei ist die Grenzschichtdiode JD3 zwischen dem Körper 32 und der Source 36 ebenfalls in Sperrrichtung vorgespannt und weist daher eine Übergangskapazität auf. Die Grenzschichtdiode JD3 ist jedoch zu einem kleineren Grad als die Grenzschichtdiode JD4 in Sperrrichtung vorgespannt.
Bei der Diode D1 mit der oben beschriebenen Struktur wird Ladung durch die Diode D1 entladen, wenn statische Elektrizität an den Eingabeanschluss PAD (1) angelegt wird und eine Drainspannung Vdrain an einem Knoten (N1 aus 1) mit einem Spannungspegel angelegt wird, der höher als die Versorgungsspannung VDD ist. Hierbei ist die Diode D1 im Normalfall in Sperrrichtung vorgespannt und weist eine Übergangskapazität auf, wenn keine statische Elektrizität an den Eingabeanschluss PAD (1) angelegt ist. Das bedeutet, dass im Normalfall die Grenzschichtdiode JD4 zwischen dem Körper 32 und der Drain 37 in Sperrrichtung vorgespannt ist und dadurch die Diode D1 eine Übergangskapazität aufweist. Zusätzlich existiert eine Übergangskapazität zwischen dem Körper 32 und der Source 36.
Ein Halbleiterchip mit einer ESD-Schaltung, die der in 1 bis 3 dargestellten Schaltung entspricht, weist wie oben beschrieben Übergangska pazitäten auf, bei denen eine relativ kleine statische Elektrizitätsmenge in den Halbleiterchip fließt.
Die Größe der Eingangskapazität der herkömmlichen Halbleiterbauelemente ist von verschiedenen Faktoren, wie den Übergangskapazitäten in der elektrostatischen Entladeschaltung, abhängig. Mit der Zunahme der Leistungsfähigkeit und der Kapazität der Bauelemente tendiert die Eingangskapazität der Bauelemente dazu, entsprechend anzusteigen. Fortschrittliche Halbleiterbauelemente weisen beispielsweise häufig Stapelpackungen auf, um die Leistungsfähigkeit der Bauelemente zu erhöhen. Die Verwendung solcher Stapelpackungen führt jedoch zu einer Erhöhung der Gesamteingangskapazität der Bauelemente.
Die Erhöhung der Eingangskapazität von Halbleiterbauelementen kann jedoch zu einer Abnahme des Aufbau- bzw. Setup-Spielraums der Bauelemente führen, wodurch Mängel in ihrem Betrieb verursacht werden können oder anderweitig eine Verschlechterung der Leistungsfähigkeit auftreten kann. Bestimmte Quellen von Eingangskapazitäten können nicht leicht modifiziert werden, um die Eingangskapazität zu reduzieren. Komponenten, die für einen ordnungsgemäßen Betrieb der Chips erforderlich sind, wie Treiber, können beispielsweise nicht leicht modifiziert werden, um die Eingangskapazität zu reduzieren und so den Mangel an Setup-Spielraum zu überwinden.
Die Fähigkeit eines Speichermoduls, ein Halbleiterbauelement zu treiben, ist von der Eingangskapazität des Halbleiterbauelements abhängig. Insbesondere ist die Anzahl der Halbleiterbauchips, die von jedem Ausgabeanschluss eines Treibers des Speichermoduls getrieben werden können, durch die Eingangskapazität der Halbleiterchips begrenzt. Es existiert eine breite Vielfalt von Speichermodultypen, wie Dual-Inline-Speichermodule (DIMMs), ungepufferte DIMM (UDIMM), Small-Outline-DIMM (SODIMM), Register-DIMM (RDIMM) und vollständig gepufferte DIMM (FBDIMM), um nur einige zu nennen. Bei diesen Speichermodulen tendiert die Eingangskapazität von Halbleiterchips zur Begrenzung der Anzahl von Halbleiterchips je Ausgabeanschluss eines Hauptplatinen-Steuerschaltungschips für die UDIMMs und SODIMMs, der Anzahl von Halbleiterchips je Ausgabeanschluss eines Registers für das RDIMM und der Anzahl von Halbleiterchips je Ausgabeanschluss eines fortgeschrittenen Speicherpuffers (AMB) für die FBDIMMs.
Entsprechend kann eine Reduzierung der Eingangskapazität von Halbleiterchips die Anzahl von Halbleiterchips erhöhen, die von jedem Ausgabeanschluss eines Speichermodultreibers getrieben werden können, und die Leistungsfähigkeit des Speichermoduls und des Halbleiterchips steigern.
ESD-Schutzschaltungen nach Art von 1 sind z. B. in der Offenlegungsschrift US 2003/012 8486 A1 als bekannt angegeben. Alternativ zur Beaufschlagung des Körperbereichs der beteiligten, als Dioden fungierenden Transistoren, wie sie in diesen bekannten Schaltungen vorgesehen sind, mit einer Massespannung oder einer Versorgungsspannung schlägt die Patentschrift US 6.404.269 B1 eine Beaufschlagung des Körperbereichs solcher ESD-Transistoren mit Spannungspegeln vor, die zwischen einer Massespannung und einer Versorgungsspannung liegen.
Als technisches Problem liegt der Erfindung die Bereitstellung einer elektrostatischen Mehrmodus-Entladeschaltung in einem Halbleiterchip und eines Verfahrens zur Reduzierung einer Eingangskapazität eines damit ausgerüsteten Halbleiterchips zugrunde, welche die oben beschriebenen Unzulänglichkeiten des Standes der Technik vermeiden oder zumindest reduzieren.
Die Erfindung löst dieses Problem durch die Bereitstellung einer elektrostatischen Mehrmodus-Entladeschaltung mit den Merkmalen des Patentanspruchs 1 und eines Verfahrens mit den Merkmalen des Patentanspruchs 12.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß ausgewählten Ausführungsformen der Erfindung werden ESD-Schaltungen zur Verfügung gestellt, welche die Eingangskapazität eines Halbleiterchips reduzieren können. Andere Ausführungsformen der Er findung stellen Verfahren zum Schutz von internen Schaltkreisen eines Halbleiterchips vor statischer Elektrizität und zur Reduzierung einer Eingangskapazität zur Verfügung.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt.
Es zeigen:
1 ein Schaltbild einer herkömmlichen ESD-Schaltung,
2 eine schematische Schnittdarstellung einer vertikalen Struktur einer Diode D2 aus 1,
3 eine schematische Schnittdarstellung einer vertikalen Struktur einer Diode D1 aus 1,
4 eine Grafik zur Veranschaulichung einer Übergangskapazität in einem Halbleiterbauelement als Funktion einer Vorspannung in Sperrrichtung in dem Bauelement,
5 ein Schaltbild einer erfindungsgemäßen ESD-Schaltung,
6 ein Schaltbild einer elektrischen Schmelzsicherungsschaltung, die einer möglichen Ausführungsform einer ersten Körperspannungsänderungseinheit oder einer zweiten Körperspannungsänderungseinheit aus 5 entspricht,
7 ein Schaltbild einer erfindungsgemäßen ESD-Schaltung gemäß einem weiteren Ausführungsbeispiel der Erfindung,
8 ein Schaltbild einer möglichen Ausführungsform einer ersten Körperspannungsänderungseinheit aus 7,
9 ein Schaltbild einer möglichen Ausführungsform einer zweiten Körperspannungsänderungseinheit aus 7,
10 eine schematische Schnittdarstellung einer vertikalen Struktur einer zweiten elektrostatischen Entladediode aus 7,
11 eine schematische Schnittdarstellung einer vertikalen Struktur einer ersten elektrostatischen Entladediode aus 7 und
12 und 13 grafische Darstellungen zur Veranschaulichung eines gesteigerten Setup-Spielraums eines erfindungsgemäßen Halbleiterbauelements im Vergleich zu einem Setup-Spielraum eines herkömmlichen Halbleiterbauelements.
In den Zeichnungen bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten, welche gleiche bzw. analoge Funktionen ausführen. 4 zeigt grafisch eine Beziehung zwischen einer Übergangskapazität Cj und einer Vorspannung Vj in Sperrrichtung in einem Halbleiterbauelement. Wie aus 4 ersichtlich ist, reduziert eine Erhöhung der Sperrverspannung Vj von 0 V auf 1 V die Übergangskapazität Cj um ungefähr 0,1 pF. Wenn die Sperrvorspannung Vj weiter ansteigt, nimmt die Übergangskapazität Cj weiter ab. Die Beziehung zwischen Übergangskapazität Cj und Vorspannung Vj in Sperrrichtung kann mathematisch durch die nachfolgende Gleichung (1) ausgedrückt werden: Cj = Cj0/{(1 + Vj/Φ)^m} (1)
In Gleichung (1) bezeichnet der Term Cj0 eine Übergangskapazität Cj ohne Vorspannung Vj in Sperrrichtung, der Term Φ bezeichnet eine ein gebaute Spannung eines pn-Übergangs und der Term „m” ist auf ½ gesetzt. Wie durch Gleichung (1) angezeigt wird, kann die Übergangskapazität Cj in einer ESD-Schaltung durch Steuern der Vorspannung Vj in Sperrrichtung in der Schaltung verändert werden.
Um die Gesamteingangskapazität eines Halbleiterbauelements zu reduzieren, während das Bauelement immer noch gegen statische Elektrizität geschützt wird, können ESD-Schaltungen zur Verfügung gestellt werden, bei denen die an die Halbleitersubstrate in den ESD-Schaltungen angelegten Spannungspegel entsprechend der Anzahl von Halbleiterchips im Halbleiterbauelement modifiziert werden können. In einem Speichermodul, das mehrere Halbleiterchips umfasst, kann beispielsweise jeder Halbleiterchip seine eigene ESD-Schaltung aufweisen, um ihn vor statischer Elektrizität zu schützen. In einem Bauelement, das mehrere Halbleiterchips umfasst, ist jedoch jeder individuelle Halbleiterchip weniger empfindlich für die Beeinträchtigungen durch statische Elektrizität als ein einzelner im Bauelement eigenständig ausgebildeter Halbleiterchip. Zusätzlich kann die Eingangskapazität mit der Zunahme der Anzahl von Halbleiterchips im Bauelement entsprechend zunehmen. Daher kann die Eingangskapazität eines jeden Halbleiterchips durch Modifizieren der Spannungspegel reduziert werden, die an jeweilige Transistorkörper innerhalb der ESD-Schaltungen der Halbleiterchips angelegt werden.
5 ist ein Schaltbild einer ESD-Schaltung für einen Halbleiterchip gemäß einer ausgewählten Ausführungsform der Erfindung. Bezugnehmend auf 5 ist eine ESD-Schaltung 100 zwischen einem Eingabeanschluss PAD und einem Eingabepuffer 110 eingeschleift.
Der Eingabeanschluss PAD ist mit einem externen Anschluss verbunden und empfängt ein Eingabesignal von einer externen Quelle. Die ESD-Schaltung 100 schützt interne Schaltkreise des Halbleiterchips, wie den Eingabepuffer 110, vor statischer Elektrizität. Der Eingabepuffer 110 ist konfiguriert, um das vom Eingabeanschluss PAD empfangene Eingabesignal zu Puffern und ein gepuffertes Eingabesignal IN an einen oder mehrere interne Schaltkreise des Halbleiterchips auszugeben.
Die ESD-Schaltung 100 schützt interne Schaltkreise des Halbleiterchips vor statischer Elektrizität und umfasst eine erste und eine zweite ESD-Diode D11 und D12 und eine erste und zweite Körper- bzw. Bodyspannungsänderungseinheit 102 und 104.
Die erste und zweite ESD-Diode D11 und D12 stellen Pfade zur Verfügung, durch welche statische Elektrizität abgeleitet werden kann, wenn sie über den Eingabeanschluss PAD an einen Knoten N10 angelegt wird, der einen Eingabeanschluss für den Eingabepuffer 110 bildet. Die Körperspannungsänderungseinheiten 102 und 104 sind konfiguriert, um jeweilige Spannungen an die erste und zweite ESD-Diode D11 und D12 anzulegen, wobei diese Spannungen Pegel aufweisen, die sich von der Versorgungsspannung VDD oder Masse VSS unterscheiden.
Von den beiden ESD-Dioden D11 und D12 ist die erste ESD-Diode D11 zwischen der Versorgungsspannung VDD und dem Knoten N10 eingeschleift. Die erste ESD-Diode D11 umfasst einen PMOS-Transistor, dessen Drain mit dem Knoten N10 verbunden ist und dessen Source und Gate beide mit der Versorgungsspannung VDD verbunden sind. Die erste ESD-Diode D11 stellt einen elektrischen Pfad zur Verfügung, der in Sperrrichtung vorgespannt ist, wenn keine statische Elektrizität an den Knoten N10 angelegt ist, und durch den statische Elektrizität entladen wird, wenn sie an den Knoten N10 angelegt ist.
Der PMOS-Transistor in der ersten ESD-Diode D11 weist eine Körper- bzw. Bodyspannung auf, die durch die erste Körperspannungsänderungseinheit 102 gesteuert wird. Die erste Körperspannungs änderungseinheit 102 kann die Körperspannung des PMOS-Transistors in der ESD-Diode D11 beispielsweise auf eine Spannung VPP verändern, die höher als die Versorgungsspannung VDD ist, wobei das gepufferte Eingabesignal IN mehrere Halbleiterchips in einem Speichermodul treibt. Bei einem Vergleich des Einflusses der statischen Elektrizität in einem Speichermodul, das mehrere Halbleiterchips umfasst, und in einem Speichermodul, das nur einen einzelnen Halbleiterchip umfasst, tendiert der elektrostatische Einfluss der statischen Elektrizität dazu, in dem einzelnen Halbleiterchip ausgeprägter aufzutreten. Entsprechend tendieren die ESD-Schaltungen dazu, beim Schutz von einzelnen Halbleiterchips eine wichtigere Rolle zu spielen.
Wenn die Körperspannung des PMOS-Transistors in der ESD-Diode D11 auf die Spannung VPP geändert wird, die höher als die Versorgungsspannung VDD ist, nimmt die Eingangskapazität des Halbleiterchip, der die ESD-Schaltung 100 aufweist entsprechend ab. In anderen Worten ausgedrückt, die Erhöhung der Körperspannung des PMOS-Transistors in der ESD-Diode D11 führt zu einer Erhöhung der Sperrvorspannung einer parasitären Diode, wodurch die Eingangskapazität des Halbleiterchips reduziert wird, wie durch Gleichung (1) und 4 gezeigt.
Die Spannung VPP, die höher als die Versorgungsspannung VDD ist, kann durch einen herkömmlichen Boostspannungsgenerator (VPP-Generator) erzeugt werden, und die erste Körperspannungsänderungseinheit 102 kann konfiguriert werden, um beispielsweise durch eine Schmelzsicherung bzw. Fuse oder eine Anti-Fuse programmiert zu werden, wie in einem Beispiel in 6 dargestellt. In anderen Worten ausgedrückt, wenn die ESD-Schaltung 100 in einem einzelnen Halbleiterchip eines Halbleiterbauelements angeordnet ist, wird die Körperspannung des PMOS-Transistors in der ESD-Diode D11 als Versorgungsspannung VDD zur Verfügung gestellt. Umgekehrt wird, wenn die ESD- Schaltung 100 in einem von mehreren Halbleiterchips eines Halbleiterbauelements, wie eines Speichermoduls, angeordnet ist, die Körperspannung des PMOS-Transistors in der ESD-Diode D11 als Spannung VPP zur Verfügung gestellt, die höher als die Versorgungsspannung VDD ist.
Die zweite ESD-Diode D12 ist zwischen Masse VSS und dem Knoten N10 eingeschleift. Sie umfasst typischerweise einen NMOS-Transistor, dessen Drain mit dem Knoten N10 verbunden ist und dessen Source und Gate beide mit Masse VSS verbunden sind. Daher stellt die zweite ESD-Diode D12 einen elektrischen Pfad zur Verfügung, der in Sperrrichtung vorgespannt ist, wenn keine statische Elektrizität an den Knoten N10 angelegt ist, und durch den die statische Elektrizität entladen wird, wenn sie an den Knoten N10 angelegt ist.
Eine Körperspannung des NMOS-Transistors in der zweiten ESD-Diode D12 wird durch die zweite Körperspannungsänderungseinheit 104 gesteuert. Die zweite Körperspannungsänderungseinheit 104 verändert die Körperspannung des NMOS-Transistors in der zweiten ESD-Diode D12 auf eine Spannung VBB, die niedriger als die Massespannung VSS ist, wenn die ESD-Schaltung 100 über den Eingabepuffer 110 mit einer Mehrzahl von Halbleiterchips in einem Speichermodul verbunden ist. Wenn die Körperspannung des NMOS-Transistors in der ESD-Diode D12 auf die Spannung VBB geändert wird, die niedriger als die Massespannung VSS ist, nimmt die Eingangskapazität der Halbleiterchips im Speichermodul ab. Die Reduzierung der Körperspannung des NMOS-Transistors in der ESD-Diode D12 führt zu einer Erhöhung der Vorspannung in Sperrrichtung der zweiten ESD-Diode D12 und reduziert dadurch die Eingangskapazität, wie durch Gleichung (1) und 4 gezeigt.
Die Spannung VBB kann beispielsweise durch einen herkömmlichen Niederspannungsgenerator (VBB-Generator) erzeugt werden, und die zweite Körperspannungsänderungseinheit 104 kann konfiguriert werden, um beispielsweise ähnlich wie die erste Körperspannungsänderungseinheit 102 durch eine Fuse oder Anti-Fuse programmiert zu werden, wie in einem Beispiel in 6 dargestellt. In anderen Worten ausgedrückt, wenn die ESD-Schaltung 100 in einem einzelnen Halbleiterchip eines Halbleiterbauelements angeordnet ist, wird die Körperspannung des NMOS-Transistors in der zweiten ESD-Diode D12 als Masse VSS zur Verfügung gestellt. Umgekehrt wird, wenn die ESD-Schaltung 100 in einem von mehreren Halbleiterchips eines Halbleiterbauelements, wie eines Speichermoduls angeordnet ist, die Körperspannung des NMOS-Transistors in der ESD-Diode D12 als Spannung VBB zur Verfügung gestellt, die niedriger als Masse VSS ist.
6 ist ein Schaltbild einer möglichen Implementierung der ersten oder zweiten Körperspannungsänderungseinheit 102 oder 104 aus 5 unter Verwendung einer elektrischen Schmelzsicherungsschaltung. Bezugnehmend auf 6 umfasst die elektrische Sicherungsschaltung eine erste und eine zweite Schmelzsicherung F1 und F2, wobei die Sicherung F1 einen kleineren Widerstandswert als die Sicherung F2 aufweist. Zudem umfasst die elektrische Sicherungsschaltung einen ersten bis dritten Inverter INV51, INV52 und INV56, einen ersten und zweiten PMOS-Transistor PM51 und PM52, einen ersten bis fünften NMOS-Transistor NM51, NM52, NM53, NM54 und NM55 und ein CMOS-Übertragungsgatter C1.
Die erste und zweite Sicherung F1 und F2 sind zwischen der Versorgungsspannung VDD und je einem ersten Anschluss des ersten bzw. zweiten PMOS-Transistors PM51 bzw. PM52 eingeschleift. Zusätzlich sind der erste und zweite PMOS-Transistor PM51 und PM52 an je einem zweiten Anschluss mit einem Knoten A bzw. B verbunden. Des Weiteren weist der erste PMOS-Transistor PM51 ein Gate auf, das mit dem Knoten A verbunden ist, und der zweite PMOS-Transistor PM52 weist ein Gate auf, das mit dem Knoten B verbunden ist.
Der erste NMOS-Transistor NM51 weist einen ersten Anschluss, der mit dem ersten Anschluss des ersten PMOS-Transistors PM51 verbunden ist, einen zweiten Anschluss, der mit Masse verbunden ist, und ein Gate auf, das mit einem Ausgang des CMOS-Übertragungsgatters C1 verbunden ist. Der zweite NMOS-Transistor NM52 weist einen ersten Anschluss, der mit dem Knoten A verbunden ist, einen zweiten Anschluss, der mit Masse verbunden ist, und ein Gate auf, das mit einem ersten elektrischen Sicherungssteuersignal efc1 verbunden ist. Der dritte NMOS-Transistor NM53 weist einen ersten Anschluss, der mit dem Knoten A verbunden ist, einen zweiten Anschluss, der mit Masse verbunden ist, und ein Gate auf, das mit dem Knoten B verbunden ist. Der vierte NMOS-Transistor NM54 weist einen ersten Anschluss, der mit dem Knoten B verbunden ist, einen zweiten Anschluss, der mit Masse verbunden ist, und ein Gate auf, das mit dem Knoten A verbunden ist. Der fünfte NMOS-Transistor NM55 weist einen ersten Anschluss, der mit dem Knoten B verbunden ist, einen zweiten Anschluss, der mit Masse verbunden ist, und ein Gate auf, das mit dem ersten elektrischen Sicherungssteuersignal efc1 verbunden ist.
Der erste Inverter INV51 empfängt und invertiert das erste Sicherungssteuersignal efc1, um ein invertiertes erstes Sicherungssteuersignal auszugeben. Der zweite Inverter INV52 empfängt und invertiert ein am Knoten B auftretendes Signal und erzeugt ein Ausgabesignal. Der dritte Inverter INV56 empfängt und invertiert das Ausgabesignal des zweiten Inverters INV52 und erzeugt ein Ausgabesignal Sel_sig1 oder Sel_sig2, das davon abhängig ist, ob die elektrische Sicherungsschaltung mit der ersten oder zweiten Körperspannungsänderungseinheit 102 oder 104 korrespondiert.
Das CMOS-Übertragungsgatter C1 empfängt ein zweites elektrisches Sicherungssteuersignal efc2 und weist einen Ausgang auf, der mit dem Gate des ersten NMOS-Transistors NM51 verbunden ist. Das CMOS-Übertragungsgatter C1 wird leitend geschaltet, wenn das erste elektrische Sicherungssteuersignal efc1 einen hohen logischen Pegel aufweist, so dass das erste elektrische Sicherungssteuersignal efc1 mit dem hohen logischen Pegel an einen ersten Steueranschluss des CMOS-Übertragungsgatters C1 angelegt wird und das invertierte erste elektrische Sicherungssteuersignal mit einem niedrigen logischen Pegel an einen zweiten Steueranschluss des CMOS-Übertragungsgatters C1 angelegt wird. In 6 sind der erste und zweite Steueranschluss des CMOS-Übertragungsgatters C1 an einem oberen bzw. einem unteren Teil des CMOS-Übertragungsgatters C1 dargestellt.
Wenn das CMOS-Übertragungsgatter C1 leitend geschaltet ist und das zweite elektrische Sicherungssteuersignal efc2 einen niedrigen logischen Pegel aufweist, wird der erste NMOS-Transistor NM51 sperrend geschaltet, und dadurch wird die Sicherung F1 nicht aufgetrennt. Zusätzlich schaltet das erste elektrische Sicherungssteuersignal efc1 mit dem hohen logischen Pegel die NMOS-Transistoren NM52 und NM55 leitend. Daraus resultiert, dass eine am Knoten A auftretende Spannung, d. h. eine A-Spannung, etwas höher als eine am Knoten B auftretende Spannung ist, d. h. eine B-Spannung. Daher nimmt das Ausgabesignal Sel_sig1 oder Sel_sig2 einen niedrigen logischen Pegel an.
Andererseits wird, wenn das erste elektrische Sicherungssteuersignal efc1 einen hohen logischen Pegel aufweist und das zweite elektrische Sicherungssteuersignal efc2 auch einen hohen logischen Pegel aufweist, der erste NMOS-Transistor NM51 leitend geschaltet und die Sicherung F1 wird aufgetrennt. Wieder werden der zweite und fünfte NMOS-Transistor NM52 und NM55 durch das erste elektrische Sicherungssteuersignal efc1 mit dem hohen Pegel leitend geschaltet. In die sem Fall ist die A-Spannung jedoch niedriger als die B-Spannung und daher wird das Ausgabesignal Sel_sig1 oder Sel_sig2 mit einem hohen logischen Pegel ausgegeben.
Das Ausgabesignal Sel_sig1 oder Sel_sig2 der elektrischen Sicherungsschaltung kann so verwendet werden, dass die Versorgungsspannung VDD und Masse VSS an den Körper der ersten ESD-Diode D11 bzw. der zweiten ESD-Diode D12 angelegt werden, wenn die ESD-Schaltung 100 in einem einzelnen Halbleiterchip eines Halbleiterbauelements angeordnet ist, und dass die Spannung VPP, die höher als die Versorgungsspannung VDD ist, und die Spannung VBB, die niedriger als die Massespannung VSS ist, an den Körper der ersten ESD-Diode D11 bzw. der zweiten ESD-Diode D12 angelegt werden, wenn die ESD-Schaltung 100 in einem von mehreren Halbleiterchips eines Halbleiterbauelements, wie eines Speichermoduls, angeordnet ist.
Eine Eigenschaft der elektrischen Sicherungsschaltung aus 6 besteht darin, dass die mit der ersten bzw. zweiten ESD-Diode D11 bzw. D12 verbundenen Bodyspannungen als VPP und VBB festgelegt bleiben, sobald die Sicherung F1 durchtrennt ist. In verschiedenen Ausführungen von ESD-Schaltungen, wie in 7 dargestellt, kann jedoch ein Auswahlsignal verwendet werden, um die jeweiligen Körperspannungen zu steuern, so dass sie nicht auf VPP oder VBB fixiert sind.
7 ist ein Schaltbild einer ESD-Schaltung 200 für ein Halbleiterbauelement gemäß einem weiteren Ausführungsbeispiel der Erfindung. Bezugnehmend auf 7 ist die ESD-Schaltung 200 zwischen einem Eingabeanschluss PAD und einem Eingabepuffer 210 eingeschleift. Der Eingabeanschluss PAD ist mit einem externen Anschluss verbunden und empfängt ein Eingabesignal von einer externen Quelle. Die ESD-Schaltung 200 schützt interne Schaltkreise des Halbleiterbauelements, wie den Eingabepuffer 210, vor statischer Elektrizität. Der Eingabepuffer 210 ist konfiguriert, um das vom Eingabeanschluss PAD empfangene Eingabesignal zu Puffern und ein gepuffertes Eingabesignal IN an einen oder mehrere Halbleiterchips innerhalb des Halbleiterbauelements auszugeben. Der Eingabepuffer 210 kann das gepufferte Eingabesignal IN beispielsweise an mehrere Halbleiterchips in einem Speichermodul ausgeben.
Die ESD-Schaltung 200 schützt interne Schaltkreise des Halbleiterbauelements vor statischer Elektrizität und umfasst eine erste und eine zweite ESD-Diode D21 und D22 sowie eine erste und zweite Körperspannungsänderungseinheit 202 und 204. Die erste und zweite ESD-Diode D21 und D22 stellen Pfade zur Verfügung, durch welche statische Elektrizität abgeleitet werden kann, wenn sie über den Eingabeanschluss PAD an einen Knoten N20 angelegt wird, der einen Eingabeanschluss für den Eingabepuffer 210 bildet. Die Körperspannungsänderungseinheiten 202 und 204 sind konfiguriert, um jeweilige Spannungen an die erste bzw. zweite ESD-Diode D21 und D22 anzulegen, wobei die jeweiligen Spannungen Spannungspegel aufweisen, die sich von der Versorgungsspannung VDD oder Masse VSS unterscheiden.
Von den beiden ESD-Dioden D21 und D22 ist die erste ESD-Diode D21 zwischen der Versorgungsspannung VDD und dem Knoten N20 eingeschleift. Die erste ESD-Diode D21 umfasst einen PMOS-Transistor, dessen Drain mit dem Knoten N20 verbunden ist, und dessen Source und Gate beide mit der Versorgungsspannung VDD verbunden sind. Die erste ESD-Diode D21 stellt einen elektrischen Pfad zur Verfügung, der in Sperrrichtung vorgespannt ist, wenn keine statische Elektrizität an den Knoten N20 angelegt ist, und durch den statische Elektrizität entladen wird, wenn sie an den Knoten N20 angelegt ist.
Der PMOS-Transistor in der ersten ESD-Diode D21 weist eine Körperspannung auf, die durch die erste Körperspannungsänderungseinheit 202 gesteuert wird. Die erste Körperspannungsänderungseinheit 202 kann die Körperspannung des PMOS-Transistors in der ESD-Diode D21 beispielsweise auf die Spannung VPP ändern, die höher als die Versorgungsspannung VDD ist, wenn die ESD-Schaltung 200 in einem einzelnen Halbleiterchip in einem Halbleiterbauelement angeordnet ist. Bei einem Vergleich des Einflusses der statischen Elektrizität in einem Halbleiterbauelement, wie einem Speichermodul, das mehrere Halbleiterchips umfasst, und in einem Halbleiterbauelement, das nur einen einzelnen Halbleiterchip umfasst, tendiert der elektrostatische Einfluss der statischen Elektrizität dazu, in dem einzelnen Halbleiterchip ausgeprägter aufzutreten. Entsprechend kann die ESD-Schaltung beim Schutz des einzelnen Halbleiterchips eine wichtigere Rolle spielen.
Wenn die Körperspannung des PMOS-Transistors in der ESD-Diode D21 auf die Spannung VPP geändert wird, die höher als die Versorgungsspannung VDD ist, wird eine Eingangskapazität der mehreren Halbleiterchips im Speichermodul reduziert. In anderen Worten ausgedrückt, die Erhöhung der Körperspannung des PMOS-Transistors in der ESD-Diode D21 führt zu einer Erhöhung der Sperrvorspannung einer parasitären Diode, wodurch die Eingangskapazität reduziert wird, wie durch Gleichung (1) und 4 gezeigt.
Die Spannung VPP, die höher als die Versorgungsspannung VDD ist, kann durch einen herkömmlichen Boostspannungsgenerator (VPP-Generator) erzeugt werden, und die erste Körperspannungsänderungseinheit 202 kann konfiguriert werden, um die Spannung VPP auszugeben, wenn die ESD-Schaltung 200 in einem Halbleiterbauelement verwendet wird, das mehrere Halbleiterchips aufweist.
Die erste Körperspannungsänderungseinheit 202 empfängt ein erstes Auswahlsignal Sel_sig1 und führt eine Steuerung so aus, dass die Körperspannung der ersten ESD-Diode D21 höher als die Versorgungs spannung VDD wird, wobei der Eingabepuffer 210 mit einer Mehrzahl von Chips in einem Speichermodul verbunden ist. Das bedeutet, dass das erste Auswahlsignal Sel_sig1 an die erste Körperspannungsränderungseinheit 202 angelegt wird, so dass die erste Körperspannungsänderungseinheit 202 die Versorgungsspannung VDD an den Körper der ersten ESD-Diode D21 anlegt (Stellung SW1) oder die Spannung VPP anlegt, die höher als die Versorgungsspannung VDD ist (Stellung SW2).
Die zweite ESD-Diode D22 ist zwischen Masse VSS und dem Knoten N20 eingeschleift. Sie umfasst typischerweise einen NMOS-Transistor, dessen Drain mit dem Knoten N20 verbunden ist und dessen Source und Gate beide mit Masse VSS verbunden sind. Daher stellt die zweite ESD-Diode D22 einen elektrischen Pfad zur Verfügung, der in Sperrrichtung vorgespannt ist, wenn keine statische Elektrizität an den Knoten N20 angelegt ist, und durch den statische Elektrizität entladen wird, wenn sie an den Knoten N20 angelegt ist.
Eine Körperspannung des NMOS-Transistors in der zweiten ESD-Diode D22 wird durch die zweite Körperspannungsänderungseinheit 204 gesteuert. Die zweite Körperspannungsänderungseinheit 204 verändert die Körperspannung des NMOS-Transistors in der zweiten ESD-Diode D22 auf die Spannung VBB, die niedriger als die Massespannung VSS ist, wenn die ESD-Schaltung 200 in einem von mehreren Halbleiterchips eines Halbleiterbauelements angeordnet ist. Wenn die Körperspannung des NMOS-Transistors in der ESD-Diode D22 auf die Spannung VBB geändert wird, die niedriger als die Massespannung VSS ist, tendiert die Eingangskapazität der Halbleiterchips im Halbleiterbauelement zum Abnehmen. Die Reduzierung der Körperspannung des NMOS-Transistors in der zweiten ESD-Diode D22 führt zu einer Erhöhung der Sperrvorspannung der zweiten ESD-Diode D22 und reduziert dadurch die Eingangskapazität, wie durch Gleichung (1) und 4 gezeigt.
Analog kann die Spannung VBB, die niedriger als Masse ist, durch einen herkömmlichen Boostspannungsgenerator (VBB-Generator) erzeugt werden, und die zweite Körperspannungsänderungseinheit 204 kann konfiguriert werden, um die Spannung VBB auszugeben, wenn die ESD-Schaltung 200 in einem von mehreren Halbleiterchips eines Halbleiterbauelements, wie eines Speichermoduls, angeordnet ist.
Die zweite Körperspannungsänderungseinheit 204 empfängt ein zweites Auswahlsignal Sel_sig2 und führt einen Steuervorgang so aus, dass die Körperspannung der zweiten ESD-Diode D22 niedriger als Masse VSS wird, wenn der Eingabepuffer 210 verwendet wird, um eine Mehrzahl von Chips in einem Speichermodul zu treiben. Das bedeutet, dass das zweite Auswahlsignal Sel_sig2 an die zweite Körperspannungsänderungseinheit 204 angelegt wird und die zweite Körperspannungsänderungseinheit 204 die Massespannung VSS an den Körper der zweiten ESD-Diode D22 anlegt (Stellung SW3) oder die Spannung VBB anlegt, die niedriger als die Massespannung VSS ist (Stellung SW4).
8 ist ein Schaltbild eines Ausführungsbeispiels der ersten Körperspannungsänderungseinheit 202 aus 7. Bezugnehmend auf 8 umfasst die erste Körperspannungsänderungseinheit 202 einen NMOS-Transistor NM31 und einen PMOS-Transistor PM31. Der NMOS-Transistor NM31 und der PMOS-Transistor PM31 werden durch das erste Auswahlsignal Sel_sig1 so angesteuert, dass der NMOS-Transistor NM31 leitend und der PMOS-Transistor PM31 sperrend geschaltet wird, wenn die ESD-Schaltung 200 über den Eingabepuffer 210 mit einer Mehrzahl von Halbleiterchips in einem Speichermodul verbunden ist, und dass der NMOS-Transistor NM31 sperrend und der PMOS-Transistor PM31 leitend geschaltet wird, wenn die ESD-Schaltung 200 über den Eingabepuffer 210 mit einem einzelnen Halbleiterchip verbunden ist. Entsprechend stellt die erste Körperspannungsänderungseinheit 202 die Spannung VPP als ihre Ausgabespannung zur Verfügung, wenn die ESD-Schaltung 200 in einem von mehreren Halbleiterchips eines Halbleiterbauelements enthalten ist, während die erste Körperspannungsänderungseinheit 202 die Versorgungsspannung VDD als ihre Ausgabespannung zur Verfügung stellt, wenn die ESD-Schaltung 200 in einem einzelnen Halbleiterchip eines Halbleiterbauelements enthalten ist. Entsprechend kann die Körperspannung des PMOS-Transistors in der ESD-Diode D21 gemäß dem ersten Auswahlsignal Sel_sig1 variiert werden.
9 ist ein Schaltbild eines Ausführungsbeispiels der zweiten Körperspannungsänderungseinheit 204 aus 7. Bezugnehmend auf 9 umfasst die zweite Körperspannungsänderungseinheit 204 einen NMOS-Transistor NM41 und einen PMOS-Transistor PM41. Der NMOS-Transistor NM41 und der PMOS-Transistor PM41 werden durch das zweite Auswahlsignal Sel_sig2 so angesteuert, dass der NMOS-Transistor NM41 leitend und der PMOS-Transistor PM41 sperrend geschaltet wird, wenn die ESD-Schaltung 200 über den Eingabepuffer 210 mit einer Mehrzahl von Halbleiterchips in einem Speichermodul verbunden ist, und dass der NMOS-Transistor NM41 sperrend und der PMOS-Transistor PM41 leitend geschaltet wird, wenn die ESD-Schaltung 200 über den Eingabepuffer 210 mit einem einzelnen Halbleiterchip verbunden ist. Entsprechend stellt die zweite Körperspannungsänderungseinheit 204 die Spannung VBB als ihre Ausgabespannung zur Verfügung, wenn die ESD-Schaltung 200 in einem von mehreren Halbleiterchips eines Halbleiterbauelements enthalten ist, während die zweite Körperspannungsänderungseinheit 204 die Massespannung VSS als ihre Ausgabespannung zur Verfügung stellt, wenn die ESD-Schaltung 200 in einem einzelnen Halbleiterchip eines Halbleiterbauelements enthalten ist. Entsprechend kann die Körperspannung des NMOS-Transistors in der ESD-Diode D22 gemäß dem zweiten Auswahlsignal Sel_sig2 variiert werden.
Die in 8 bzw. 9 dargestellte erste und zweite Körperspannungsänderungseinheit 202 und 204 sind Erklärungsbeispiele und können auf verschiedene Arten modifiziert oder durch andere Typen von Spannungsveränderungseinheiten ersetzt werden.
10 ist eine schematische Schnittdarstellung einer vertikalen Struktur der zweiten ESD-Diode D22 aus 7, wobei die Schaltung gemäß 7 in einem von mehreren Halbleiterchips in einem Speichermodul enthalten ist.
Bezugnehmend auf 10 umfasst die zweite ESD-Diode D22 einen NMOS-Transistor, der ein Gate 44, eine Source 46 und eine Drain 47 aufweist. Das Gate 44 und die Source 46 sind beide mit Masse VSS verbunden, und die Drain 47 ist mit einer Drainspannung Vdrain verbunden. Zudem umfasst der NMOS-Transistor einen p-leitenden Body 42, der mit einer Spannung VBB verbunden ist. Die Source 46 und die Drain 47 sind jeweils als Wanne ausgeformt, die einen Bereich umfasst, in den n-leitende Störstellen mit einer hohen Dichte implantiert sind. Im Körper 42 ist zudem durch Implantieren von p-leitenden Störstellen mit hoher Dichte in den Körper 42 ein Bereich 48 ausgebildet. Eine Übergangsdiode JD5 ist zwischen dem Körper 42 und der Source 46 des NMOS-Transistors angeordnet, und eine Übergangsdiode JD6 ist zwischen dem Körper 42 und der Drain 47 des NMOS-Transistors angeordnet. Obwohl typischerweise ein Gateoxid im NMOS-Transistor enthalten ist, ist es nicht explizit dargestellt, um die Darstellungen zu vereinfachen.
Die Spannung VBB, die niedriger als die Massespannung VSS ist, wird im Bereich 48 an den Körper 42 angelegt. Masse VSS wird an die Source 46 und das Gate 44 angelegt, und die Drainspannung Vdrain wird an die Drain 47 angelegt. Die Drainspannung Vdrain ist die am Knoten N20 aus 7 auftretende Spannung. Wie oben ausgeführt ist, nimmt die Kapazität der elektrostatischen Entladeschaltung 200 gemäß Gleichung (1) ab, wenn die Vorspannung in Sperrrichtung im Körper 42 der zweiten ESD-Diode D22 zunimmt.
11 ist eine schematische Schnittdarstellung einer vertikalen Struktur der ersten ESD-Diode D21 aus 7, wobei die Schaltung gemäß 7 in einem von mehreren Halbleiterchips in einem Halbleiterbauelement, wie einem Speichermodul, enthalten ist.
Bezugnehmend auf 11 umfasst die erste ESD-Diode D21 einen PMOS-Transistor, der ein Gate 54, eine Source 56 und eine Drain 57 aufweist. Das Gate 54 und die Source 56 sind beide mit der Versorgungsspannung VDD verbunden, und die Drain 57 ist mit einer Drainspannung Vdrain verbunden. Zudem umfasst der PMOS-Transistor einen n-leitenden Body 52, der mit einer Spannung VPP verbunden ist, die höher als die Versorgungsspannung VDD ist. Die Source 56 und die Drain 57 sind jeweils als Wanne ausgeformt, die einen Bereich umfasst, in den p-leitende Störstellen mit einer hohen Dichte implantiert sind. Im Körper 52 ist zudem durch Implantieren von n-leitenden Störstellen mit hoher Dichte in den Körper 52 ein Bereich 58 ausgebildet. Eine Übergangsdiode JD7 ist zwischen dem Körper 52 und der Source 56 des PMOS-Transistors angeordnet, und eine Übergangsdiode JD8 ist zwischen dem Körper 52 und der Drain 57 des PMOS-Transistors angeordnet. Obwohl typischerweise ein Gateoxid im PMOS-Transistor enthalten ist, ist es nicht explizit dargestellt, um die Darstellungen zu vereinfachen.
Die Spannung VPP, die höher als die Versorgungsspannung VDD ist, wird im Bereich 58 an den Körper 52 angelegt. Die Versorgungsspannung VDD wird an das Gate 54 und die Source 56 angelegt, und die Drainspannung Vdrain wird an die Drain 57 angelegt. Die Drainspannung Vdrain ist die am Knoten N20 aus 7 auftretende Spannung.
Wenn die Vorspannung in Sperrrichtung im Körper 52 der ersten ESD-Diode D21 zunimmt, nimmt die Kapazität der elektrostatischen Entladeschaltung 200 gemäß Gleichung (1) ab. Wenn die Eingangskapazität des Halbleiterchips reduziert wird, können bestimmte, aufgrund von mangelnder Setup-Toleranz usw. auftretende Mängel im Betrieb oder Probleme, welche die Leistungsfähigkeit reduzieren, während des Betriebs eines Speichermoduls vermieden werden.
Die 12 und 13 sind grafische Darstellungen zur Veranschaulichung einer zunehmenden Setup-Toleranz eines erfindungsgemäßen Halbleiterbauelements verglichen mit derjenigen eines herkömmlichen Halbleiterbauelements. Insbesondere zeigt 12 einen Setup-Spielraum eines herkömmlichen Halbleiterbauelements und 13 zeigt einen korrespondierenden Aufbau-Spielraum eines erfindungsgemäßen Halbleiterbauelements. 12 zeigt eine Nettoverzögerung einer Befehlsadresse in einem herkömmlichen Speichermodul, das vier Halbleiterchips umfasst, d. h. eine herkömmliche 4-Stapel-DRAM-Packung. 13 zeigt eine Nettoverzögerung einer Befehlsadresse in einem Speichermodul, das vier Halbleiterchips umfasst, d. h. eine erfindungsgemäße 4-Stapel-DRAM-Packung. Die Nettoverzögerung zeigt eine Verzögerung eines Referenzchips im Speichermodul zu einem Testchip an.
Basierend auf den Daten aus 12 weist das herkömmliche Halbleiterbauelement eine Eingangskapazität von ungefähr 0,8 pF auf, wie mit Gleichung (1) berechnet, und basierend auf den Daten aus 13 weist das erfindungsgemäße Halbleiterbauelement eine Eingangkapazität von ungefähr 0,5 pF auf, wie mit Gleichung (1) berechnet.
In anderen Worten ausgedrückt, gemäß Gleichung (1) wird eine Übergangskapazität um ungefähr 0,3 pF reduziert, wenn sich die Vorspannung in Sperrrichtung um 6 V erhöht. Bei einer anderen Beschreibung des Zusammenhangs zwischen den 12 und 13 kann, wenn sich ei ne Vorspannung in Sperrrichtung in einer elektrostatischen Entladeschaltung eines Halbleiterchips basierend auf der Darstellung gemäß 12 um 6 V erhöht, das Ergebnis grafisch gemäß 13 zur Verfügung gestellt werden. Wie durch diese Darstellungen veranschaulicht, stehen eine Nettoverzögerung und ein Aufbau-Spielraum in einem Zusammenhang. Eine in 12 dargestellte Nettoverzögerung ist beispielsweise 1985,64 ps und eine in 13 dargestellte Nettoverzögerung ist 1805,23 ps. Wenn die Vorspannung in Sperrrichtung zunimmt, wird die Nettoverzögerung reduziert, und der Aufbau-Spielraum erhöht sich. Entsprechend können Mängel im Betrieb oder eine Reduzierung der Leistungsfähigkeit aufgrund eines Mangels an Aufbau-Spielraum während des Betriebs des Speichermoduls durch Anwenden von ausgewählten Ausführungsformen der Erfindung vermieden werden.
Ausgewählte Ausführungsformen der Erfindung stellen Vorteile zur Verfügung, wenn mehrere Halbleiterchips durch einen einzelnen Ausgabeanschluss eines Treibers eines Speichermoduls getrieben werden. Der Treiber kann beispielsweise ein Steuerchip auf einer Hauptplatine in einem UDIMM oder einem SODIMM, ein Register in einem RDIMM oder ein AMB in einem FBDIMM umfassen.
Ein Verfahren zum Reduzieren der Eingangskapazität eines Halbleiterchips gemäß ausgewählten Ausführungsformen der Erfindung umfasst, dass ein Steuervorgang so ausgeführt wird, dass eine Körperspannung eines PMOS-Transistors, der eine Diode innerhalb einer elektrostatischen Entladeschaltung bildet, den Wert einer Versorgungsspannung der elektrostatischen Entladeschaltung annimmt, und eine Körperspannung eines NMOS-Transistors, der eine Diode innerhalb der elektrostatischen Entladeschaltung bildet, einen Massespannungswert annimmt, wenn der Halbleiterchip ein einzelner Halbleiterchip in einem Halbleiterbauelement ist. Das Verfahren umfasst weiter, dass ein Steuervorgang so ausgeführt wird, dass die Körperspannung des PMOS-Transistors höher als die Versorgungsspannung wird und die Körperspannung des NMOS-Transistors niedriger als Masse wird, wenn der Halbleiterchip einer von mehreren Halbleiterchips in einem Halbleiterbauelement, wie einem Speichermodul, ist.
Das Verfahren zum Reduzieren der Eingangskapazität kann weiter umfassen, dass ein Steuervorgang ausgeführt wird, um die Körperspannung des PMOS-Transistors von der Spannung, die höher als die Versorgungsspannung ist, zurück auf die Versorgungsspannung zu ändern und um die Körperspannung des NMOS-Transistors von der Spannung, die niedriger als Masse ist, zurück auf Masse zu ändern, wenn der Halbleiterchip von einem Bauelement, das eine Mehrzahl von Chips aufweist, auf ein Bauelement umgeschaltet wird, das einen einzelnen Chip aufweist.
Wie oben ausgeführt ist, können eine ESD-Schaltung und ein zugehöriges Verfahren verwendet werden, um eine Eingangskapazität eines Halbleiterchips zu reduzieren. Entsprechend können interne Schaltkreise des Halbleiterchips vor statischer Elektrizität geschützt werden, während eine relativ kleine Eingangskapazität für den Halbleiterchip erhalten bleibt.
Zusätzlich können Mängel im Betrieb oder ein Leistungsfähigkeitsreduzierungsproblem, die durch ein Fehlen von Aufbau-Spielraum usw. verursacht werden, mit steigender Anzahl von Halbleiterchips, die von einem Ausgabeanschluss eines Treibers eines Speichermoduls getrieben werden, während des Betriebs des Speichermoduls gelöst werden. Die vorstehenden Ausführungsbeispiele sind Erklärungsbeispiele. Der Fachmann versteht, dass verschiedene Veränderungen in Form und Details an den Ausführungsbeispielen vorgenommen werden können, ohne den Umfang der Erfindung zu verlassen, der durch die Ansprüche festgelegt wird.

Claims

Elektrostatische Mehrmodus-Entladeschaltung für einen Halbleiterchip, der einen Eingabepuffer aufweist, mit – einer oder mehreren ESD-Dioden (D11, D12, D21, D22), die mit einem Eingabeanschluss des Eingabepuffers (110, 210) verbunden und dafür eingerichtet sind, am Eingabeanschluss des Eingabepuffers anliegende statische Elektrizität zu entladen, gekennzeichnet durch – eine oder mehrere Körperspannungsänderungseinheiten (102, 104, 202, 204), die dafür eingerichtet sind, eine entsprechende Körperspannung an die jeweilige ESD-Diode (D11, D12, D21, D22) anzulegen, – wobei die jeweilige Körperspannung einen Spannungspegel aufweist, der höher als eine Versorgungsspannung (VDD) der ESD-Schaltung (100, 200) oder niedriger als eine Massespannung (VSS) der ESD-Schaltung ist, wenn die ESD-Schaltung in einem ersten Modus ist, und die jeweilige Körperspannung einen Spannungspegel aufweist, der gleich der Versorgungsspannung der ESD-Schaltung oder gleich der Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung in einem zweiten Modus ist.
Elektrostatische Mehrmodus-Entladeschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die eine oder mehreren ESD-Dioden (D11, D12, D21, D22) zusätzlich mit einem Eingabeanschluss (PAD) verbunden sind, der als Eingabeanschluss des Halbleiterchips für ein externes Signal wirkt.
Elektrostatische Mehrmodus-Entladeschaltung nach Anspruch 2, dadurch gekennzeichnet, dass – eine erste und eine zweite ESD-Diode (D11, D21, D12, D22) vorgesehen sind, die mit dem Eingabeanschluss (PAD), der als Eingabeanschluss des Halbleiterchips für ein externes Signal wirkt, und mit dem Eingabepuffer (110, 210) verbunden sind und die einen ersten Entladepfad und einen zweiten Entladepfad zum Entladen von am Eingabeanschluss (PAD) anliegender statischer Elektrizität bereitstellen, – eine erste Körperspannungsänderungseinheit (102, 202) ein erstes Auswahlsignal (Sel_sig1) empfängt und basierend auf einem Spannungspegel des ersten Auswahlsignals, der durch den Modus der ESD-Schaltung bestimmt ist, eine erste Körperspannung für die erste ESD-Diode (D11, D21) erzeugt, – eine zweite Körperspannungsänderungseinheit (104, 204) ein zweites Auswahlsignal (Sel_sig2) empfängt und basierend auf einem Spannungspegel des zweiten Auswahlsignals, der durch den Modus der ESD-Schaltung bestimmt ist, eine zweite Körperspannung für die zweite ESD-Diode (D12, D22) erzeugt, – wobei die erste Körperspannungsänderungseinheit die Körperspannung für die erste ESD-Diode mit einem Spannungspegel erzeugt, der höher als die Versorgungsspannung der ESD-Schaltung ist, wenn die ESD-Schaltung in einem ersten Modus ist, und die Körperspannung für die erste ESD-Diode mit einem Spannungspegel erzeugt, der gleich der Versorgungsspannung der ESD-Schaltung ist, wenn die ESD-Schaltung in einem zweiten Modus ist, und – wobei die zweite Körperspannungsänderungseinheit die Körperspannung für die zweite ESD-Diode mit einem Spannungspegel erzeugt, der niedriger als die Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung im ersten Modus ist, und die Körperspannung für die zweite ESD-Diode mit einem Spannungspegel erzeugt, der gleich der Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung im zweiten Modus ist.
Elektrostatische Mehrmodus-Entladeschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die eine oder mehreren ESD-Dioden (D11, D12, D21, D22) folgende Komponenten umfassen: – eine erste ESD-Diode (D11, D21), die zwischen einem Versorgungsanschluss und dem Eingabeanschluss des Eingabepuffers (110, 210) eingeschleift ist und eine Vorspannung in Sperrrichtung aufweist, wenn keine statische Elektrizität an den Eingabeanschluss angelegt ist, und – eine zweite ESD-Diode (D12, D22), die zwischen dem Eingabeanschluss des Eingabepuffers und einem Masseanschluss eingeschleift ist und eine Vorspannung in Sperrrichtung aufweist, wenn keine statische Elektrizität an den Eingabeanschluss angelegt ist.
Elektrostatische Mehrmodus-Entladeschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die erste ESD-Diode einen ersten PMOS-Transistor umfasst, der einen Körper (52), eine mit dem Eingabeanschluss des Eingabepuffers verbundene Drain (57) sowie eine Source (56) und ein Gate (54) aufweist, die beide mit dem Versorgungsanschluss verbunden sind.
Elektrostatische Mehrmodus-Entladeschaltung nach Anspruch 5, dadurch gekennzeichnet, dass eine erste Körperspannungsänderungseinheit den Körper (52) des PMOS-Transistors mit der Körperspannung versorgt, die einen Spannungspegel aufweist, der höher als die Versorgungsspannung der ESD-Schaltung ist, wenn die ESD-Schaltung im ersten Modus ist.
Elektrostatische Mehrmodus-Entladeschaltung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die zweite ESD-Diode (D11, D21) einen ersten NMOS-Transistor umfasst, der einen Körper (42), eine mit dem Eingabeanschluss des Eingabepuffers verbundene Drain (47) sowie eine Source (46) und ein Gate (44) aufweist, die beide mit dem Masseanschluss verbunden sind.
Elektrostatische Mehrmodus-Entladeschaltung nach Anspruch 7, dadurch gekennzeichnet, dass eine zweite Körperspannungsänderungseinheit den Körper (42) des NMOS-Transistors mit der Körperspannung versorgt, die einen Spannungspegel aufweist, der niedriger als die Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung im ersten Modus ist.
Elektrostatische Mehrmodus-Entladeschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der erste Modus angewendet ist, wenn der Halbleiterchip einer von mehreren Halbleiterchips in einem Speichermodul ist, und der zweite Modus angewendet ist, wenn der Halbleiterchip nicht einer unter mehreren Halbleiterchips in einem Speichermodul ist.
Elektrostatische Mehrmodus-Entladeschaltung nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, dass die erste Körperspannungsänderungseinheit (102, 202) folgende Komponenten umfasst: – einen zweiten NMOS-Transistor (NM31), der eingerichtet ist, um in Reaktion auf das erste Auswahlsignal (Sel_sig1) leitend geschaltet zu werden, wenn der Modus der ESD-Schaltung (100, 200) der erste Modus ist, um die Körperspannung für die erste ESD-Diode (D11, D21) mit dem Spannungspegel, der höher als die Versorgungsspannung (VDD) der ESD-Schaltung ist, an den Körper (52) des ersten PMOS-Transistors anzulegen, und – einen zweiten PMOS-Transistor (PM31), der eingerichtet ist, um in Reaktion auf das erste Auswahlsignal (Sel_sig1) leitend geschaltet zu werden, wenn der Modus der ESD-Schaltung (100, 200) der zweite Modus ist, um die Körperspannung für die erste ESD-Diode (D11, D21) mit dem Spannungspegel, der im Wesentlichen gleich der Versorgungsspannung (VDD) der ESD-Schaltung ist, an den Körper (52) des ersten PMOS-Transistors anzulegen.
Elektrostatische Mehrmodus-Entladeschaltung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, dass die zweite Körperspannungsänderungseinheit (102, 202) folgende Komponenten umfasst: – einen dritten NMOS-Transistor (NM41), der eingerichtet ist, um in Reaktion auf das zweite Auswahlsignal (Sel_sig2) leitend geschaltet zu werden, wenn der Modus der ESD-Schaltung (100, 200) der erste Modus ist, um die Körperspannung für die zweite ESD-Diode (D12, D22) mit dem Spannungspegel, der niedriger als die Massespannung (VSS) der ESD-Schaltung ist, an den Körper (42) des ersten NMOS-Transistors anzulegen, und – einen dritten PMOS-Transistor (PM41), der eingerichtet ist, um in Reaktion auf das zweite Auswahlsignal (Sel_sig2) leitend geschaltet zu werden, wenn der Modus der ESD-Schaltung (100, 200) der zweite Modus ist, um die Körperspannung für die zweite ESD-Diode (D12, D22) mit dem Spannungspegel, der im Wesentlichen gleich der Massespannung (VSS) der ESD-Schaltung ist, an den Körper (42) des ersten NMOS-Transistors anzulegen.
Verfahren zur Reduzierung einer Eingangskapazität eines Halbleiterchips, der eine ESD-Schaltung (100, 200) aufweist, die eine erste und eine zweite ESD-Diode (D11, D21, D12, D22) umfasst und dafür eingerichtet ist, interne Schaltkreise des Halbleiterchips vor statischer Elektrizität zu schützen, mit folgenden Schritten: – Erzeugen einer Körperspannung für einen PMOS-Transistor, der in der ersten ESD-Diode (D11, D21) enthalten ist, mit einem Spannungspegel, der gleich einer Versorgungsspannung der ESD-Schaltung (100, 200) ist, und Erzeugen einer Körperspannung für einen NMOS-Transistor, der in der zweiten ESD-Diode (D12, D22) enthalten ist, mit einem Spannungspegel, der gleich einer Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung in einem ersten Modus ist, und – Erzeugen der Körperspannung für den PMOS-Transistor, der in der ersten ESD-Diode enthalten ist, mit einem Spannungspegel, der höher als die Versorgungsspannung der ESD-Schaltung ist, und Erzeugen der Körperspannung für den NMOS-Transistor, der in der zweiten ESD-Diode enthalten ist, mit einem Spannungspegel, der niedriger als die Massespannung der ESD-Schaltung ist, wenn die ESD-Schaltung in einem zweiten Modus ist.