KR100876894B1 - 반도체 장치의 내부 회로 보호 장치 - Google Patents

반도체 장치의 내부 회로 보호 장치 Download PDF

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Abstract

본 발명의 반도체 장치의 내부 회로 보호 장치는 정전기 스트레스로부터 버퍼와 같은 내부 회로를 보호하기 위한 것이며, 입력단, 전원전압 패드 및 접지전압 패드 사이에 연결되는 내부 회로; 및 상기 전원전압 패드와 상기 내부회로 사이 및 상기 접지전압 패드와 상기 내부 회로 사이 중 최소한 어느 하나에 연결되고, 상기 전원전압 패드 및 상기 접지전압 패드로부터 정상적인 전압이 인가되는 경우에 턴온되며, 정상적인 전압 인가 없이 정전기 스트레스가 상기 전원전압 패드 또는 상기 접지전압 패드와 입력단 사이에 인가되는 경우 상기 정전기 스트레스로 인하여 상기 내부 회로에 인가되는 전압을 감소시키는 전압 제어부를 구비한다.

Description

반도체 장치의 내부 회로 보호 장치{ Apparatus for protecting an internal circuit of a semiconductor device}
도 1은 종래 기술에 따른 내부 회로를 보호하기 위한 방전 장치를 도시한 회로도.
도 2 내지 도 8은 본 발명의 반도체 장치의 내부 회로 보호 장치의 실시예들을 도시한 회로도.
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 정전기 스트레스로부터 버퍼와 같은 내부 회로를 보호하기 위한 반도체 장치의 내부 회로 보호 장치에 관한 것이다.
최근 반도체 기술은 고집적화, 초고속화를 구현하고자 지속적인 개발이 이루어지고 있으며, 그에 따라 트랜지스터의 게이트의 절연막 두께가 점차로 얇아지는 추세이다.
반도체 장치의 트랜지스터는 게이트의 절연막 두께가 얇아짐에 따라서 그 만큼 정전기와 같은 전기적 스트레스에 파괴될 위험성에 직면하고 있다.
도 1은 트랜지스터(107, 108)과 같은 정전기를 방전하는 방전부로써 버퍼(104)와 같은 내부 회로를 보호하는 정전기 방전 회로의 일예를 도시한 것이다.
도 1에서 버퍼(104)는 PMOS 트랜지스터(105)와 NMOS 트랜지스터(106)로 구성되며, 버퍼(104)는 입력단(101)으로 입력된 신호를 출력단(150)로 구동하는 역할을 한다.
상술한 회로에서 입력단(101)과 Vss 패드(103) 사이에 정전기 스트레스가 발생되면, 버퍼(104) 내의 NMOS 트랜지스터(106)의 게이트 절연막 양단에 정전기 스트레스로 인한 전압이 인가된다. 이 정전기 스트레스로 인한 전압이 NMOS 트랜지스터(106)의 게이트 절연막 파괴 전압을 초과하면, NMOS 트랜지스터(106)의 게이트 절연막이 파괴된다.
정전기 스트레스로부터 NMOS 트랜지스터(106)를 보호하기 위하여, 도 1과 같이 NMOS 트랜지스터(108)가 Vss 패드(103)과 입력단(101) 사이에 연결될 수 있다.
그 결과, Vss 패드(103)과 입력단(101) 사이의 정전기 스트레스로 인한 전압이 NMOS 트랜지스터(108)의 동작전압 이상이 되면, NMOS 트랜지스터(108)의 턴온에 의하여 정전기는 방전된다. 이로써 NMOS 트랜지스터(106)는 정전기 스트레스에 의한 손상으로부터 보호될 수 있다.
한편, 입력단(101)과 Vcc 패드(102) 사이에 정전기 스트레스가 발생될 수 있으며, 이로 인하여 버퍼(104) 내의 PMOS 트랜지스터(105)도 상술한 NMOS 트랜지스터(106)에 작용되는 정전기 스트레스 메카니즘과 유사하게 손상될 수 있다.
이를 방지하기 위하여 PMOS 트랜지스터(107)가 VCC 패드(102)와 입력단(101) 사이에 연결될 수 있다.
그 결과, 정전기 스트레스 전압이 PMOS 트랜지스터(107)의 동작 전압 이상이 되면, PMOS 트랜지스터(107)의 턴온에 의하여 정전기는 방전된다. 이로써 PMOS 트랜지스터(105)는 정전기 스트레스로 인한 손상으로부터 보호될 수 있다.
그러나, 최근 반도체 기술발전에 따라서 내부 회로의 게이트 절연막의 두께가 점차로 얇아지고, 그 결과 정전기로부터 내부 회로를 보호하기 위하여 구성되는 트랜지스터의 동작전압보다 내부 회로에 구성되는 트랜지스터의 게이트 파괴전압이 더 낮은 경우가 발생된다.
따라서, 상술한 바와 같은 정전기 스트레스 메카니즘으로부터 내부회로를 보호하기 위한 방전부가 구성됨에도 불구하고, 정전기 스트레스에 의하여 내부 회로의 트랜지스터의 게이트 절연막이 파괴될 위험이 점차적으로 커지고 있다.
본 발명의 목적은 정전기 스트레스에 대하여 내부 회로의 트랜지스터 손상을 방지할 수 있는 반도체 장치의 내부 회로 보호 장치를 제공함에 있다.
본 발명에 따른 반도체 장치의 내부 회로 보호 장치는, 입력단을 통해 입력되는 신호를 버퍼링하여 출력단을 통해 출력하는 내부 회로와 상기 내부 회로와 전원 전압 패드 사이 또는 상기 내부 회로와 접지 전압 패드 사이 중 최소한 어느 하나에 연결되는 전압 제어부를 포함하고, 상기 전압 제어부는 상기 전원 전압 패드와 상기 접지 전압 패드를 통해 정상적인 전압이 인가되는 경우 상기 정상적인 전압을 상기 내부 회로에 전달하고, 상기 정상적인 전압이 인가되지 않으며 상기 입력단과 상기 전원 전압 패드 사이 또는 상기 입력단과 상기 접지 전압 패드 사이에 정전기 스트레스가 인가되는 경우 상기 정전기 스트레스를 감소시켜 상기 내부 회로에 전달함을 특징으로 한다.
상기 내부 회로는 버퍼로 구성될 수 있다.
여기에서, 상기 전압 제어부는, 상기 전원전압 패드와 상기 내부회로 사이에 연결되는 제 1 전압 제어부; 및 상기 접지전압 패드와 상기 내부 회로 사이에 연결되는 제 2 전압 제어부;를 구비할 수 있다.
그리고, 상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 접지전압이 백바이어스 전압으로 인가되고, 게이트에 전원전압이 인가될 수 있다.
그리고, 상기 제 1 전압 제어부는 PMOS 트랜지스터로 구성되고, 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 상기 PMOS 트랜지스터에는 전원전압이 백바이어스 전압으로 인가되고, 접지전압이 게이트에 인가되며, 상기 NMOS 트랜지스터는 상기 접지전압이 백바이어스 전압으로 인가되고, 상기 전원전압이 게이트에 인가될 수 있다.
그리고, 상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 PMOS 트랜지스터로 구성되며, 전원전압이 백바이어스 전압으로 인가되고, 게이트에 접지전압이 인가될 수 있다.
또한, 상기 입력단과 상기 내부 회로 사이에, 상기 입력단과 상기 전원전압 패드 사이에 인가되는 정전기를 방전하기 위한 제 1 방전부;와 상기 입력단과 상기 접지전압 패드 사이에 인가되는 정전기를 방전하기 위한 제 2 방전부; 중 최소한 하나 이상이 더 구성될 수 있다.
여기에서, 상기 제 1 방전부는 PMOS 트랜지스터로 구성될 수 있고, 상기 제 2 방전부는 NMOS 트랜지스터로 구성될 수 있다.
그리고, 여기에 상기 입력단을 이루는 입력 패드에 직렬로 전류 제한을 위한 저항이 더 구비될 수 있다.
본 발명에 따른 반도체 장치의 내부 회로 보호 장치는, 입력단과 전원전압 패드 사이 및 입력단과 접지전압 패드 사이에 공통 노드를 이루며 정전기의 방전 경로를 제공하는 방전부; 및 상기 입력단을 통하여 입력된 신호를 구동하여 출력하는 내부 회로;를 상기 입력단의 수에 대응하여 복수 개 구비하며, 상기 복수 개의 내부 회로와 공통 연결되면서 상기 전원전압 패드에 연결된 제 1 전압 제어부와 상기 복수 개의 내부 회로와 공통 연결되면서 상기 접지전압 패드에 연결된 제 2 전압 제어부 중 최소한 하나 이상을 포함하고, 상기 전원전압 패드 및 상기 접지전압 패드로부터 정상적인 전압이 인가되는 경우에 턴온되며, 정상적인 전압 인가 없이 정전기 스트레스가 상기 전원전압 패드 또는 상기 접지전압 패드와 소정의 입력단 사이에 인가되는 경우 상기 정전기 스트레스로 인하여 상기 내부 회로에 인가되는 전압을 감소시키는 전압 제어부를 구비함을 특징으로 한다.
상기 내부 회로는 버퍼로 구성될 수 있다.
그리고, 상기 전압 제어부는, 상기 전원전압 패드와 상기 내부회로 사이에 연결되는 제 1 전압 제어부; 및 상기 접지전압 패드와 상기 내부 회로 사이에 연결 되는 제 2 전압 제어부;를 구비할 수 있다.
여기에서, 상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 접지전압이 백바이어스 전압으로 인가되고, 게이트에 전원전압이 인가될 수 있다.
그리고, 상기 제 1 전압 제어부는 PMOS 트랜지스터로 구성되고, 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 상기 PMOS 트랜지스터에는 전원전압이 백바이어스 전압으로 인가되고, 접지전압이 게이트에 인가되며, 상기 NMOS 트랜지스터는 상기 접지전압이 백바이어스 전압으로 인가되고, 상기 전원전압이 게이트에 인가될 수 있다.
그리고, 상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 PMOS 트랜지스터로 구성되며, 전원전압이 백바이어스 전압으로 인가되고, 게이트에 접지전압이 인가될 수 있다.
본 발명에 따른 반도체 장치의 내부 회로 보호 장치는, 제 1 전원전압 패드 사이와 제 1 접지전압 패드 사이에 연결되고, 입력단으로부터 입력된 신호를 구동하는 드라이버; 상기 드라이버의 출력을 수신하는 내부회로; 및 상기 내부회로와 제 2 전원전압 패드 사이 및 상기 내부회로와 제 2 접지전압 패드 사이 중 최소한 어느 하나에 연결되고, 상기 제 2 전원전압 패드 및 상기 제 2 접지전압 패드로부터 정상적인 전압이 인가되는 경우에 턴온되며, 정상적인 전압 인가 없이 정전기 스트레스가 상기 제 1 전원전압 또는 접지전압 패드와 상기 제 2 전원전압 또는 접지전압 패드 사이에 인가되는 경우 상기 정전기 스트레스로 인하여 상기 내부회로 에 인가되는 전압을 감소시키는 전압 제어부를 구비함을 특징으로 한다.
상기 내부 회로는 리시버로 구성될 수 있다.
그리고, 상기 전압 제어부는, 상기 제 2 전원전압 패드와 상기 내부회로 사이에 연결되는 제 1 전압 제어부; 및 상기 제 2 접지전압 패드와 상기 내부 회로 사이에 연결되는 제 2 전압 제어부;를 구비할 수 있다.
여기에서, 상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 제 2 접지전압이 백바이어스 전압으로 인가되고, 게이트에 제 2 전원전압이 인가될 수 있다.
그리고, 상기 제 1 전압 제어부는 PMOS 트랜지스터로 구성되고, 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 상기 PMOS 트랜지스터에는 제 2 전원전압이 백바이어스 전압으로 인가되고, 제 2 접지전압이 게이트에 인가되며, 상기 NMOS 트랜지스터는 상기 제 2 접지전압이 백바이어스 전압으로 인가되고, 상기 제 2 전원전압이 게이트에 인가될 수 있다.
그리고, 상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 PMOS 트랜지스터로 구성되며, 제 2 전원전압이 백바이어스 전압으로 인가되고, 게이트에 제 2 접지전압이 인가될 수 있다.
이하, 본 발명에 따른 반도체 장치의 내부 회로 보호 장치의 바람직한 실시예에 대하여 첨부 도면들을 참조하여 상세히 설명한다.
본 발명에 따른 반도체 장치는 버퍼와 같은 내부 회로와 전압 라인 사이에 전압 제어부를 구비한다.
상기 전압 제어부는 반도체 장치가 시스템에 셋업된 상태인 경우, 정상적인 전원 공급에 의하여 전압을 내부 회로에 전달하고, 내부 회로의 동작에 영향을 미치지 않는다.
그러나, 반도체 장치가 시스템에 셋업되지 않은 단품인 경우, 상기 전압 제어부는 턴오프 상태를 유지한다. 만약, 정전기 스트레스가 발생되면, 정전기 스트레스로 인하여 내부 회로의 게이트 절연막에 인가되는 전압은 상기 전압 제어부의 저항 성분에 의하여 분압됨으로써 그 레벨이 감소된다.
상기 전압 제어부의 작용에 의하여 본 발명에 따른 내부 회로 장치는 시스템 상에 셋업되지 않은 상태에서 정전기로부터 내부 회로가 파괴되는 것을 방지할 수 있다.
정전기를 방전하기 위한 방전부가 필요없는 경우, 내부 회로는 도 2와 같이 구성될 수 있다. 도 2에서 내부회로는 버퍼(111)가 구성되어 있다.
버퍼(111)는 PMOS 트랜지스터(105)와 NMOS 트랜지스터(106)가 공동 드레인을 통하여 직렬로 결합되며, 각 게이트는 입력단(101)에 공통으로 연결된다.
그리고, PMOS 트랜지스터(105)와 NMOS 트랜지스터(106)의 각 소스에는 제1 전압 제어부를 이루는 NMOS 트랜지스터(109)와 제 2 전압 제어부를 이루는 NMOS 트랜지스터(110)가 각각 연결되며, NMOS 트랜지스터(109)는 전원전압 Vcc가 공급되는 전원전압 패드(102)에 연결되고, NMOS 트랜지스터(110)는 접지전압 Vss가 공급되는 접지전압 패드(103)와 연결된다. NMOS 트랜지스터(109)에는 접지전압 Vss가 백바이어스 전압으로 공급되며 게이트에는 전원전압 Vcc가 인가되고, NMOS 트랜지스 터(110)에도 접지전압 Vss가 백바이어스 전압으로 공급되며 게이트에는 전원전압 Vcc가 인가된다.
상기한 구성에 의하여 도 2의 실시예의 동작에 대하여 설명한다.
시스템에 셋업됨에 따라서 정상적인 전압이 공급되면, NMOS 트랜지스터(109)와 NMOS 트랜지스터(110)는 전원전압 Vcc과 접지전압 Vss의 정상적인 공급에 의하여 턴온되고, 버퍼(111)는 양단에 구성된 NMOS 트랜지스터(109, 110)에 영향을 받지 않고 입력단(101)의 신호를 구동하여 출력단(150)으로 출력하는 동작을 수행한다.
이와 다르게, 반도체 장치가 시스템에 셋업되지 않고 단품인 상태이면, 정상적인 전압이 공급되지 않기 때문에 NMOS 트랜지스터(109, 110)는 턴오프 상태를 유지한다.
이때, 정전기 스트레스가 전원전압 패드(102)와 입력단(101) 사이에 발생되면, 정전기 스트레스에 의하여 내부회로인 버퍼(111)의 PMOS 트랜지스터(105)의 게이트 절연막에 인가되는 전압은 NMOS 트랜지스터(109)에 의하여 감소된다.
그러므로, 버퍼(111)의 PMOS 트랜지스터(105)는 제 1 전압 제어부인 NMOS 트랜지스터(109)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
또한, 정전기 스트레스가 접지전압 패드(103)와 입력단(101) 사이에 발생되면, 정전기 스트레스에 의하여 내부회로인 버퍼(111)의 NMOS 트랜지스터(106)의 게이트 절연막에 인가되는 전압은 NMOS 트랜지스터(110)에 의하여 감소된다.
그러므로, 버퍼(111)의 NMOS 트랜지스터(106)는 제 2 전압 제어부인 NMOS 트 랜지스터(110)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
한편, 도 2와 다르게, 도 3 내지 도 8의 실시예는 정전기 방전을 위한 방전부가 입력단과 전원전압 패드 사이와, 입력단과 접지전압 패드 사이에 각각 구성된다.
도 3의 실시예는 도 2의 실시예에 입력단(101)과 전원전압 패드(102) 사이에 방전부로서 PMOS 트랜지스터(107)가 구성되고, 입력단(101)과 접지전압 패드(103) 사이에 방전부로서 NMOS 트랜지스터(108)가 더 구성된다.
도 3에서 버퍼(111), 제 1 전압 제어부인 NMOS 트랜지스터(109), 및 제 2 전압 제어부인 NMOS 트랜지스터(110)의 구성은 도 2와 동일하므로, 이에 대한 중복된 구성의 설명은 생략한다.
버퍼(111)는 PMOS 트랜지스터(107)과 NMOS 트랜지스터(108)의 공통 노드와 같이 입력단(101)과 연결된다.
상기한 구성에 의하여 도 3의 실시예의 동작에 대하여 설명한다.
시스템에 셋업됨에 따라서 정상적인 전압이 공급되면, NMOS 트랜지스터(109)와 NMOS 트랜지스터(110)는 전원전압 Vcc과 접지전압 Vss의 정상적인 공급에 의하여 턴온되고, 버퍼(111)는 양단에 구성된 NMOS 트랜지스터(109, 110)에 영향을 받지 않고 입력단(101)의 신호를 구동하여 출력단(150)으로 출력하는 동작을 수행한다. 이때, 전원전압 패드(102)와 입력단(101) 사이 또는 접지전압 패드(103)와 입력단(101) 사이에 정전기가 발생되면, PMOS 트랜지스터(107) 또는 NMOS 트랜지스터(108)의 작용에 의하여 방전 경로가 형성되고, 상기 방전 경로를 통하여 정전기 는 방전된다.
이와 다르게, 반도체 장치가 시스템에 셋업되지 않고 단품인 상태이면, 도 2의 정전기 스트레스에 의한 전압 감소 메카니즘과 동일하게, 도 3의 NMOS 트랜지스터(109)와 NMOS 트랜지스터(110)의 작용에 의하여 버퍼(111)의 PMOS 트랜지스터(105)의 게이트 절연막 또는 NMOS 트랜지스터(106)의 게이트 절연막에 인가되는 전압이 감소된다. 그러므로, 버퍼(111)의 PMOS 트랜지스터(105)와 NMOS 트랜지스터(106)는 제 1 및 제 2 전압 제어부인 NMOS 트랜지스터(109, 110)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
도 4의 실시예는 도 3의 실시예에서 제 1 전압 제어부인 NMOS 트랜지스터(109)와 제 2 전압 제어부인 NMOS 트랜지스터(110)가 PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)로 구성되는 것을 예시한 것이다. 도 4의 구성은 PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)를 제외한 나머지 부분은 도 3의 실시예와 동일하므로 그에 대한 중복 설명은 생략한다.
도 4에서, PMOS 트랜지스터(141)에는 전원전압 Vcc가 백바이어스 전압으로 인가되고 접지전압 Vss가 게이트에 인가되며, NMOS 트랜지스터(142)에는 접지전압 Vss가 백바이어스 전압으로 인가되고 전원전압 Vcc가 게이트에 인가된다.
상기한 구성에 의하여 도 4의 실시예의 동작에 대하여 설명한다.
시스템에 셋업됨에 따라서 정상적인 전압이 공급되면, PMOS 트랜지스터(141)와 NMOS 트랜지스터(141)는 전원전압 Vcc과 접지전압 Vss의 정상적인 공급에 의하여 턴온되고, 버퍼(111)는 양단에 구성된 PMOS 트랜지스터(141)와 NMOS 트랜지스 터(142)에 영향을 받지 않고 입력단(101)의 신호를 구동하여 출력단(150)으로 출력하는 동작을 수행한다. 이때, 전원전압 패드(102)와 입력단(101) 사이 또는 접지전압 패드(103)와 입력단(101) 사이에 정전기가 발생되면, PMOS 트랜지스터(107) 또는 NMOS 트랜지스터(108)의 작용에 의하여 방전 경로가 형성되고, 상기 방전 경로를 통하여 정전기는 방전된다.
이와 다르게, 반도체 장치가 시스템에 셋업되지 않고 단품인 상태이면, 도 2의 정전기 스트레스에 의한 전압 감소 메카니즘과 동일하게, 도 4의 PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)의 작용에 의하여 버퍼(111)의 PMOS 트랜지스터(105)의 게이트 절연막 또는 NMOS 트랜지스터(106)의 게이트 절연막에 인가되는 전압이 감소된다. 그러므로, 버퍼(111)의 PMOS 트랜지스터(105)와 NMOS 트랜지스터(106)는 제 1 및 제 2 전압 제어부인 PMOS 트랜지스터(141) 및 NMOS 트랜지스터(142)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
한편, 도 5의 실시예는 도 3의 실시예에서 제 1 전압 제어부인 NMOS 트랜지스터(109)와 제 2 전압 제어부인 NMOS 트랜지스터(110)가 PMOS 트랜지스터(151)와 PMOS 트랜지스터(152)로 구성되는 것을 예시한 것이다. 도 5의 구성은 PMOS 트랜지스터(151)와 PMOS 트랜지스터(152)를 제외한 나머지 부분은 도 3의 실시예와 동일하므로 중복된 구성 설명은 생략한다.
도 5에서, PMOS 트랜지스터(151)에는 전원전압 Vcc가 백바이어스 전압으로 인가되고 접지전압 Vss가 게이트에 인가되며, PMOS 트랜지스터(152)에도 전원전압 Vcc가 백바이어스 전압으로 인가되고 접지전압 Vss가 게이트에 인가된다.
상기한 구성에 의하여 도 5의 실시예의 동작에 대하여 설명한다.
시스템에 셋업됨에 따라서 정상적인 전압이 공급되면, PMOS 트랜지스터(151)와 PMOS 트랜지스터(152)는 전원전압 Vcc과 접지전압 Vss의 정상적인 공급에 의하여 턴온되고, 버퍼(111)는 양단에 구성된 PMOS 트랜지스터(151, 152)에 영향을 받지 않고 입력단(101)의 신호를 구동하여 출력단(150)으로 출력하는 동작을 수행한다. 이때, 전원전압 패드(102)와 입력단(101) 사이 또는 접지전압 패드(103)와 입력단(101) 사이에 정전기가 발생되면, PMOS 트랜지스터(107) 또는 NMOS 트랜지스터(108)의 작용에 의하여 방전 경로가 형성되고, 상기 방전 경로를 통하여 정전기는 방전된다.
이와 다르게, 반도체 장치가 시스템에 셋업되지 않고 단품인 상태이면, 도 2의 정전기 스트레스에 의한 전압 감소 메카니즘과 동일하게, 도 5의 PMOS 트랜지스터(151)와 PMOS 트랜지스터(152)의 작용에 의하여 버퍼(111)의 PMOS 트랜지스터(105)의 게이트 절연막 또는 NMOS 트랜지스터(106)의 게이트 절연막에 인가되는 전압이 감소된다. 그러므로, 버퍼(111)의 PMOS 트랜지스터(105)와 NMOS 트랜지스터(106)는 제 1 및 제 2 전압 제어부인 PMOS 트랜지스터(151) 및 PMOS 트랜지스터(152)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
도 6의 실시예는 도 3의 실시예에서 전류 제한을 위한 저항(116)이 입력단을 이루는 입출력패드(115) 사이에 더 연결된 것으로 예시한 것이다. 도 6의 구성과 작용은 도 3의 실시예와 동일하므로 그에 대한 중복 설명은 생략한다.
다만, 저항(116)은 정전기가 PMOS 트랜지스터(107)와 NMOS 트랜지스터(108) 로 과도하게 유입되는 것을 제한하기 위한 것이며, 방전부를 보호하는 기능을 한다.
도 7의 실시예는 내부 회로로서 복수 개의 버퍼가 구성된 경우에 대한 것으로서, 각 버퍼에 대하여 전압 제어부가 공통으로 구성된다.
각 버퍼(111a, 111b)는 직렬로 연결된 PMOS 트랜지스터(105a, 105b) 및 NMOS 트랜지스터(106a, 106b)를 구비하며, 각각 별도의 출력단(150a, 150b)을 갖는다.
구체적으로, 각 버퍼(111a, 111b)는 PMOS 트랜지스터(105a, 105b)와 NMOS 트랜지스터(106b, 106b)가 공동 드레인을 통하여 직렬로 결합되며, 각 게이트는 해당 입력단(101a, 101b)에 공통으로 연결된다.
그리고, PMOS 트랜지스터(105a, 105b)와 NMOS 트랜지스터(106a, 106b)의 각 소스에는 제1 전압 제어부를 이루는 NMOS 트랜지스터(171)와 제 2 전압 제어부를 이루는 NMOS 트랜지스터(172)가 공통으로 연결되며, NMOS 트랜지스터(171)는 전원전압 Vcc가 공급되는 전원전압 패드(102)에 연결되고, NMOS 트랜지스터(172)는 접지전압 Vss가 공급되는 접지전압 패드(103)와 연결된다. NMOS 트랜지스터(171)에는 접지전압 Vss가 백바이어스 전압으로 공급되며 게이트에는 전원전압 Vcc가 인가되고, NMOS 트랜지스터(172)에도 접지전압 Vss가 백바이어스 전압으로 공급되며 게이트에는 전원전압 Vcc가 인가된다.
그리고, 각 버퍼(111a, 111b)는 전단에 입력단(101)과 전원전압 패드(102) 사이에 방전부로서 다이오드 기능을 갖는 PMOS 트랜지스터(107a, 107b)가 각각 구성되고, 입력단(101)과 접지전압 패드(103) 사이에 방전부로서 다이오드 기능을 갖 는 NMOS 트랜지스터(108a, 108b)가 구성된다.
상술한 바와 같이 구성되는 도 7의 실시예는 제 1 전압 제어부인 NMOS 트랜지스터(171)과 제 2 전압 제어부인 NMOS 트랜지스터(172)가 개별 버퍼(111a, 111b)에 대하여 단품인 상태에서 정전기 스트레스로 인한 전압을 감소시키는 역할을 한다. 이에 대한 구체적인 정전기 스트레스에 의한 전압 감소 메카니즘은 도 3과 실질적으로 동일하므로 이에 대한 중복된 설명은 생략한다.
그리고, 도 8의 실시예는 도 7의 실시예에서 제 1 전압 제어부인 NMOS 트랜지스터(171)와 제 2 전압 제어부인 NMOS 트랜지스터(172)가 PMOS 트랜지스터(181)와 PMOS 트랜지스터(182)로 구성되는 것을 예시한 것이다. 도 8의 구성은 PMOS 트랜지스터(181)와 PMOS 트랜지스터(182)를 제외한 나머지 부분은 도 7의 실시예와 동일하므로 중복된 구성 설명은 생략한다.
상술한 바와 같이 구성되는 도 8의 실시예는 제 1 전압 제어부인 PMOS 트랜지스터(181)과 제 2 전압 제어부인 PMOS 트랜지스터(182)가 개별 버퍼(111a, 111b)에 대하여 단품인 상태에서 정전기 스트레스로 인한 전압을 감소시키는 역할을 한다. 이에 대한 구체적인 정전기 스트레스에 의한 전압 감소 메카니즘은 도 3 및 도 7과 실질적으로 동일하므로 이에 대한 중복된 설명은 생략한다.
도 9의 실시예는 반도체 장치에서 서로 다른 전원 전압을 사용하는 드라이버와 리시버에 적용한 예를 도시한다.
입력단(121)을 갖는 드라이버(124)는 전원전압 Vcc1과 접지전압 Vss1을 각 패드(122, 123)로부터 공급받도록 구성되며, 드라이버(124)는 PMOS 트랜지스 터(125)와 NMOS 트랜지스터(126)이 직렬로 연결된 구조를 갖는다.
그리고, 드라이버(124)의 출력이 입력되는 리시버(129)는 내부 회로에 해당되는 것이며, 전압 제어부로 구성된 NMOS 트랜지스터(132)와 PMOS 트랜지스터(133)을 통하여 전원전압 Vcc2와 접지전압 Vss2를 각 패드(127, 128)로부터 공급받도록 구성되고, 리시버(129)는 PMOS 트랜지스터(130)와 NMOS 트랜지스터(131)가 직렬로 연결된 구조를 가지며 출력단(150)을 통하여 수신된 신호를 출력한다.
상기한 구성에 의하여 도 9의 실시예의 동작에 대하여 설명한다.
시스템에 셋업됨에 따라서 정상적인 전압이 공급되면, 리시버(129)의 NMOS 트랜지스터(132)와 NMOS 트랜지스터(133)는 전원전압 Vcc과 접지전압 Vss의 정상적인 공급에 의하여 턴온되고, 리시버(129)는 양단에 구성된 NMOS 트랜지스터(132, 133)에 영향을 받지 않고 드라이버(124)의 신호를 구동하여 출력단(150)으로 출력하는 동작을 수행한다.
이와 다르게, 반도체 장치가 시스템에 셋업되지 않고 단품인 상태이면, 정상적인 전압이 공급되지 않기 때문에 NMOS 트랜지스터(132, 133)는 턴오프 상태를 유지한다.
이때, 정전기 스트레스가 접지전압 패드(123)과 전원전압 패드(127) 사이에 발생되면, 정전기 스트레스에 의하여 내부회로인 리시버(129)의 PMOS 트랜지스터(130)의 게이트 절연막에 인가되는 전압은 NMOS 트랜지스터(132)에 의하여 감소된다.
그러므로, 리시버(129)의 PMOS 트랜지스터(130)는 제 1 전압 제어부인 NMOS 트랜지스터(132)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
또한, 정전기 스트레스가 전원전압 패드(122)와 접지전압 패드(128) 사이에 발생되면, 정전기 스트레스에 의하여 내부회로인 리시버(129)의 NMOS 트랜지스터(131)의 게이트 절연막에 인가되는 전압은 NMOS 트랜지스터(133)에 의하여 감소된다.
그러므로, 리시버(129)의 NMOS 트랜지스터(131)는 제 2 전압 제어부인 NMOS 트랜지스터(133)의 작용에 의하여 정전기 스트레스에 의한 손상이 방지된다.
따라서, 반도체 장치가 시스템에 셋업되지 않고 단품인 상태에서 정전기 스트레스가 인가되면, 내부 회로의 트랜지스터 게이트 절연막에 인가되는 전압이 전압 제어부에 의하여 감소되므로, 정전기 스트레스에 따른 내부 회로의 게이트 절연막 손상이 방지되는 효과가 있다.

Claims (22)

  1. 입력단을 통해 입력되는 신호를 버퍼링하여 출력단을 통해 출력하는 내부 회로와 상기 내부 회로와 전원 전압 패드 사이 또는 상기 내부 회로와 접지 전압 패드 사이 중 최소한 어느 하나에 연결되는 전압 제어부를 포함하고,
    상기 전압 제어부는 상기 전원 전압 패드와 상기 접지 전압 패드를 통해 정상적인 전압이 인가되는 경우 상기 정상적인 전압을 상기 내부 회로에 전달하고, 상기 정상적인 전압이 인가되지 않으며 상기 입력단과 상기 전원 전압 패드 사이 또는 상기 입력단과 상기 접지 전압 패드 사이에 정전기 스트레스가 인가되는 경우 상기 정전기 스트레스를 감소시켜 상기 내부 회로에 전달함을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  2. 제 1 항에 있어서,
    상기 내부 회로는 버퍼로 구성됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  3. 제 1 항에 있어서, 상기 전압 제어부는,
    상기 전원전압 패드와 상기 내부회로 사이에 연결되는 제 1 전압 제어부; 및
    상기 접지전압 패드와 상기 내부 회로 사이에 연결되는 제 2 전압 제어부;를 구비함을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  4. 제 3 항에 있어서,
    상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 접지전압이 백바이어스 전압으로 인가되고, 게이트에 전원전압이 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전압 제어부는 PMOS 트랜지스터로 구성되고, 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며,
    상기 PMOS 트랜지스터에는 전원전압이 백바이어스 전압으로 인가되고, 접지전압이 게이트에 인가되며,
    상기 NMOS 트랜지스터는 상기 접지전압이 백바이어스 전압으로 인가되고, 상기 전원전압이 게이트에 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  6. 제 3 항에 있어서,
    상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 PMOS 트랜지스터로 구성되며, 전원전압이 백바이어스 전압으로 인가되고, 게이트에 접지전압이 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  7. 제 2 항에 있어서,
    상기 입력단과 상기 내부 회로 사이에,
    상기 입력단과 상기 전원전압 패드 사이에 인가되는 정전기를 방전하기 위한 제 1 방전부;와
    상기 입력단과 상기 접지전압 패드 사이에 인가되는 정전기를 방전하기 위한 제 2 방전부; 중 최소한 하나 이상이 더 구성됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  8. 제 7 항에 있어서,
    상기 제 1 방전부는 PMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  9. 제 7 항에 있어서,
    상기 제 2 방전부는 NMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  10. 제 7 항에 있어서,
    상기 입력단을 이루는 입력 패드에 직렬로 전류 제한을 위한 저항이 더 구비됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  11. 입력단과 전원전압 패드 사이 및 입력단과 접지전압 패드 사이에 공통 노드 를 이루며 정전기의 방전 경로를 제공하는 방전부; 및
    상기 입력단을 통하여 입력된 신호를 구동하여 출력하는 내부 회로;를 상기 입력단의 수에 대응하여 복수 개 구비하며,
    상기 복수 개의 내부 회로와 공통 연결되면서 상기 전원전압 패드에 연결된 제 1 전압 제어부와 상기 복수 개의 내부 회로와 공통 연결되면서 상기 접지전압 패드에 연결된 제 2 전압 제어부 중 최소한 하나 이상을 포함하고, 상기 전원전압 패드 및 상기 접지전압 패드로부터 정상적인 전압이 인가되는 경우에 턴온되며, 정상적인 전압 인가 없이 정전기 스트레스가 상기 전원전압 패드 또는 상기 접지전압 패드로와 소정의 입력단 사이에 인가되는 경우 상기 정전기 스트레스로 인하여 상기 내부 회로에 인가되는 전압을 감소시키는 전압 제어부를 구비함을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  12. 제 11 항에 있어서,
    상기 내부 회로는 버퍼로 구성됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  13. 제 11 항에 있어서, 상기 전압 제어부는,
    상기 전원전압 패드와 상기 내부회로 사이에 연결되는 제 1 전압 제어부; 및
    상기 접지전압 패드와 상기 내부 회로 사이에 연결되는 제 2 전압 제어부;를 구비함을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  14. 제 13 항에 있어서,
    상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 접지전압이 백바이어스 전압으로 인가되고, 게이트에 전원전압이 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  15. 제 13 항에 있어서,
    상기 제 1 전압 제어부는 PMOS 트랜지스터로 구성되고, 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며,
    상기 PMOS 트랜지스터에는 전원전압이 백바이어스 전압으로 인가되고, 접지전압이 게이트에 인가되며,
    상기 NMOS 트랜지스터는 상기 접지전압이 백바이어스 전압으로 인가되고, 상기 전원전압이 게이트에 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  16. 제 13 항에 있어서,
    상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 PMOS 트랜지스터로 구성되며, 전원전압이 백바이어스 전압으로 인가되고, 게이트에 접지전압이 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  17. 제 1 전원전압 패드 사이와 제 1 접지전압 패드 사이에 연결되고, 입력단으로부터 입력된 신호를 구동하는 드라이버;
    상기 드라이버의 출력을 수신하는 내부회로; 및
    상기 내부회로와 제 2 전원전압 패드 사이 및 상기 내부회로와 제 2 접지전압 패드 사이 중 최소한 어느 하나에 연결되고, 상기 제 1 전원전압 패드 또는 접지전압 패드와 상기 제 2 전원전압 또는 접지전압 패드 사이에 인가되는 경우에 턴온되며, 정상적인 전압 인가 없이 정전기 스트레스가 상기 제 2 전원전압 패드 및 상기 제 2 접지전압 패드로부터 인가되는 경우 상기 정전기 스트레스로 인하여 상기 내부회로에 인가되는 전압을 감소시키는 전압 제어부를 구비함을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  18. 제 17 항에 있어서,
    상기 내부 회로는 리시버로 구성됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  19. 제 17 항에 있어서, 상기 전압 제어부는,
    상기 제 2 전원전압 패드와 상기 내부회로 사이에 연결되는 제 1 전압 제어부; 및
    상기 제 2 접지전압 패드와 상기 내부 회로 사이에 연결되는 제 2 전압 제어부;를 구비함을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  20. 제 19 항에 있어서,
    상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며, 제 2 접지전압이 백바이어스 전압으로 인가되고, 게이트에 제 2 전원전압이 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  21. 제 19 항에 있어서,
    상기 제 1 전압 제어부는 PMOS 트랜지스터로 구성되고, 상기 제 2 전압 제어부는 NMOS 트랜지스터로 구성되며,
    상기 PMOS 트랜지스터에는 제 2 전원전압이 백바이어스 전압으로 인가되고, 제 2 접지전압이 게이트에 인가되며,
    상기 NMOS 트랜지스터는 상기 제 2 접지전압이 백바이어스 전압으로 인가되고, 상기 제 2 전원전압이 게이트에 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
  22. 제 19 항에 있어서,
    상기 제 1 전압 제어부와 상기 제 2 전압 제어부는 PMOS 트랜지스터로 구성되며, 제 2 전원전압이 백바이어스 전압으로 인가되고, 게이트에 제 2 접지전압이 인가됨을 특징으로 하는 반도체 장치의 내부 회로 보호 장치.
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