KR20060042676A - 정전기 방전 보호 소자 - Google Patents

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Abstract

본 발명은 출력 패드와 제 1 전원 패드 사이에는 출력 드라이버 이중 확산 드레인 N형 MOSFET과 P형 실리콘 제어 정류기가 병렬로 접속되고, 상기 출력 패드와 제 2 전원 패드 사이에는 출력 드라이버 이중 확산 드레인 P형 MOSFET과 N형 실리콘 제어 정류기가 병렬로 접속되고, 제 1 전원 패드와 제 2 전원 패드 사이에는 N형 실리콘 제어 정류기와 P형 실리콘 제어 정류기가 병렬로 접속되어, 출력 전류를 구동하는 출력 드라이버인 MOSFET과 ESD 보호 소자를 하나로 통합함으로써, 출력 회로가 차지하는 면적은 축소하면서도, 양호한 ESD 보호 성능을 구현할 수 있다.
MOSPET, ESD 보호소자, 항복전압

Description

정전기 방전 보호 소자{DEVICE FOR ELECTRO STATICS DISCHARGE PROTECTION}
도 1을 일반적인 출력 회로의 정전기 방전 보호 방식의 예시도,
도 2는 고전압에서 동작하는 이중 확산 드레인(Double Diffused Drain) MOSFET을 도시한 예시도,
도 3은 이중 확산 드레인 N형 MOSFET의 일반적인 전류-전압 특성도,
도 4는 종래 기술에 따른 패스 구조를 갖는 실리콘 제어 정류기의 예시도,
도 5는 도 4에 도시된 패스 구조를 갖는 실리콘 제어 정류기의 일반적인 전류-전압 특성도,
도 6은 본 발명에 따른 정전기 방전 보호 소자를 개략적으로 도시한 회로도,
도 7 내지 도 9는 본 발명에 따른 정전기 방전 보호 소자의 구조를 설명하기 위한 도면,
도 10 내지 도 15는 본 발명에 따른 정전기 방전 보호 소자의 동작을 설명하기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명*
DDDPMOS : 이중 확산 드레인 P형 MOSFET
DDDNMOS : 이중 확산 드레인 N형 MOSFET
본 발명은 정전기 방전(ESD : Electro statics discharge) 보호 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 작은 면적을 점유하면서도 고전압에서 동작하는 마이크로 칩을 ESD 스트레스로부터 보호할 수 있는 정전기 방전 보호 소자의 제조 방법에 관한 것이다.
정전기 방전 보호 소자를 출력 회로에 적용하여 정전기 방전 보호 회로를 구성하는 방식에는 크게 자기 보호(self protection) 방식과 외부 보호(extrnal protection) 방식으로 나눌 수 있다.
먼저, 도 1(a)를 참조하면, NMOS(PMOS) 출력 드라이버에 내재되어 있는 기생 수평 NPN(또는 PNP) 바이폴라 정션 트랜지스터(BJT : bipolar junction transistor)와 기생 N+(또는 P+) 다이오드를 이용하여 ESD로부터 보호하는 자기 보호 방식이 도시되어 있다.
이러한 자기 보호 방식은 기생 수평 NPN(또는 PNP) BJT의 스트레스 전류에 대한 대응 능력이 양호할 경우에만 적용할 수 있다.
또한, 기생 트랜지스터와 기생 다이오드를 이용한 각 출력 패드에 대한 ESD 보호와는 별도로 Vdd 패드와 Vss 패드 사이에 따로 ESD 보호를 추가해야 한다.
한편, 도 1(b)를 참조하면, 기생 수평 NPN(또는 PNP) BJT의 스트레스 전류에 대한 대응 능력이 충분하지 않을 경우에 NMOS(또는 PMOS) 출력 드라이버와는 별도로 ESD 보호 장치를 추가한 외부 보호 방식이 도시되어 있다. 이 경우에도 출력 패드에 대한 ESD 보호와는 별도로 Vdd 패드와 Vss 패드 사이에 따로 ESD 보호를 추가해야 한다.
이 외부 ESD 보호 방식은 기생 수평 NPN(또는 PNP) BJT의 ESD 보호 특성에 제한받지 않고 보다 양호한 ESD 보호를 구현할 수 있다. 그러나, 따로 ESD 보호 장치를 추가해야 하기 때문에 레이아웃 영역을 많이 차지하는 단점이 있다.
한편, 도 2를 참조하면, 고전압에서 동작하는 이중 확산 드레인(Double Diffused Drain) MOSFET이 도시되어 있다.
고전압에서 동작하는 반도체 소자는 그 항복 전압(Avalanche Breakdown Voltage)이 동작 전압(Operation Voltage)보다 높아야 한다. 이와 같은 특성을 만족시키기 위해서, 도 2에 도시된 바와 같이, 이중으로 불순물(dopant)을 확산시킨 드레인을 채용한 N형 MOSFET, 소위 DDDNMOS(Double Diffused Drain N-type MOSFET)를 기본 소자로 사용한다.
DDDNMOS 구조를 만들기 위해서는 드레인을 구성하는 불순물 주입을 이중으로 실시하되, 내부의 드레인-액티브 영역은 충분히 높은 농도로 불순물 주입을 실시하고(예컨대, N+또는 P+액티브, 도즈량은 1015∼1016/㎤), 그 외부의 드레인 드리프트 영역(drift area)은 상대적으로 낮은 농도로 불순물 주입을 실시한다(예컨대, N-드 리프트 또는 P-드리프트, 도즈량은 1013∼1014/㎤). 대부분의 경우 소스-액티브 영역은 드레인-액티브 영역과 동시에 불순물 주입이 실시되기 때문에, 소스 액티브 영역의 불순물 농도는 드레인 액티브 영역과 동일하다. 채널을 형성하는 웰(well)은 드레인 드리프트 영역보다 낮은 농도로 P-형 또는 N-형 불순물을 주입한다(일반적으로, 도즈량이 1012/㎤).
접합 항복 전압(Junction Breakdown Voltage)은 전기적으로 서로 반대되는 극성을 갖고 접합하는 두 영역의 불순물 농도에 의해서 결정된다. 따라서, DDDNMOS의 접합 항복 전압은 N-드리프트 영역과 HP-웰 영역에 주입되는 도즈량(dose)에 의해 결정되고, DDDPMOS의 접합 항복 전압은 P-드리프트 영역과 HN-웰 영역에 주입되는 도즈량(dose)에 의해 결정된다.
일반적으로 전기적으로 서로 반대되는 극성을 갖고 접합하는 두 영역의 불순물 농도가 낮을수록 접합 항복 전압은 높아지는 경향이 있는데, 상술한 이중 확산 드레인 구조를 채용하면, 웰 영역과 접촉하는 드레인 드리프트 영역의 불순물 농도를 충분히 낮출 수 있기 때문에, 원하는 만큼 높은 접합 항복 전압을 얻을 수 있다.
고전압에서 동작하는 DDDNMOS가 ESD 보호 소자로 동작할 때(즉, 기생 수평 NPN BJT로 동작할 때)의 전형적인 전압-전류간 특성은 도 3에 도시된 바와 같다. ESD 보호 소자의 관점에서 평가할 때, DDDNMOS는 다음과 같은 문제점으로 인해 ESD 보호 소자로 사용하기 어렵다.
먼저, DDDNMOS는 기생 수평 NPN BJT로 동작할 때, 스트레스 전류에 대해 충분히 강하지 못하다. 즉, 소정량 이상의 스트레스 전류를 소화하지 못한다.
또한, DDDNMOS는 기생 수평 NPN BJT로 동작할 때, 그 열적 항복 전압이 BJT 트리거 전압에 비해 작다. 그 결과 멀티 핑거(multi-finger) 구조에서 각각의 핑거가 균일하게 동작하지 않기 때문에 핑거 숫자(또는 총 액티브폭)를 늘려도 그에 비해 ESD 스트레스에 대한 DDDNMOS의 대응 능력을 증가시킬 수 없다.
결론적으로 고 전압 동작 출력 회로에서는, 출력 드라이버 DDDNMOS가 기생 수평 NPN BJT로 동작할 때 ESD 보호 특성이 취약하기 때문에, 도 1(a) 도시된 자가 보호 방식을 적용하기 어렵다.
따라서, 고전압 동작 출력 회로는 일반적으로 도 1(b)에 도시된 바와 같이 외부 보호 방식을 적용하는 추세이다.
이와 같이, 고전압 동작 출력 회로에 외부 보호 방식을 적용하는 예가 도 4에 도시되어 있다.
도 4(a)에 도시된 PMOS 패스 구조를 갖는 N형 SCR은 ESD 스트레스의 극성이 Vss는 그라운드(ground)이고 출력은 포지티브(positive)일 때, 출력 패드와 Vss 패드 사이에 수평 NPN BJT와 수직 PNP BJT가 상호 결합한 N형 SCR이 동작하여 ESD 스트레스에 대응한다. 이 때, 수평 NPN BJT의 항복 전압은 N-드리프트/HP-웰 접합의 수평 항복 전압에 의해 결정되며, 수직 PNP BJT의 항복 전압은 P-드리프트/HP-웰 접합의 수직 항복 전압에 의해 결정되며, 일반적으로 수평 항복 전압이 수직 항복 전압보다 낮다.
따라서, Vss는 그라운드이고, 출력은 포지티브인 상황에서 동작하는 N형 SCR의 트리거 전압은 수평 NPN BJT의 항복 전압에 의해 결정된다.
한편, ESD 스트레스의 극성이 Vss는 포지티브, 출력은 그라운드일 경우에는, Vss 패드와 출력 패드 사이에 순방향 바이어스된 N+액티브(N-드리프트)/HP-웰 다이오드가 동작하여 ESD 스트레스에 대응한다.
도 4(b)에 도시된 NMOS 패스 구조를 갖는 P형 SCR은 ESD 스트레스의 극성이 Vdd는 포지티브, 출력은 그라인드인 경우에, Vdd 패드와 출력 패드 사이에 수평 PNP BJT와 수직 NPN BJT를 서로 결합한 P형 SCR이 동작하여 ESD 스트레스에 대응한다. 이 때, 수평 PNP BJT의 항복 전압은 P-드리프트/HN-웰 접합의 수평 항복 전압에 의해 결정되며, 수직 NPN BJT의 항복 전압은 P-드리프트/HN-웰 접합의 수직 항복 전압에 의해 결정되는데 일반적으로 수평 항복 전압이 수직 항복 전압에 비해 낮다. 따라서, Vdd는 포지티브이고, 출력은 그라운드인 상황에서 동작하는 P형 SCR의 트리거 전압은 수평 PNP BJT의 항복 전압에 의해 결정된다.
한편, ESD 스트레스의 극성이 Vdd는 그라운드이고, 출력이 포지티브일 경우에, Vdd 패드와 출력 패드 사이에 순방향 바이어스된 P+액티브(P-드리프트)/HN-웰 다이오드가 동작하여 ESD에 대응한다.
도 5에는 상술한 고전압에서 동작하는 PMOS 패스 구조의 N형 SCR(또는 NMOS 패스 구조의 P형 SCR)이 ESD 보호 소자로서 동작할 때의 전형적인 전압-전류 특성이 도시되어 있다.
일반적으로 PMOS 패스 구조의 N형 SCR(또는 NMOS 패스 구조의 P형 SCR)은 DDDMOS에 비해 훨씬 양호한 ESD 보호 특성을 나타낸다. 즉, 충분히 많은 양의 스트레스 전류를 소화할 수 있는 특성을 나타낼 뿐만 아니라 멀티 핑거 구조에서 각각의 핑거가 균일하게 동작하기 때문에 핑거 숫자(또는 총 액티브 폭)에 비례하여 ESD 스트레스에 대한 대응 능력을 증가시킬 수 있다. 결론적으로 고전압 동작 출력 회로에서, PMOS 패스 구조의 N형 SCR(또는 NMOS 패스 구조의 P형 SCR)을 이용하여 도 1( b)에 도시된 외부 보호 방식을 적용하면 양호한 ESD 보호 성능을 구현할 수 있다.
그러나, 이와 같이 외부 보호 방식을 적용할 경우, 출력 드라이버 외에도 별도의 ESD 보호 소자를 추가해야 하기 때문에, 레이아웃 영역을 많이 소모하는 문제점이 있다. 따라서 고전압 동작 출력 회로를 구성함에 있어서, ESD 보호 소자 성능은 PMOS 패스 구조의 N형 SCR(또는 NMOS 패스 구조의 P형 SCR)과 비슷한 정도의 양호한 성능을 구현하면서도 레이아웃 영역의 점유는 최소화시킬 수 있는 방법을 개발할 필요가 있다.
본 발명에 따른 ESD 보호 방식은, 도 6에 도시된 바와 같이, 출력 드라이버 MOSFET이 SCR과 같은 특성을 나타내는 ESD 보호 디바이스를 단일 디바이스로 통합시킴으로써, 레이아웃 영역 소모는 최소화시키면서도 양호한 ESD 보호 성능을 구현 하였다.
본 발명에서 제안하는 ESD 보호 방식 및 ESD 보호 소자는 도 6 및 도 7 내지 도 9에 도시되어 있다.
본 발명에 따른 NMOS 출력 드라이버 삽입 P형 SCR 구조는 출력 패드와 Vss 패드 사이에 NMOS 동작에 의한 전류 구동 역할을 수행함과 동시에 출력 패드와 Vdd 패드 사이에는 P형 SCR에 의한 ESD 보호 기능을 수행한다. 즉, NMOS 출력 드라이버 삽입 P형 SCR 구조에서 출력 패드와 Vss 패드 사이에는 이중 확산 드레인 N형 MOSFET(DDDNMOS) 구조가 형성되고, 출력 패드와 Vdd 패드 사이에는 수평 PNP BJT와 수직 NPN BJT가 상호 결합된 SCR(실리콘 제어 정류기, NPNP 구조)과 유사한 구조가 형성된다. 즉 SCR 구조 내부에 DDDNMOS가 삽입되어 있는 구조가 형성된다(도 7(a), 도 6). 이때, 이중 확산 드레인을 이루는 P+활성 영역과 P-드리프트 영역은 HN-웰과 HP-웰에 동시에 접촉하도록 형성되어, P형 SCR의 트리거 전압이 출력 드라이버와 동일하게 형성한다.
한편, 도 7(b)는 NMOS 출력 드라이버 삽입 P형 SCR 구조에서, 특히 SCR 구조 내부에 삽입된 DDDNMOS가 멀티 핑거 구조인 경우에 대한 것이다.
또한, PMOS 출력 드라이버 삽입 N형 SCR 구조는 출력 패드와 Vdd 패드 사이에서는 PMOS 동작에 의한 전류 구동 역할을 수행함과 동시에 출력 패드와 Vss 패드 사이에서는 N형 SCR에 의한 ESD 보호 기능을 수행한다. 즉, PMOS 출력 드라이버 삽입 N형 SCR 구조에서 출력 패드와 Vdd 패드 사이에는 이중 확산 드레인 P형 MOSFET(DDDPMOS) 구조가 형성되고, 출력 패드와 Vss 패드 사이에는 수평 NPN BJT와 수직 PNP BJT가 상호 결합한 SCR(실리콘 제어 정류기, PNPN 구조)과 유사한 구조가 형성된다. 즉 SCR 구조 내부에 DDDPMOS가 삽입되어 있는 구조가 형성된다. 이때, PMOS 출력 드라이버 삽입 N형 SCR 구조의 Vdd 패드의 N+액티브 영역에 대한 N-드리프트 영역의 중첩 마진(Ls)은 NMOS 출력 드라이버 삽입 P형 SCR 구조의 출력 패드의 N+액티브 영역에 대한 N-드리프트 영역의 중첩 마진(Lm)에 비해 약간 작게 만든다(Ls<Lm)(도 8, 도 6). PMOS 출력 드라이버 삽입 N형 SCR 구조에서, SCR 구조 내부에 삽입된 DDDPMOS가 멀티 핑거 구조일 경우에는 도 8(b)에 도시되어 있다.
본 발명의 바람직한 실시예에 따른 ESD 보호 소자, 즉, PMOS 출력 드라이버 삽입 N형 SCR 구조와 NMOS 출력 드라이버 삽입 P형 SCR 구조를 조합하여 출력 회로를 구성한 예를 도 9에 도시하였다. 출력 패드와 Vss 패드 사이에는 출력 드라이버 DDDNMOS와 N형 SCR(수평 NPN BJT+수직 PNP BJT) 구조가 병렬로 연결되고, 출력 패드와 Vdd 패드 사이에는 출력 드라이버 DDDPMOS와 P형 SCR(수평 PNP BJT+수직 NPN BJT) 구조가 병렬로 연결된다. 또한, Vss 패드와 Vdd 패드 사이에는 N형 SCR과 P형 SCR이 병렬로 연결된 구조가 형성된다.
따라서, 상기 회로만으로 출력 패드에 대한 전류 구동 기능과 발생 가능한 모든 형태의 ESD 스트레스에 대한 보호 기능이 가능하다.(도 7(c) 및 도 6 참조).
이하, 도 7을 참조하여 본 발명의 바람직한 실시예에 따른 ESD 보호 소자의 ESD 보호 동작에 대해서 설명한다.
먼저, 도 10을 참조하면, ESD 스트레스의 극성이 Vss는 포지티브, Vdd는 플로팅, 출력은 그라운드일 경우에, Vss 패드와 출력 패드 사이에 순방향 바이어스된 N+액티브(N-드리프트)/HP-웰 다이오드가 동작하여 ESD 스트레스에 대응한다. 일반적으로 Vss 패드가 출력 패드에 비해 높은 전압을 유지하는 것은 비정상적인 동작 상태, 즉, 노이즈 신호이거나 ESD 스트레스가 부가된 상태로 간주된다. 한편, 순방향 바이어스된 N+액티브/HP-웰 다이오드"의 동작 전압은 0.6∼1.0V로 매우 낮기 때문에, Vss 패드가 출력 패드에 비해 높은 전압을 유지하는 모든 비정상적인 동작 상태에 대해 매우 효율적으로 대응할 수 있다.
그 다음, 도 11을 참조하면, ESD 스트레스의 극성이 Vss는 그라운드, Vdd는 플로팅, 출력은 포지티브일 경우에, 출력 패드와 Vss 패드 사이에 수평 NPN BJT와 수직 PNP BJT를 상호 결합한 N형 SCR이 동작하여 ESD 스트레스에 대응한다. 이 때, 수평 NPN BJT의 항복 전압은 N-드리프트/HP-웰 접합의 수평 항복 전압에 의해 결정되며, 수직 PNP BJT의 항복 전압은 P-드리프트/HN-웰 접합의 수직 항복 전압에 의해 결정되는데, 일반적으로 수평 항복 전압이 수직 항복 전압보다 낮다.
따라서, Vss는 그라운드이고, Vdd는 플로팅이며, 출력은 포지티브인 상황에서 동작하는 N형 SCR의 트리거 전압은 수평 NPN BJT의 항복 전압에 의해 결정된다.
한편 ESD 스트레스의 극성이 Vss는 그라운드, Vdd는 플로팅이며, 출력은 포지티브인 경우, 출력 드라이버 DDDNMOS 역시 수평 NPN BJT로 동작할 수 있다. 그러나 도 11에 도시된 바와 같이 PMOS 삽입 N형 SCR 구조의 Vdd 패드의 N+액티브 영역에 대한 N-드리프트 영역의 중첩 마진(Ls)을 NMOS 삽입 P형 SCR 구조의 출력 패드의 N+액티브 영역에 대한 N-드리프트 영역의 중첩 마진(Lm)에 비해 작게 만들면(Ls<Lm), N형 SCR이 출력 드라이버 DDDNMOS보다 빨리 동작하기 때문에 ESD 스트레 스는 N형 SCR을 통해 소화된다. 따라서 ESD 스트레스 하에서 가장 취약한 NMOS 출력 드라이버를 효율적으로 보호할 수 있다.
그 다음, 도 12를 참조하면, ESD 스트레스의 극성이 Vss는 플로팅, Vdd는 그라운드, 출력은 포지티브일 경우에, 출력 패드와 Vdd 패드 사이에 순방향 바이어스된 p+액티브(P-드리프트)/HN-웰 다이오드가 동작하여 ESD 스트레스에 대응한다. 일반적으로 출력 패드가 Vdd 패드에 비해 높은 전압을 유지하는 것은 모두 비정상적인 동작 상태, 즉, 노이즈 신호이거나 ESD 스트레스가 부가된 상태로 간주된다. 한편, 바이어스된 P+액티브(N-드리프트)/HN-웰 다이오드의 동작 전압은 0.6∼1.0V로 매우 낮기 때문에, 출력 패드가 Vdd 패드에 비해 높은 전압을 유지하는 모든 비정상적인 동작 상태에 대해 매우 효율적으로 대응할 수 있다.
도 13을 참조하면, ESD 스트레스의 극성이 Vss는 플로팅, Vdd는 포지티브, 출력은 그라운드일 경우에, Vdd 패드와 출력 패드 사이에 수평 PNP BJT와 수직 NPN BJT를 상호 결합한 P형 SCR이 동작하여 ESD 스트레스에 대응한다. 이 때, 수평 PNP BJT의 항복 전압은 P-드리프트/HP-웰 접합의 수평 항복 전압에 의해 결정되며, 수직 NPN BJT의 항복 전압은 P-드리프트/HP-웰 접합의 수직 항복 전압에 의해 결정되는데, 일반적으로 P-드리프트/HN-웰 접합의 항복 전압이 P-드리프트/HN-웰 접합의 수직 항복 저압에 비해 낮다.
따라서, Vss는 플로팅이고, Vdd는 포지티브이며, 출력은 그라운드인 상황에서 동작하는 P형 SCR의 트리거 전압은 수평 PNP BJT의 항복 전압에 의해 결정된다.
ESD 스트레스의 극성이 Vss는 플로팅, Vdd는 포지티브, 출력은 그라운드일 경우에, 출력 드라이버 DDDPMOS 역시 수평 PNP BJT로 동작할 수 있다. 그러나, DDDPMOS의 PNP BJT 동작은 스냅백(snapback)이 발생되지 않기 때문에 일단 P형 SCR이 트리거되면 대부분의 스트레스 전류가 P형 SCR을 통해 처리된다. 따라서, PMOS 출력 드라이버를 효과적으로 보호할 수 있다.
그 다음, 도 14를 참조하면, ESD 스트레스의 극성이 Vss는 포지티브, Vdd는 그라운드, 출력은 플로팅일 경우에, Vss 패드와 Vdd 패드 사이에 순방향 바이어스된 N+액티브(N-드리프트)/HP-웰 다이오드가 동작하여 ESD 스트레스에 대응한다. 일반적으로 Vss 패드가 Vdd 패드에 비해 높은 전압을 유지하는 것은 모두 비정상적인 동작 상태, 즉, 노이즈 신호이거나 ESD 스트레스가 부가된 상태로 간주된다. 한편, 순방향 바이어스된 N+액티브/HP-웰 다이오드의 동작 전압은 0.6∼1.0V로 매우 낮기 때문에, Vss 패드가 Vdd 패드에 비해 높은 전압을 유지하는 모든 비정상적인 동작 상태에 대해 매우 효율적으로 대응할 수 있다.
그 다음, 도 15를 참조하면, ESD 스트레스의 극성이 Vss는 그라운드, Vdd는 포지티브, 출력은 플로팅일 경우에, Vdd 패드와 Vss 패드 사이에 수평 NPN BJT와 수직 PNP BJT가 상호 결합한 N형 SCR 또는 수평 PNP BJT와 수직 NPN BJT가 상호 결합한 P형 SCR이 동작하여 ESD 스트레스에 대응한다.
상술한 본 발명에 따르면, 출력 전류를 구동하는 출력 드라이버인 MOSFET과 ESD 보호 소자를 하나로 통합함으로써, 출력 회로가 차지하는 면적은 축소하면서 도, 양호한 ESD 보호 성능을 구현할 수 있다.
또한, 본 발명에 따르면, ESD 보호 소자의 트리거 전압은 해당 ESD 스트레스 모드에서 각각 출력 버퍼의 NMOS, PMOS의 BJT 트리거 전압과 동일하므로, 출력 버퍼를 효율적으로 보호할 수 있다.

Claims (6)

  1. 정전기 방전 보호 소자에 있어서,
    출력 패드와 제 1 전원 패드 사이에는 출력 드라이버 이중 확산 드레인 N형 MOSFET과 P형 실리콘 제어 정류기가 병렬로 접속되고,
    상기 출력 패드와 제 2 전원 패드 사이에는 출력 드라이버 이중 확산 드레인 P형 MOSFET과 N형 실리콘 제어 정류기가 병렬로 접속되고,
    제 1 전원 패드와 제 2 전원 패드 사이에는 N형 실리콘 제어 정류기와 P형 실리콘 제어 정류기가 병렬로 접속되는 정전기 방전 보호 소자.
  2. 제 1 항에 있어서,
    상기 P형 실리콘 제어 정류기는,
    수평 PNP 이종 접합 트랜지스터(BJT)와 수직 NPN 이종 접합 트랜지스터의 상호 결합으로 이루어지는 것을 특징으로 하는 정전기 방전 보호 소자.
  3. 제 1 항에 있어서,
    상기 N형 실리콘 제어 정류기는,
    수평 NPN 이종 접합 트랜지스터(BJT)와 수직 PNP 이종 접합 트랜지스터의 상 호 결합으로 이루어지는 것을 특징으로 하는 정전기 방전 보호 소자.
  4. 제 1 항에 있어서,
    상기 이중 확산 드레인 N형 MOSFET의 이중 확산 드레인을 이루는, 상기 제 1 전원 패드와 연결된 P+활성 영역과 P-드리프트 영역이, HN-웰과 HP-웰에 동시에 접촉하는 것을 특징으로 하는 정전기 방전 보호 소자.
  5. 제 1 항에 있어서,
    상기 이중 확산 드레인 P형 MOSFET의 이중 확산 드레인을 이루는, 상기 제 2 전원 패드와 연결된 P+활성 영역과 P-드리프트 영역이 HN-웰과 HP-웰에 동시에 접촉하는 것을 특징으로 하는 정전기 방전 보호 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 N형 실리콘 제어 정류기의 Vdd 패드의 N+액티브 영역에 대한 N-드리프트 영역의 중첩 마진은, 상기 P형 실리콘 제어 정류기의 출력 패드의 N+액티브 영역에 대한 N-드리프트 영역의 중첩 마진에 비해 작은 것을 특징으로 하는 정전기 방전 보호 소자.
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