CN103258822B - 高压半导体元件及其操作方法 - Google Patents
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Abstract
本发明公开了一种高压半导体元件及其操作方法。高压半导体元件包括一高压金属氧化物半导体晶体管及一NPN型静电保护双极晶体管。高压金属氧化物半导体晶体管具有一漏极及一源极。NPN型静电保护双极晶体管具有一集极及一发射极。集极电性连接于漏极。发射极电性连接于源极。
Description
技术领域
本发明是有关于一种半导体元件及其操作方法,且特别是有关于一种高压半导体元件及其操作方法。
背景技术
随着半导体技术的发展,一种功率集成电路工艺整合技术(BipolarCMOS DMOS,BCD)已广泛应用于高压半导体元件。在功率集成电路工艺整合技术(BCD)工艺中,操作电压越来越高,芯片上的静电保护(electro-static discharge,ESD)变得相当重要。
高压半导体元件通常有低导通电阻(low on-state resistance,Rdson)的特性。所以,在静电事件发生时,静电电流容易集中于表面或者源极的边缘。高电流及高电场将导致接点区域(junction region)表面的物理破坏。
并且基于低导通电阻的电性要求。高压半导体元件不能增加表面或侧壁。因此,如何设计一个较佳的静电保护结构,是一项严苛的挑战。
此外,高压半导体元件的另一特性是:高压半导体元件的击穿电压(breakdown voltage)总是高于操作电压(operation voltage)。触发电压通常(trigger voltage,Vt1)高于击穿电压很多。因此,在静电事件过程中,高压半导体元件启动静电保护前,保护元件或内部电路通常有损坏的风险。为了降低触发电压,通常需要一个额外的静电保护电路。
再者,高压半导体元件通常具有低保持电压(holding voltage)。高压元件可能被无谓的噪声、启动突出电压(power-on peak voltage)或不稳定电压(serge voltage)所触发,并且在正常操作过程中发生闩锁效应(latch-up)。
更甚者,高压半导体元件通常具有场板效应(field plate effect)。电场分布是很容易被溃败的。所以在静电事件中,静电电流容易集中于表面或漏极边缘。
目前有一些静电保护作法,但这些作法都会增加额外的掩模与工艺步骤。另一种高压半导体元件的静电保护方法是增加额外的元件,这些元件只用来作为静电保护。这种额外的元件通常是大尺寸的二极管(diode)、增加表面或侧壁的金属氧化物半导体晶体管(metal oxide semiconductortransistor,MOS)或硅控整流器(Silicon Controlled Rectifier,SCR)。其中,硅控整流器具有低保持电压的特性,所以闩锁效应容易发生在正常操作过程中。
基于上述各种现象,高压半导体元件在静电保护的措施上已形成技术发展上的一项瓶颈,急需研究人员突破此一技术困难。
发明内容
本发明是有关于一种高压半导体元件及其操作方法,其利用高压金属氧化物半导体晶体管(high voltage metal-oxide-semiconductor transistor,HVMOS)与静电保护双极晶体管(electro-static discharge bipolar transistor,ESD BJT)整合于单一元件的技术,不仅可以避免发生闩锁效应(latch-up),更不会增加掩模与工艺步骤,也不会增加过多的体积。
根据本发明的一方面,提出一种高压半导体元件。高压半导体元件包括一高压金属氧化物半导体晶体管(high voltage metal-oxide-semiconductortransistor,HVMOS)及一NPN型静电保护双极晶体管(electro-staticdischarge bipolar transistor,ESD BJT)。高压金属氧化物半导体晶体管具有一漏极(Drain)及一源极(Source)。NPN型静电保护双极晶体管具有一第一集极(Collector)及一第一发射极(Emitter)。第一集极电性连接于漏极。第一发射极电性连接于源极。
根据本发明的另一方面,提出一种高压半导体元件的操作方法。高压半导体元件的操作方法包括以下步骤。提供一高压半导体元件。高压半导体元件包括一高压金属氧化物半导体晶体管(high voltagemetal-oxide-semiconductor transistor,HVMOS)及一NPN型静电保护双极晶体管(electro-static discharge bipolar transistor,ESD BJT)。高压金属氧化物半导体晶体管具有一漏极(Drain)、一源极(Source)及一栅极(Gate)。NPN型静电保护双极晶体管具有一第一集极(Collector)及一第一发射极(Emitter)。第一集极电性连接于漏极。第一发射极电性连接于源极。当高压金属氧化物半导体晶体管驱动时,一操作电流流经高压金属氧化物半导体晶体管。当高压金属氧化物半导体晶体管关闭且一静电事件发生时,一静电电流流经NPN型静电保护双极晶体管。
为让本发明的上述内容能更明显易懂,下文特举各种实施例,并配合所附图式,作详细说明如下:
附图说明
图1绘示第一实施例的高压半导体元件的电路图。
图2绘示第一实施例的高压半导体元件的示意图。
图3绘示第二实施例的高压半导体元件的电路图。
图4绘示第二实施例的高压半导体元件的示意图。
【主要元件符号说明】
100、200:高压半导体元件
110:高压金属氧化物半导体晶体管
120、180:NPN型静电保护双极晶体管
230:PNP型静电保护双极晶体管
900:内部电路
B0、B1、B2:基极
C1、C2:集极
D0:漏极
E1、E2:发射极
FO:绝缘层
G0:栅极
I0:操作电流
I1:静电电流
N1、N2、N3、N4:N重型掺杂区
NBL:N型势垒层
NW:N型阱
P1、P2、P3:P型重掺杂区
PR:P型掺杂区
PS:P型衬底
PW:P型阱
S0:源极
具体实施方式
以下是提出各种实施例进行详细说明,其利用高压金属氧化物半导体晶体管(high voltage metal-oxide-semiconductor transistor,HVMOS)与静电保护双极晶体管(electro-static discharge bipolar transistor,ESD BJT)整合于单一元件是技术,不仅可以避免发生闩锁效应(latch-up),更不会增加掩模与工艺步骤,也不会增加过多的体积。然而,实施例仅用以作为范例说明,并不会限缩本发明欲保护是范围。此外,实施例中是图式是省略部份元件,以清楚显示本发明的技术特点。
第一实施例
请参照图1,其绘示第一实施例的高压半导体元件100的电路图。高压半导体元件100包括一高压金属氧化物半导体晶体管(HVMOS)110及一NPN型静电保护双极晶体管(ESD BJT)120。高压金属氧化物半导体晶体管110作为一高压电流的开关。高压金属氧化物半导体晶体管110具有一漏极(Drain)D0、一源极(Source)S0、一栅极(Gate)G0及一基极(Base)B0。栅极G0电性连接于一内部电路900。当栅极G0的输入电压高于一驱动电压(Trigger Voltage)时,高压金属氧化物半导体晶体管110则被驱动。
NPN型静电保护双极晶体管120用以吸收不必要的静电电流,以避免静电电流损坏高压金属氧化物半导体晶体管110。NPN型静电保护双极晶体管120具有一集极(Collector)C1、一发射极(Emitter)E1及一基极(Base)B1,集极C1电性连接于漏极D0,发射极E1电性连接于源极S0。
在本实施例中,高压金属氧化物半导体晶体管110及NPN型静电保护双极晶体管120可以透过功率集成电路工艺整合技术(Bipolar CMOSDMOS,BCD)来整合于单一元件中,两者之间紧密相连并共享部份元结构。由于本实施例的高压半导体元件100可以采用功率集成电路工艺整合技术(BCD)来制作,所以不需要额外增加掩模或工艺步骤。
就高压半导体元件100的操作方法而言,首先提供高压半导体元件100。接着,当高压金属氧化物半导体晶体管110被驱动时,由于高压金属氧化物半导体晶体管110具有低导通电阻(on-state resistance,Rdson)及高击穿电压(breakdown voltage),所以操作电流I0会流经高压金属氧化物半导体晶体管110,而不流经NPN型静电保护双极晶体管120。如此一来,高压金属氧化物半导体晶体管110得以正常操作。
当高压金属氧化物半导体晶体管110关闭且一静电事件发生时,NPN型静电保护双极晶体管120比高压金属氧化物半导体晶体管110更容易被启动,而使静电电流I1流经NPN型静电保护双极晶体管120,不流经高压金属氧化物半导体晶体管110。如此一来,高压金属氧化物半导体晶体管110不会受到破坏。
请参照图2,其绘示第一实施例的高压半导体元件100的示意图。高压半导体元件100包括一P型衬底PS、至少一N型势垒层NBL、至少一N型阱NW、至少一P型阱PW、至少一P型掺杂区PR、多个N型重掺杂区N1、N2、N3、多个P型重掺杂区P1、P2、多个绝缘层FO及多个电极层EL。
P型衬底PS、N型阱NW、P型掺杂区PR、N型重掺杂区N1、N2、P型重掺杂区P1及电极层EL组成高压金属氧化物半导体晶体管110。其中,N型重掺杂区N1为源极S0,N型重掺杂区N2为漏极D0,P型重掺杂区P1为基极B0,电极层EL为栅极G0。
N型阱NW、P型阱PW、N型重掺杂区N2、N3及P型重掺杂区P2组成NPN型静电保护双极晶体管120。N型重掺杂区N2为集极C1,N型重掺杂区N3为发射极E1,P型重掺杂区P2为基极B1。
如图2所示,高压金属氧化物半导体晶体管110及NPN型静电保护双极晶体管120整合于同一N型阱NW中,并且高压金属氧化物半导体晶体管110的漏极D0与NPN型静电保护双极晶体管120的集极C1为同一个N型重掺杂区N2。也就是说,高压金属氧化物半导体晶体管110与NPN型静电保护双极晶体管120不仅共享同一个N型阱NW,也共享同一个N型重掺杂区N2。高压金属氧化物半导体晶体管110与NPN型静电保护双极晶体管120之间的导线可以减到最少,以避免产生任何不必要的静电电流I1(绘示于图1)。
此外,请参照图2,N型阱NW、P型阱PW、N重掺杂区N3、P型重掺杂区P2及N型势垒层NBL也形成另一NPN型静电保护双极晶体管180。多个NPN型静电保护双极晶体管120、180形成于此一区域,可以有效提高静电防护能力。
本实施例高压半导体元件100是透过NPN型静电保护双极晶体管120、180来进行静电防护,而不是采用硅控整流器(Silicon ControlledRectifier,SCR)来进行静电防护,使得高压金属氧化物半导体晶体管110得以具有较高的保持电压(holding voltage),以避免闩锁效应(latch-up)发生。
此外,相较于外接元件或增加接触面积的设计,本实施例将高压金属氧化物半导体晶体管110及NPN型静电保护双极晶体管120整合于单一元件内,可以大幅缩小高压半导体元件100的体积。
第二实施例
请参照图3,其绘示第二实施例的高压半导体元件200的电路图,本实施例的高压半导体元件200及其操作方法与第一实施例的高压半导体元件100及其操作方法不同之处在于高压半导体元件200更包括一PNP型静电保护双极晶体管230,其余相同之处,不再重复叙述。
如图3所示,PNP型静电保护双极晶体管230与NPN型静电保护双极晶体管120并联。PNP型静电保护双极晶体管230具有一集极C2、一发射极E2及一基极B2,发射极E2电性连接于漏极D0及集极C1,集极C2电性连接于源极S0及发射极E1。
在本实施例中,高压金属氧化物半导体晶体管110、NPN型静电保护双极晶体管120及PNP型静电保护双极晶体管230都可以透过功率集成电路工艺整合技术(BCD)来整合于单一元件中。三者之间紧密相连并共享部份元结构。由于本实施例的高压半导体元件200可以采用功率集成电路工艺整合技术(BCD)来制作,所以不需要额外增加掩模或工艺步骤。
就本实施例的高压半导体元件200的操作方法而言,在静电事件发生时,静电电流I1除了可以流经NPN型静电保护双极晶体管120外,更可以流经PNP型静电保护双极晶体管230,而不流经高压金属氧化物半导体晶体管110。如此一来,高压金属氧化物半导体晶体管110不会受到破坏。
请参照图4,其绘示第二实施例的高压半导体元件200的示意图。在本实施例中,第一实施例所共享的N型重掺杂区N2(绘示于图2)分为N型重掺杂区N3及N型重掺杂区N4。两者之间加入紧邻的P型重掺杂区P3。
N型阱NW、P型阱PW、P型重掺杂区P2、P3及N型重掺杂区N4组成PNP型静电保护双极晶体管230。其中,P型重掺杂区P3为发射极E2,N型重掺杂区N4为基极B2,P型重掺杂区P2为集极C2。
如图4所示,高压金属氧化物半导体晶体管110、NPN型静电保护双极晶体管120及PNP型静电保护双极晶体管230设置于同一N型阱NW中。PNP型静电保护双极晶体管230的发射极E2、基极B2与NPN型静电保护双极晶体管120的集极C1设置于同一N型阱NW中。PNP型静电保护双极晶体管230的集极C2与NPN型静电保护双极晶体管120的基极B1、发射极E1设置于同一P型阱PW中。
也就是说,NPN型静电保护双极晶体管120与PNP型静电保护双极晶体管230共享同一个N型阱NW,也共享同一个N型重掺杂区N4,也共享同一个P型重掺杂区P3。高压金属氧化物半导体晶体管110、NPN型静电保护双极晶体管120与PNP型静电保护双极晶体管230之间的导线可以减到最少,以避免产生任何不必要的静电电流I1(绘示于图1)。
本实施例高压半导体元200是透过NPN型静电保护双极晶体管120及PNP型静电保护双极晶体管230来进行静电防护,而不是采用硅控整流器(SCR)来进行静电防护,使得高压金属氧化物半导体晶体管110得以具有较高的保持电压,以避免闩锁效应发生。
此外,相较于外接元件或增加接触面积的设计,本实施例将高压金属氧化物半导体晶体管110、NPN型静电保护双极晶体管120、180及PNP型静电保护双极晶体管230整合于单一元件内,可以大幅缩小高压半导体元件200的体积。
综上所述,虽然本发明已以各种实施例揭露如上,然其并非用以限定本发明。本发明所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作各种的更动与润饰。因此,本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (7)
1.一种高压半导体元件,包括:
一高压金属氧化物半导体晶体管,具有一漏极、一源极及一栅极;
一NPN型静电保护双极晶体管,具有一第一集极、一第一发射极及一第一基极,该第一集极电性连接于该漏极,该第一发射极电性连接于该源极,该高压金属氧化物半导体晶体管的栅极与源极不共接,该高压金属氧化物半导体晶体管的栅极与该NPN型静电保护双极晶体管的第一基极不共接,该第一基极与该第一发射极共接点;以及
一PNP型静电保护双极晶体管,与该NPN型静电保护双极晶体管并联;
其中,该PNP型静电保护双极晶体管具有一第二发射极、一第二集极及一第二基极,该第二发射极电性连接于该漏极及该第一集极,该第二集极电性连接于该源极及该第一发射极,该第二基极与该第二发射极共接点。
2.根据权利要求1所述的高压半导体元件,其中该高压金属氧化物半导体晶体管及该NPN型静电保护双极晶体管设置于同一N型阱中,且该NPN型静电保护双极晶体管设置于该N型阱中的P型掺杂区内。
3.根据权利要求1所述的高压半导体元件,其中该高压金属氧化物半导体晶体管的该漏极与该NPN型静电保护双极晶体管的该第一集极为同一N型重掺杂区。
4.根据权利要求1所述的高压半导体元件,其中该高压金属氧化物半导体晶体管、该NPN型静电保护双极晶体管及该PNP型静电保护双极晶体管设置于同一N型阱中,且该NPN型静电保护双极晶体管设置于该N型阱中的P型掺杂区内。
5.根据权利要求1所述的高压半导体元件,其中该PNP型静电保护双极晶体管具有一第二发射极,该第二发射极与该第一集极设置于同一N型阱中。
6.根据权利要求1所述的高压半导体元件,其中该PNP型静电保护双极晶体管具有一第二集极,该第二集极与该第一发射极设置于同一P型阱中。
7.一种高压半导体元件的操作方法,包括:
提供一高压半导体元件,该高压半导体元件包括一高压金属氧化物半导体晶体管、一NPN型静电保护双极晶体管及一PNP型静电保护双极晶体管,该高压金属氧化物半导体晶体管具有一漏极、一源极及一栅极,该NPN型静电保护双极晶体管具有一第一集极、一第一发射极及一第一基极,该第一集极电性连接于该漏极,该第一发射极电性连接于该源极,该高压金属氧化物半导体晶体管的栅极与源极不共接,该高压金属氧化物半导体晶体管的栅极与该NPN型静电保护双极晶体管的第一基极不共接,该第一基极与该第一发射极共接点;该PNP型静电保护双极晶体管与该NPN型静电保护双极晶体管并联,该PNP型静电保护双极晶体管具有一第二发射极、一第二集极及一第二基极,该第二发射极电性连接于该漏极及该第一集极,该第二集极电性连接于该源极及该第一发射极,该第二基极与该第二发射极共接点;
当该高压金属氧化物半导体晶体管驱动时,一操作电流流经该高压金属氧化物半导体晶体管;以及
当该高压金属氧化物半导体晶体管关闭且一静电事件发生时,一静电电流流经该NPN型静电保护双极晶体管及该PNP型静电保护双极晶体管。
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