KR100538434B1 - 반도체 기억 장치 - Google Patents

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KR100538434B1 KR10-1999-0061570A KR19990061570A KR100538434B1 KR 100538434 B1 KR100538434 B1 KR 100538434B1 KR 19990061570 A KR19990061570 A KR 19990061570A KR 100538434 B1 KR100538434 B1 KR 100538434B1
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Abstract

본 발명은 공정 결함에 기인하는 전류를 감소시켜서, 셀프 리프레시시의 소비 전력을 저감시킬 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
DRAM(31)은 복수의 셀 블록(BLK0∼BLK3)과, 각 셀 블록(BLK0∼BLK3)의 비트선을 프리차지하는 프리차지 신호(PR0∼PR3)를 공급하는 블록 제어 회로(33a∼33d)를 구비하고 있다. 각 블록 제어 회로(33a∼33d)는 프리차지 신호(PR0∼PR3)의 레벨을 각 셀 블록(BLK0∼BLK3)의 액세스 상태에 따라서 워드선의 리셋 레벨로 제어한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH DECREASED CURRENT CONSUMPTION}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리(DRAM)의 셀프 리프레시 동작에 있어서의 소비 전력의 저감에 관한 것이다.
최근, 퍼스널 컴퓨터 등의 휴대 기기의 기억 용량의 증가에 대응하기 위해서, 용량이 큰 DRAM이 이용되고 있다. DRAM은 휴대 기기에 탑재된 배터리에 의해서 셀프 리프레시 동작을 행하여, 기록된 데이터를 유지한다. 즉, 휴대 기기가 동작하지 않을 때에도 배터리는 DRAM의 데이터를 유지해두기 위해서 소비된다. 그리고, 휴대 기기가 동작하지 않을 때의 배터리의 소비 전력의 저감은 그 휴대 기기의 동작 시간을 증가시킬 수 있기 때문에, DRAM의 셀프 리프레시 동작시의 소비 전력의 저감이 요구되고 있다.
도 8은 종래의 DRAM(11)의 일부 블록 회로도이다.
DRAM(11)은 복수(도 8에서는 4개)의 셀 블록(BLK0∼BLK3)을 구비하고 있다. 각 셀 블록(BLK0∼BLK3)은 각각 메모리 셀 어레이(12), 로우 디코더(13), 이퀄라이저 회로(14), 감지 증폭기(15), 컬럼 디코더(16)를 포함한다. 또한, 도 8에는 셀 블록(BLK0)만을 상세하게 나타낸다.
메모리 셀 어레이(12)는 복수의 비트선쌍(BL0, ∼ BLm, )(이하, ￣를 /로 나타낸다)과 복수의 워드선(WL0∼WLn)을 포함하며, 이들의 교점에는 1개의 트랜지스터와 1개의 커패시터로 이루어지는 메모리 셀(C)(도 9 참조)이 각각 접속되어 있다.
로우 디코더(13)에는 외부 어드레스(EXAdd)가 스위치(17)를 통해 어드레스 신호(Add)로서 입력된다. 로우 디코더(13)는 어드레스 신호(Add)에 기초한 하나의 워드선(WL)을 활성화한다. 여기서, 도 9에 나타내는 워드선(WLi)이 로우 디코더 (13)에 의해 활성화된다. 그리고, 외부로부터 입력되는 컬럼 어드레스에 기초하여 동작하는 컬럼 디코더(16)에 의해 온으로 제어된 데이터 버스 스위치(18)를 통해 비트선쌍(BLi, /BLi)이 데이터 버스선쌍(DBi, /DBi)에 접속된다. 그리고, 워드선 (WLi)과 비트선(BLi)의 교점에 접속된 메모리 셀(C)에 유지된 셀 정보가 비트선 (BLi)에 독출된다. 그 셀 정보는 감지 증폭기(15)에 의해 증폭되어, 데이터 버스선쌍(DBi, /DBi)을 통해 외부로 출력된다.
이어서, 리프레시 동작에 관해서 설명한다.
로우계 제어 회로(21)에는 로우 제어 신호(/RAS) 및 컬럼 제어 신호(/CAS)가 입력된다. 로우계 제어 회로(21)는 양 신호(/RAS, /CAS)에 기초하여, 도 10에 나타낸 바와 같이 컬럼 제어 신호(/CAS)의 하강이 로우 제어 신호(/RAS)의 하강보다도 빠른, 소위 CBR(CAS before RAS)을 검출하면, CBR 리프레시 모드로 들어가, 그 CBR 리프레시 동작을 제어하기 위한 제어 신호(M1)를 스위치(17)로 출력한다.
그 모드에 있어서, 로우계 제어 회로(21)는 리프레시를 위한 클록 신호 (RCLK)를 리프레시 어드레스 카운터(22)에 출력한다. 리프레시 어드레스 카운터 (22)는 클록 신호(RCLK)를 카운트하여 생성된 리프레시 어드레스 신호(IAdd)를 스위치(17)로 출력한다. 스위치(17)는 제어 신호(M1)에 기초하여, 리프레시 동작시에 리프레시 어드레스 카운터(22)로부터 입력되는 리프레스 어드레스 신호(IAdd)를 각 셀 블록(BLK0∼BLK3)의 로우 디코더(13)에 출력한다. 셀 블록(BLK0)의 로우 디코더(13)는 리프레시 어드레스 신호(IAdd)에 기초하여, 최초의 워드선, 즉, 워드선 (WL0)을 활성화한다. 이 활성화된 워드선(WL0)에 접속된 메모리 셀(C)이 리프레시된다.
즉, 도 9에 나타낸 바와 같이, 셀 블록(BLK0)의 감지 증폭기(15)는 H 레벨의 전원(PSA)과 L 레벨의 전원(NSA)이 공급되어 활성화되어, 비트선에 독출된 신호를 증폭한다. 이렇게 하여, 활성화된 워드선(WL0)에 접속된 메모리 셀(C)을 리프레시한다.
그 워드선(WL0)에 접속된 메모리 셀(C)이 리프레시되면, 자동적으로 리셋 동작에 들어가, 비트선의 프리차지가 행해진다.
즉, 로우계 제어 회로(21)는 H 레벨의 이퀄라이즈 신호(EQ)를 이퀄라이저 회로(14)에 출력한다. 이퀄라이저 회로(14)에는 비트선 프리차지 회로(23)로부터 소정 전위(예컨대 1/2 Vdd)의 프리차지 신호(PR)가 공급된다. 또한, 전원(Vdd)은 각 회로의 동작 전원이다.
도 9에 나타낸 바와 같이, 이퀄라이저 회로(14)는 비트선쌍(BLi, /BLi) 사이에 직렬 접속된 N채널 MOS 트랜지스터를 구비하고, 이들 트랜지스터의 게이트에는 이퀄라이즈 신호(EQ)가 인가되며, 양 트랜지스터 사이의 노드에는 프리차지 신호 (PR)가 공급된다. 따라서, 이퀄라이저 회로(14)는 H 레벨의 이퀄라이즈 신호(EQ)에 응답하여 비트선쌍(BLi, /BLi)의 전위를 프리차지 신호(PR)의 전위(1/2 Vdd)로 프리차지한다.
CBR 리프레시 모드로 들어가서 셀 블록(BLK0)의 최초의 워드선(WL0)에 접속된 메모리 셀(C)을 리프레시한 후, 소정 시간이 경과한 후에 셀프 리프레시 모드에 들어간다. 이 셀프 리프레시에서는 먼저 리프레시된 워드선의 다음 워드선에 접속된 메모리 셀, 즉, 도 10에 나타낸 바와 같이 셀 블록(BLK0)의 2번째의 워드선 (WL1)에 접속된 메모리 셀(C)이 마찬가지로 리프레시된다. 그리고, 셀 블록(BLK0)의 최후의 워드선(WLn)에 접속된 메모리 셀(C)이 같은 식으로 리프레시되면, 그 셀 블록(BLK0)의 모든 메모리 셀(C)의 리프레시가 완료된다.
이어서, 셀 블록(BLK1)의 워드선이 순차적으로 활성화되어 그것에 접속된 메모리 셀(C)이 리프레시된다. 동일한 방식으로, 셀 블록(BLK2, BLK3)의 메모리 셀 (C)이 리프레시된다. 그리고, 셀 블록(BLK3)의 최후의 워드선에 접속된 메모리 셀 (C)의 리프레시가 종료되면, 도 8의 리프레시 어드레스 카운터(22)의 계수치가 리셋되어, 최초의 리프레시 어드레스, 즉, 셀 블록(BLK0)의 워드선(WL0)의 리프레시 어드레스 신호(IAdd)가 출력된다.
다음에, 메모리 셀(C)의 결함 구제에 관해서 설명한다.
도 8에 나타낸 바와 같이, DRAM(11)는 용장(冗長) 판정 회로(24)를 구비하고, 메모리 셀 어레이(12)는 용장 워드선(RWL)을 포함하며, 그 용장 워드선(RWL)은 로우 디코더(13)에 설치된 용장 워드선 구동 회로(25)에 접속되어 있다.
용장 판정 회로(24)에는 미리 시험에 의해 검출된 결함 어드레스가 기억된다. 용장 판정 회로(24)는 스위치(17)로부터 입력되는 어드레스(Add)가 기억된 결함 어드레스와 일치하는지의 여부를 판정하고, 그 판정 결과에 기초한 레벨의 용장 제어 신호(ROM)를 로우 디코더(13)에 출력한다. 예컨대, 용장 판정 회로(24)는 결함 어드레스와 어드레스(Add)가 일치하는 경우에 H 레벨의 용장 제어 신호(ROM)를 출력한다.
로우 디코더(13)는 H 레벨의 용장 제어 신호(ROM)에 응답하여 어드레스(Add)에 기초한 워드선의 활성화를 행하지 않는다. 그리고, 용장 워드선 구동 회로(25)는 그 용장 제어 신호(ROM)에 응답하여 용장 워드선(RWL)을 활성화한다. 따라서, 읽고 쓰기의 액세스 및 리프레시는 결함 어드레스의 워드선에 접속된 메모리 셀(C) 대신에 용장 워드선(RWL)에 접속된 메모리 셀(C)에 대하여 행해진다.
상기와 같은 리프레시 동작시에 소비하는 전류(리프레시 전류)는 도 11에 나타낸 바와 같이, 정상적으로 소비하는 DC 전류 성분과 메모리 셀의 리프레시 동작시에 소비하는 AC 전류 성분으로 구성되어 있다. DC 전류 성분은 도 8의 비트선 프리차지 회로(23), 리프레시 어드레스 카운터(22) 등에 있어서의 소비 전류이며, AC 전류 성분은 워드선(WLi)의 구동에 필요한 전류 또는 감지 증폭기(15)의 동작 전류이다.
그러나, 불량 부분을 어드레스에 의해서 독출과 기록이 정상적인 용장 메모리 셀로 대체하더라도, 결함 장소의 물리적인 전기적 결함 특성을 제거한다는 뜻은 아니다. 그 때문에, 결함 부분에 흐르는 전류가 정상적인 소비 전류가 되어, 상기 한 DC 전류 성분을 증가시킨다.
여기서, 도 12에 나타낸 바와 같이, 워드선(WL)과 비트선(BL)이 단락되어 있다. 이 비트선(BL)이 접속되는 감지 증폭기(15)에는 비트선 프리차지 회로(23)로부터 프리차지 신호(PR)가 공급되고, 이에 따라 비트선(BL)은 1/2 Vdd로 프리차지된다. 한편, 워드선(WL)은 로우 디코더(13)에 포함되는 워드선 구동 회로(26)에 접속되고, 비활성시에 저전위 전원(Vss)(예컨대 접지)으로 설정된다. 이에 따라, 도면의 화살표와 같이, 비트선(BL)으로부터 워드선(WL)을 향하여 정상적인 누설 전류가 흐른다.
결함 부위는 임의적으로 발생하며, 그 부분도 메모리 셀의 집적도가 증가하여 미세 프로세스가 될 때마다 증가해 간다. 그 결과, 셀프 리프레시시의 소비 전력은 정상적인 결함이 있는 전류분만큼 증가하여, 저소비 전력을 도모하는 데에 있어서 큰 저해 요인이 되고 있다.
이러한 결함부의 결함이 있는 전류를 저감시키기 위해서, 일본 특허 공개 평5-128858호 공보에 개시된 방법이 있다. 이 방법은 독출 직전에만 비트선 전위를 독출 초기 레벨의 1/2 Vdd 레벨로 프리차지하고, 그 이외에는 접지 전위로 하여 결함이 있는 전류를 저감시키고 있다. 그러나, 이 방법에서는 양호/결함을 포함하는 메모리 셀 어레이의 모든 워드선의 리프레시시에 있어서도, 모든 비트선을 프리차지시에 접지 전위로 하는 제어를 실행하고 있다. 따라서, 결함이 없는 정상적인 어드레스의 리프레시에 대하여도, 프리차지-접지 전위(디스차지)가 행해지게 되고, 이 불필요한 동작이 AC 성분의 전류 증가가 되어, 역으로 소비 전력의 증대를 초래한다. 더욱이, 비트선쌍을 통상의 전위로 프리차지하는 프리차지 회로에 부가하여, 접지 전위로 설정하는 접지 전위 설정 회로 및 그 회로에 접속된 접지 전위 라인을 메모리 어레이 내에 배치하는 것은 칩 면적의 증가를 현저하게 한다.
또한, 일본 특허 공개 평8-203268호 공보에 개시된 방법이 있다. 이 방법은 메모리 셀의 비액세스 기간에 비트선을 플로우팅 상태로 하여, 워드선과 비트선의 크로스 라인 결함에 의한 누설 전류 경로를 없애고 있다. 이 방법은 비트선을 플로우팅 상태로 함으로써, 비트선에 잔류한 전하를 다시 프리차지 레벨로 복귀시킬 때에 유효하게 이용할 수 있기 때문에, 양호·결함을 막론하고, 모든 어드레스에 같은 제어를 행하더라도 상기 공보와 같이 AC 성분의 전류 증가를 초래한다고 하는 소비 전력의 문제를 해소할 수 있다.
그러나, 이 방법은 현실적이지 못하다. 특히 DRAM에서는 메모리 셀의 정보로서 가능한한 면적을 작게 한 커패시터에 축적된 미소(微少) 전하량을 비트선으로 전달하여, 그 비트선의 미소 진폭을 차동 증폭한다고 하는 동작을 행하고 있다. 그 때문에, 비트선이 플로우팅 상태로 되면, 기판이나 메모리 셀의 대항 전극 등의 특히 대용량성의 소자 노이즈 등에 의해서, 미소 용량의 비트선이 간단히 커플링에 의해 생각하지 못한 값으로 되는 경우도 있고, 최악의 경우는 셀의 저장 커패시터의 내용을 변화시켜 버리는, 소위 정보 파괴를 초래할 우려가 있다.
상기 방법에 대하여, 결함이 있는 비트선만을 프리차지 레벨로부터 접지 전위로 제어하거나 또는 플로우팅 상태로 하는 방법을 생각할 수 있다. 그러나, 이와 같이 비트선을 제어하기 위해서는 모든 비트선에 대하여 제어 신호를 공급하는 배선을 설치하거나 또는 퓨즈 등을 이용하여 분리할 필요가 있게 되어, 이와 같은 대책은 칩 면적의 현저한 증대를 초래한다고 하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 공정 결함에 기인하는 전류를 감소시켜서, 셀프 리프레시시의 소비 전력을 저감할 수 있는 반도체 기억 장치를 제공하는 데에 있다.
따라서, 청구범위 제1항에 기재한 발명에 따르면, 반도체 기억 장치는 복수의 셀 블록과, 각 셀 블록의 비트선을 프리차지하는 프리차지 신호를 각각에 공급하는 복수의 블록 제어 회로를 구비하고, 각 셀 블록 중의 미리 지정된 결함 블록에 대응하는 블록 제어 회로는 공급하는 프리차지 신호의 레벨을 셀 블록의 액세스 상태에 따라서 비트선의 프리차지 레벨 또는 워드선의 리셋 레벨로 제어한다. 이에 따라, 결함 블록에 있어서의 소비 전류가 적어진다.
각 블록 제어 회로는 청구범위 제2항에 기재한 발명과 같이, 결함 블록이 활성화되는 타이밍에 따라서 프리차지 신호를 프리차지 레벨로 제어하고, 결함 블록이 비활성화하는 타이밍에 프리차지 신호를 리셋 레벨로 제어한다.
또한, 블록 제어 회로는 청구범위 제3항에 기재한 발명과 같이, 리프레시 어드레스 카운터로부터 출력되는 리프레시 어드레스 신호를 감시하여, 리셋 레벨의 프리차지 신호를 결함 블록이 활성화되기 이전에 프리차지 레벨로 제어한다.
또한, 블록 제어 회로는 청구범위 제4항에 기재한 발명과 같이, 결함 블록보다 앞서서 활성화되어 있는 셀 블록의 최종 워드선을 활성화하는 리프레시 어드레스 신호에 응답하여 프리차지 신호를 프리차지 레벨로 제어한다.
이들과 같은 타이밍으로 프리차지 신호를 프리차지 레벨로 제어함으로써, 결함 블록이 활성화할 때에는 비트선이 프리차지되고 있기 때문에, 신속하게 리프레시가 실시된다.
각 블록 제어 회로에는 청구범위 제5항에 기재한 발명과 같이, 리프레시 어드레스 신호에 기초하여 어드레스 판정 신호를 출력하는 어드레스 판정 회로와, 어드레스 판정 신호에 기초하여 프리차지 신호의 레벨을 제어하는 프리차지 제어 회로가 구비된다.
각 블록 제어 회로에는 청구범위 제6항에 기재한 발명과 같이, 결함 블록에 대응하는 블록 선택 정보를 기억하고, 그 정보에 기초하여 제어 신호를 출력하는 블록 선택 회로가 구비되며, 프리차지 제어 회로는 제어 신호와 어드레스 판정 신호에 기초하여 프리차지 신호의 레벨을 제어한다.
블록 선택 회로는 청구범위 제7항에 기재한 발명과 같이, 상기 회로의 기동시에 블록 선택 정보에 기초하여 제어 신호의 레벨을 확정한다.
반도체 기억 장치는 청구범위 제8항에 기재한 발명과 같이, 입력되는 어드레스 신호에 기초하여 셀 블록의 결함 어드레스의 워드선을 용장 워드선으로 대체하기 위한 용장 판정 신호를 출력하는 용장 판정 회로를 구비하고, 프리차지 제어 회로는 용장 판정 회로내의 블록 용장 판정 신호에 기초하여 프리차지 신호의 레벨을 제어한다.
각 블록 제어 회로는 청구범위 제9항에 기재한 발명과 같이, 결함 블록을 검출하는 조사 시험에 이용되는 테스트 신호를 수신할 수 있도록 구성함으로써, 결함 블록의 검출이 용이하게 된다.
각 블록 제어 회로는 청구범위 제10항에 기재한 발명과 같이, 결함 블록 이외의 셀 블록에 공급하는 프리차지 신호의 레벨을 프리차지 레벨로 유지한다. 이에 따라, 결함 블록 이외의 셀 블록에 있어서의 차지/디스차지가 행해지지 않기 때문에, 소비 전류의 증가가 억제된다.
결함 블록은 청구범위 제11항에 기재한 발명과 같이, 각 셀 블록에 내재하는 결함 어드레스의 수 및 결함이 있는 전류치의 적어도 어느 한쪽에 기초하여 미리 설정된다. 이에 따라, 결함 어드레스 수, 결함이 있는 전류치에 따라서 프리차지 신호, 즉 비트선의 레벨이 제어된다.
결함 어드레스 또는 결함이 있는 전류는, 청구범위 제12항에 기재한 발명과 같이, 셀 블록의 비트선과 워드선이 단락된 크로스 라인 결함이 존재하는 어드레스 또는 그 어드레스로 흐르는 전류이다.
이하, 본 발명을 구체화한 일 실시예를 도 1∼도 7에 따라서 설명한다.
한편, 설명의 편의상, 종래 기술과 같은 구성에 관하여는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 1은 일 실시예의 다이나믹 랜덤 액세스 메모리(DRAM)(31)의 일부 블록 회로도이며, 로우 어드레스 계통의 블록 회로도이다.
이 DRAM(31)는 4개의 셀 블록(BLK0∼BLK3)을 구비하고 있다. 각 셀 블록 (BLK0∼BLK3)은 메모리 셀 어레이(12)와 그것을 액세스하기 위한 제어 회로를 포함하여 구성되고, 제어 회로는 로우 디코더(13), 이퀄라이저 회로(14), 감지 증폭기 (15), 컬럼 디코더(16)를 포함한다(도 8 참조).
또한, 본 실시예의 DRAM(31)는 로우 어드레스의 개수가 8개로 설정되어 있다. 즉, 이 DRAM(31)에는 외부로부터 로우 어드레스 신호(RA)가 입력된다. 이 로우 어드레스 신호(RA)는 로우 어드레스 버퍼(32)를 통해 어드레스 신호(Add) (A7∼ A0)로서 각 셀 블록(BLK0∼BLK3)에 공급된다.
각 셀 블록(BLK0∼BLK3)은 각각 64개의 워드선(WL0∼WLn)(n=64)과 용장 워드선(RWL)을 구비하고 있다. 따라서, 각 셀 블록(BLK0∼BLK3) 중의 하나가 어드레스 신호(A7, A6)에 의해 선택되고, 그 선택된 셀 블록(BLK0∼BLK3)에 구비되는 워드선 (WL0∼WLn) 중의 1개가 어드레스 신호(A5∼A0)에 의해 선택된다. 그리고, 선택된 1개의 워드선(WL)과 도 9에 나타내는 컬럼 어드레스에 기초하여 선택되는 비트선쌍 (BLi, /BLi)과의 교점에 접속된 메모리 셀(C)에 대하여 통상 동작시에 있어서의 독출/기록이 행해진다.
또한, 각 셀 블록(BLK0∼BLK3)에는 리프레시 어드레스 카운터(22)로부터 리프레시용의 어드레스 신호(IAdd)가 공급된다. 또한, 이 어드레스 신호(IAdd)는 각 셀 블록(BLK0∼BLK3)에 대하여 외부로부터 공급되는 어드레스 신호(RA)와 같은 식으로 작용하기 때문에 동일한 어드레스 신호(A7∼A0)를 이용하여 설명한다.
그리고, 통상 동작시와 마찬가지로, 어드레스 신호(A7, A6)에 의해 셀 블록(BLK0∼BLK3) 중의 하나가 선택되고, 또 어드레스 신호(A5∼A0)에 의해 복수의 워드선(WL0∼WLn) 중의 1개 또는 용장 워드선(RWL)이 활성화된다. 이 워드선(WL0∼WLn)과 용장 워드선(RWL)의 선택은 용장 판정 회로(24)로부터 로우 디코더(13)(용장 워드선 구동 회로(25))에 공급되는 용장 제어 신호(ROM)에 기초하여 행해진다.
용장 판정 회로(24)에는 미리 시험에 의해 검출된 결함 어드레스가 기억된다. 용장 판정 회로(24)는 어드레스 신호(Add)가 결함 어드레스와 일치하는지의 여부를 판정하고, 그 판정 결과에 기초한 용장 제어 신호(ROM)를 로우 디코더(13)에 출력한다. 예컨대, 용장 판정 회로(24)는 어드레스 신호(Add)가 결함 어드레스와 일치하는 경우에 H 레벨의 용장 제어 신호(ROM)를 출력한다.
로우 디코더(13)는 H 레벨의 용장 제어 신호(ROM)에 응답하여 용장 워드선(RWL)을 활성화하고, L 레벨의 용장 제어 신호(ROM)에 응답하여 어드레스 신호(Add)에 기초한 워드선(WLi)을 활성화한다. 그리고, 활성화된 워드선(WLi)(또는 용장 워드선(RWL))에 접속된 복수의 메모리 셀(C)이 리프레시된다.
DRAM(31)은 각 셀 블록(BLK0∼BLK3)에 대응하는 블록 제어 회로(33a∼33d)를 구비한다. 블록 제어 회로(33a∼33d)는 각 셀 블록(BLK0∼BLK3)에 소정 레벨(본 실시예에서는 동작 전원(Vdd)의 1/2의 레벨)의 프리차지 신호(PR0∼PR3)를 공급하는 기능을 갖는다.
또한, 블록 제어 회로(33a∼33d)에는 리프레시 어드레스 카운터(22)로부터 리프레시용의 어드레스 신호(IAdd)가 입력된다. 블록 제어 회로(33a∼33d)에는 각 셀 블록(BLK0∼BLK3)의 블록 선택 정보가 기억된다. 블록 제어 회로(33a∼33d)는 어드레스 신호(IAdd)와 블록 선택 정보에 기초하여, 각 셀 블록(BLK0∼BLK3)에 공급하는 프리차지 신호(PR0∼PR3)의 레벨을 제어하는 기능을 갖는다.
상술하면, 미리 시험에 의해 구해진 결함 어드레스를 내재하는 각 셀 블록 (BLK0∼BLK3)에는 「제어」의 블록 선택 정보가 설정된다. 결함 어드레스는 비트선과 워드선이 단락된 크로스 라인 결함이 존재하는 어드레스이며, 이 결함 어드레스를 내재하는 셀 블록은 그것을 내재하지 않는 셀 블록에 비해서 소비 전류가 크다.
따라서, 블록 제어 회로(33a∼33d)는 블록 선택 정보에 기초하여 결함 어드레스를 내재하는 셀 블록(BLKi)(I=0∼3)에 공급하는 프리차지 신호(PRi)의 레벨을 제어한다. 보다 상세하게 말하면, 블록 제어 회로(33a∼33d)는 프리차지 신호 (PRi)의 레벨을 워드선(WLi)의 리셋 레벨과 같게 한다. 이에 따라, 비트선쌍(BL, /BL)과 워드선(WLi)이 단락된 크로스 라인 결함에 있어서의 전류치가 0(제로)이 되기 때문에 그 만큼 소비 전력이 적어진다.
한편, 블록 제어 회로(33a∼33d)에는 결함 어드레스를 내재하지 않은 셀 블록(BLKi)에 대응하는 「비제어」의 블록 선택 정보가 설정된다. 이 블록 선택 정보가 설정된 셀 블록(BLKi)에 대하여, 블록 제어 회로(33a∼33d)는 일정 레벨 (Vdd/2 레벨)의 프리차지 제어 신호(PRi)를 공급한다. 이에 따라, 종래와 같이 모든 비트선 프리차지 신호를 제어하는 경우에 비해서 차지/디스차지를 행하지 않는 만큼 소비 전력이 적어진다.
한편, 블록 제어 회로(33a∼33d)에 결함 어드레스를 내재하는 셀 블록(BLKi)에 대응하여 「제어」의 블록 선택 정보를 설정했지만, 결함 어드레스를 내재하는 셀 블록이 복수 존재하는 경우, 이들 셀 블록의 전부 혹은 일부에 「제어」 정보를 설정하더라도 좋다. 일부에 설정하는 경우에는 각 셀 블록에 내재하는 결함 어드레스의 수에 기초하여 그 수가 많은 셀 블록에 대하여 설정한다. 혹은, 시험에 의해 구해진 결함이 있는 전류의 값(결함 어드레스를 내재하지 않는 셀 블록에 있어서의 소비 전류와 내재하는 셀 블록에 있어서의 소비 전류의 차)에 기초하여, 그 소비 전류량이 많은 셀 블록에 대하여 「제어」 정보를 설정하더라도 좋다.
블록 제어 회로(33a∼33d)는 클램프 어드레스 판정 회로(34a∼34d), 프리차지 제어 회로(35a∼35d), 블록 선택 회로(36a∼36d)를 각각 구비하고 있다.
각 클램프 어드레스 판정 회로(34a∼34d)는 입력되는 리프레시용의 어드레스 신호(IAdd)에 기초하여, 각 셀 블록(BLK0∼BLK3)의 활성화 상태에 따른 타이밍의 어드레스 판정 신호(CLMPAddi)(i=0∼3)를 프리차지 제어 회로(35a∼35d)에 각각 출력한다. 각 프리차지 제어 회로(35a∼35d)는 L 레벨의 어드레스 판정 신호 (CLMPAddi)에 응답하여 감지 증폭기(15)의 독출 기준 레벨을 갖는 프리차지 신호(PR0∼PR3)를 각각 출력하고, H 레벨의 어드레스 판정 신호(CLMPAddi)에 응답하여 워드선(WLi)의 리셋 레벨(본 실시예에서는 접지(그라운드) 레벨)의 프리차지 신호(PR0∼PR3)를 출력한다. 한편, 본 실시예에서는 독출 기준 레벨을 전원 전압(Vdd)에 대하여 약 1/2의 전압 레벨(1/2 Vdd 레벨)로 설정하고 있지만, 설계를 어떻게 하느냐에 따라 그 이외의 전압으로 설정하더라도 지장이 없다.
상술하면, 도 2에 나타낸 바와 같이, 클램프 어드레스 판정 회로(34a)는 대응하는 셀 블록(BLK0)보다도 앞서서 활성화되는 셀 블록(BLK3)의 최종 워드선(WLn)이 활성화될 때에 L 레벨의 어드레스 판정 신호(CLMPAddO)를 출력한다. 마찬가지로, 각 클램프 어드레스 판정 회로(34b, 34c, 34d)는 대응하는 셀 블록(BLK1, BLK2, BLK3)보다도 앞서서 활성화되고 있는 셀 블록(BLK0, BLK1, BLK2)의 최종 워드선(WLn)이 활성화될 때에 L 레벨의 어드레스 판정 신호(CLMPAdd1, CLMPAdd2, CLMPAdd3)를 출력한다.
또한, 클램프 어드레스 판정 회로(34a)는 대응하는 셀 블록(BLK0)이 비활성화될 때에 H 레벨의 어드레스 판정 신호(CLMPAdd0)를 출력한다. 마찬가지로, 클램프 어드레스 판정 회로(34b, 34c, 34d)는 대응하는 셀 블록(BLK1, BLK2, BLK3)이 비활성화될 때에 H 레벨의 어드레스 판정 신호(CLMPAdd1, CLMPAdd2, CLMPAdd3)를 출력한다.
이러한 타이밍에 프리차지 신호(PR0∼PR3)의 레벨을 제어함으로써, 메모리 셀(C)의 프리차지 동작을 늦추지 않고 소비 전류를 저감시킨다. 즉, 활성화된 셀 블록(BLK0∼BLK3)의 메모리 셀(C)은 1/2 Vdd 레벨의 프리차지 신호(PR0∼PR3)에 기초하여 리프레시된다. 따라서, 1/2 Vdd 레벨의 프리차지 신호(PR0∼PR3)를 각 셀 블록(BLK0∼BLK3)이 활성화하기 전에 공급함으로써, 신속한 리프레시가 행해지기 때문이다. 그리고, 이 프리차지 신호(PR0∼PR3)의 공급이 지나치게 빠르면, 그 만큼 크로스 라인 결함의 부분에 전류가 흘러서, 소비 전류가 증가하기 때문이다.
각 블록 선택 회로(36a∼36d)는 각각 설정된 블록 선택 정보에 따른 레벨을 갖는 제어 신호(BLKCLMPi)(i=0∼3)를 프리차지 제어 회로(35a∼35d)에 출력한다. 각 프리차지 제어 회로(35a∼35d)는 H 레벨의 제어 신호(BLKCLMPi)에 응답하여 프리차지 신호(PR0∼PR3)의 레벨을 제어한다.
또한, 각 블록 선택 회로(36a∼3bd)에는 테스트 신호(TESTi)(i=0∼3)가 입력된다. 이 테스트 신호(TESTi)는 시험시에 외부로부터 입력되는 신호이며, 블록 선택 정보를 설정하는 셀 블록(BLKO∼BLK3)을 결정하기 위해서 이용된다. 각 블록 선택 회로(36a∼36d)는 테스트 신호(TESTi)에 기초한 레벨을 갖는 제어 신호 (BLKCLMPi)를 출력한다. 그리고, 프리차지 제어 회로(35a∼35d)는 제어 신호(BLKC LMPi)의 레벨에 따라서 프리차지 신호(PRO∼PR3)를 제어한다. 따라서, 시험시에 테스트 신호(TESTi)의 레벨을 적절하게 설정함으로써, 각 셀 블록(BLK0∼BLK3)에 포함되는 비트선쌍(BL, /BL)의 프리차지 레벨을 강제적으로 제어하여, 그 비트선쌍 (BL, /BL)과 워드선(WL)이 단락된 크로스 라인 결함에 의한 소비 전류(결함이 있는 전류)의 값을 계측할 수 있다.
도 2는 리프레시 동작의 타이밍도이다.
여기서, 셀 블록(BLK1)에 결함 어드레스가 내재하고, 그것에 대응하여 블록 선택 회로(36b)에 「제어」의 블록 선택 정보가 기록되며, 그 밖의 블록 선택 회로 (36a, 36c, 36d)에 「비제어」의 블록 선택 정보가 기록되고 있다.
도 1의 로우계 제어 회로(21)는 로우 제어 신호(/RAS) 및 컬럼 제어 신호(/CAS)에 기초하여, 컬럼 제어 신호(/CAS)의 하강이 로우 제어 신호(/RAS)의 하강보다도 빠른, 소위 CBR(CAS before RAS)을 검출하면, CBR 리프레시 모드로 들어간다. 그 모드에 있어서, 로우계 제어 회로(21)는 리프레시를 위한 클록 신호(RCLK)를 리프레시 어드레스 카운터(22)에 출력한다. 리프레시 어드레스 카운터(22)는 클록 신호(RCLK)를 카운트하여 생성한 리프레시용의 어드레스 신호(IAdd)를 각 셀 블록(BLK0∼BLK3)의 로우 디코더(13)에 출력한다. 셀 블록(BLK0)의 로우 디코더(13)는 리프레시용의 어드레스 신호(IAdd)에 기초하여, 최초의 워드선, 즉, 워드선(WL0)을 활성화한다.
셀 블록(BLK0)의 감지 증폭기(15)는 전원(Vdd) 레벨의 전원(PSA)과 전위 전원(Vss) 레벨의 전원(NSA)이 공급되어 활성화되어, 비트선에 독출된 신호를 증폭한다. 이 증폭 신호가 다시 메모리 셀(C)에 기록됨으로써 활성화된 워드선(WL0)에 접속된 메모리 셀(C)이 리프레시된다.
1번째의 워드선(WL0)에 접속된 메모리 셀(C)이 리프레시되면, 자동적으로 리셋 동작에 들어가, 비트선의 프리차지가 행해진다. 즉, 도 8 및 도 9를 참조하여 설명하면, 로우계 제어 회로(21)는 H 레벨의 이퀄라이즈 신호(EQ)를 이퀄라이저 회로(14)에 출력한다. 도 1의 프리차지 제어 회로(35a)는 블록 선택 회로(36a)로부터 공급되는 제어 신호(BLKCLMP0)에 응답하여 1/2 Vdd 레벨의 프리차지 신호(PR0)를 이퀄라이저 회로(14)에 공급한다. 이에 따라, 이퀄라이저 회로(14)는 비트선쌍 (BL, /BL)을 1/2 Vdd 레벨로 프리차지한다.
CBR 리프레시 모드로 들어가서 셀 블록(BLK0)의 최초의 워드선(WL0)에 접속된 메모리 셀(C)을 리프레시한 후, 소정 시간이 경과한 후에 셀프 리프레시 모드로 들어간다. 이 셀프 리프레시에서는 먼저 리프레시된 워드선의 다음 워드선에 접속된 메모리 셀, 즉, 도 10에 나타낸 바와 같이, 셀 블록(BLK0)의 2번째의 워드선 (WL1)에 접속된 메모리 셀(C)이 같은 식으로 리프레시된다. 그리고, 셀 블록 (BLK0)의 최후의 워드선(WLn)에 접속된 메모리 셀(C)이 마찬가지로 리프레시되면, 그 셀 블록(BLK0)의 모든 메모리 셀(C)의 리프레시가 완료된다.
이 셀 블록(BLK0)에 대하여 리프레시 동작이 행해지고 있을 때, 다음 셀 블록(BLK1)에 대응하는 프리차지 제어 회로(35b)는 블록 선택 회로(36b)로부터 입력되는 H 레벨의 제어 신호(BLKCLMP1)와, 클램프 어드레스 판정 회로(34b)로부터 입력되는 H 레벨의 어드레스 판정 신호(CLMRAdd1)에 기초하여 그라운드 레벨의 프리차지 신호(PR1)를 출력한다. 이 프리차지 신호(PR1)는 셀 블록(BLK1)의 이퀄라이저 회로(14)에 주어진다. 이 이퀄라이저 회로(14)에는 H 레벨의 이퀄라이즈 신호(EQ)가 로우계 제어 회로(21)로부터 주어지고 있기 때문에, 셀 블록(BLK1)의 비트선쌍(BL, /BL)의 전위는 그라운드 레벨로 제어되고, 이 레벨은 워드선(WL0∼ WLn)의 리셋 전위와 일치하고 있다. 따라서, 셀 블록(BLK0)에 내재하는 크로스 라인 결함에는 전류가 흐르지 않기 때문에, 그에 따른 소비 전류는 제로가 된다.
그리고, 셀 블록(BLK0)의 최후의 워드선(WLn)이 활성화될 때, 다음 셀 블록 (BLK1)에 대응하는 프리차지 제어 회로(35b)에는 클램프 어드레스 판정 회로(34b)로부터 L 레벨의 어드레스 판정 신호(CLMPAdd1)가 주어진다. 이 프리차지 제어 회로(35b)는 그것에 응답하여 1/2 Vdd 레벨의 프리차지 신호(PR1)를 셀 블록(BLK1)에 공급한다. 이에 따라, 셀 블록(BLK1)의 비트선쌍(BL, /BL)은 기준 리셋 레벨로 프리차지된다.
이어서, 셀 블록(BLK1)의 워드선이 순차 활성화되고 그것에 접속된 메모리 셀(C)이 리프레시된다. 그리고, 셀 블록(BLK1)의 최종 어드레스에 대응하는 워드선(BLn)에 접속된 메모리 셀(C)에 대한 리프레시가 종료되면, 셀 블록(BLK1)은 비활성화된다. 이 때, 클램프 어드레스 판정 회로(34b)는 H 레벨의 어드레스 판정 신호(CLMPAdd1)를 출력한다. 이에 응답하여 프리차지 제어 회로(35b)는 그라운드 레벨의 프리차지 신호(PR1)를 셀 블록(BLK1)에 공급한다. 이에 따라, 셀 블록 (BLK1)이 비활성화되면, 비트선쌍(BL, /BL)의 전위가 워드선(WL)의 전위와 동일하게 제어되어, 그 셀 블록(BLK1)에 내재하는 크로스 라인 결함에 의한 소비 전류가 0이 된다.
같은 식으로, 셀 블록(BLK2, BLK3)이 순차 활성화되어 그것에 포함되는 메모리 셀(C)이 리프레시된다. 그리고, 셀 블록(BLK3)의 최후의 워드선에 접속된 메모리 셀(C)의 리프레시가 종료되면, 도 8의 리프레시 어드레스 카운터(22)의 계수치가 리셋되어, 최초의 리프레시 어드레스, 즉, 셀 블록(BLK0)의 워드선(WL0)의 리프레시용 어드레스 신호(IAdd)가 출력된다.
이어서, 클램프 어드레스 판정 회로(34a∼34d)의 구성을 도 3에 따라서 상술한다. 셀 블록(BLK0)에 대응하는 클램프 어드레스 판정 회로(34a)는 NAND 회로 (41a, 42a, 43a)와 인버터 회로(44a)를 구비한다. NAND 회로(41a)의 출력 단자와 NAND 회로(42a)의 출력 단자는 NAND 회로(43a)의 2개의 입력 단자에 각각 접속되고, NAND 회로(43a)의 출력 단자는 인버터 회로(44a)의 입력 단자에 접속된다. 각 셀 블록(BLK1∼BLK3)에 각각 대응하는 클램프 어드레스 판정 회로(34b∼34d)는 판정 회로(34a)와 같은 식으로 접속된 NAND 회로(41b∼43b), 인버터 회로(44b), NAND 회로(41c∼43c), 인버터 회로(44c), NAND 회로(41d∼43d), 인버터 회로(44d)를 구비한다.
NAND 회로(41a∼41d)에는 어드레스 신호(A5∼A0)가 공통으로 입력되는 동시에, 각 셀 블록(BLK0∼BLK3)의 활성 상태에 대응하여 비반전 또는 반전 어드레스 신호(A7, A6, /A7, /A6)가 입력된다. NAND 회로(42a∼42d)에는 각 셀 블록(BLK0∼ BLK3)의 활성 상태에 대응하여 비반전 또는 반전 어드레스 신호(A7, A6)가 입력된다.
여기서, 셀 블록(BLK0)에 주목하여 설명하면, 셀 블록(BLK0)에 대응하는 판정 회로(34a)의 NAND 회로(41a)에는 어드레스 신호(A5∼A0)와 비반전 어드레스 신호(A7, A6)가 입력된다. 어드레스 신호(A5∼A0)는 각 셀 블록(BLK0∼BLK3)의 최종 워드선(WLn)을 활성화시키는 어드레스에 상당하며, 비반전 어드레스 신호(A7, A6)는 셀 블록(BLK0)보다도 하나 전에 활성화되는 셀 블록(BLK3)의 어드레스에 상당하다. 그리고, NAND 회로(42a)에 입력되는 반전 어드레스 신호(/A7, /A6)는 셀 블록(BLK0)이 활성화되는 어드레스에 상당하다. 따라서, 이 판정 회로(34a)는 도 4에 나타낸 바와 같이, 어드레스 신호(A7∼A0)에 기초하여, 셀 블록(BLK0)이 활성화되기 전부터 셀 블록(BLK0)이 활성화되는 동안에 L 레벨의 어드레스 판정 신호 (CLMPAdd0)를 출력한다.
마찬가지로, 셀 블록(BLK1∼BLK3)에 대응하는 판정 회로(34b∼34d)는 도 4에 나타낸 바와 같이, 각각 어드레스 신호(A7∼A0)에 기초하여, 각 셀 블록(BLK1∼ BLK3)이 활성화되기 전부터 그 셀 블록(BLK1∼BLK3)이 활성화되는 동안에 L 레벨의 어드레스 판정 신호(CLMPAdd1∼CLMPAdd3)를 출력한다.
다음에, 블록 선택 회로(36a∼36d)의 구성을 도 5에 따라서 상술한다. 한편, 도 5에는 상기한 바와 같이, 레벨을 제어하는 프리차지 신호(PR1)에 대응하는 블록 선택 회로(36b)의 구성을 상세하게 나타내고, 다른 블록 선택 회로(36a, 36c, 36d)는 블록 선택 회로(36b)와 같은 식으로 구성되어 있기 때문에, 도면 및 설명을 생략한다.
블록 선택 회로(36b)는 제1 및 제2 퓨즈(F1, F2), 저항(R1), 트랜지스터 (T1), 래치 회로(51)를 구비한다. 제1 및 제2 퓨즈(F1, F2), 저항(R1) 및 트랜지스터(T1)는 고전위 전원(Vdd)과 그라운드와의 사이에 직렬 접속되어 있다. 트랜지스터(T1)는 N채널 MOS 트랜지스터로 이루어지고, 그 게이트에는 콜드 스타트 신호(CST)가 인가된다. 이 신호(CST)는 DRAM(31)의 기동시에 소정 기간동안 H 레벨이 되는 신호이며, 도시하지 않은 리셋 회로 등에 의해 생성되어 공급된다.
래치 회로(51)는 NAND 회로(52)와 인버터 회로(53)로 구성되고, 인버터 회로(53)의 출력 단자는 NAND 회로(52)의 한쪽의 입력 단자와 제1 및 제2 퓨즈(F1, F2) 사이의 노드에 접속되어, NAND 회로(52)의 출력 단자로부터 제어 신호 (BLKCLMP1)가 출력된다.
또한, NAND 회로(52)의 다른 쪽 입력 단자는 외부 입력 단자(Pad)에 접속되어 있다. 그 외부 입력 단자(Pad)는 DRAM(31) 내부에 구비된 저항에 의해 풀업되어, 외부의 시험 장치에 접속된다. 시험 장치는 DRAM(31)의 동작 시험을 행하는 것으로, 이 시험 장치로부터 외부 접속 단자(Pad)를 통해 래치 회로(51)에 테스트 신호(TEST1)가 공급되고, 이에 따라 각 셀 블록(BLK0∼BLK3)에 있어서의 결함이 있는 전류의 측정이 실시된다.
한편, 외부 입력 단자(Pad) 및 풀업 저항은 실제로는 블록 선택 회로 (36a∼36d)마다 설치되어, 각 회로(363∼36d)에 대하여 각각 테스트 신호 (TEST0∼TEST3)가 시험 장치로부터 공급된다. 또, 각 테스트 신호(TEST0∼TEST3)를 DRAM(31)의 내부에서 생성하여 공급하는 구성으로 하여도 좋다.
제1 및 제2 퓨즈(F1, F2)는 이 블록 선택 회로(36b)에 기억되는 블록 선택 정보에 따라서 어느 한쪽이 절단된다. 이 블록 선택 회로(36b)에서는 프리차지 신호(PR1)의 레벨을 제어하기 위한 블록 선택 정보를 기억하는 경우에는 제1 퓨즈 (F1)를 절단하고, 프리차지 신호(PR1)의 레벨을 제어하지 않는 경우에는 제2 퓨즈(F2)를 절단한다.
제1 퓨즈(F1)를 절단한 경우, 블록 선택 회로(36b)는 그 제1 퓨즈(F1)에 기초한 정보를 래치 회로(51)로써 래치하여, H 레벨의 제어 신호(BLKCLMP1)를 출력한다. 제2 퓨즈(F2)를 절단한 경우, 전원 투입시에 콜드 스타트 신호(CST)에 의해 활성화하는 트랜지스터(T1)에 의해 제2 퓨즈(F2)의 상태에 기초한 정보를 래치 회로(51)로써 래치하여, L 레벨의 제어 신호(BLKCLMP1)를 출력한다. 즉, 블록 선택 회로(36b)는 콜드 스타트 신호(CST)에 응답하여 기억한 블록 선택 정보를 확정한다. 그리고, 이 블록 선택 회로(36b)는 L 레벨의 콜드 스타트 신호(CST)에 의해 트랜지스터(T1)가 불활성화(오프)됨으로써 제2 퓨즈(F2)를 통해 흐르는 전류를 차단하여서, 통상 동작시에 있어서의 소비 전류의 감소에 기여하고 있다.
이어서, 프리차지 제어 회로(35a∼35d)의 구성을 도 6에 따라서 상술한다. 또한, 도 6에는 프리차지 제어 회로(35b)의 구성을 상세하게 나타내고, 다른 프리차지 제어 회로(35a, 35c, 35d)의 구성은 프리차지 제어 회로(35b)의 구성과 동일하기 때문에 이들 도면 및 설명을 생략한다.
프리차지 제어 회로(35b)는 NAND 회로(61)와 인버터 회로(62, 63)를 구비하고 있다. NAND 회로(61)에는 블록 선택 회로(36b)로부터의 제어 신호(BLKCLMP1)와 클램프 어드레스 판정 회로(34a)로부터의 어드레스 판정 신호(CLMPAdd1)가 입력되며, 출력 단자는 인버터 회로(62)의 입력 단자에 접속되고, 그 인버터 회로(62)의 출력 단자는 인버터 회로(63)의 입력 단자에 접속된다.
인버터 회로(63)는 레벨 변환 회로로서 기능한다. 즉, 전단의 NAND 회로(61) 및 인버터 회로(62)는 고전위 전원(Vdd)이 구동 전원으로서 공급되고, 인버터 회로(63)에는 프리차지 레벨(1/2 Vdd 레벨)이 구동 전원으로서 공급된다. 따라서, 프리차지 제어 회로(35b)는 제어 신호(BLKCLMP1, CLMPAdd1)에 응답하여 1/2 Vdd 레벨 또는 그라운드 레벨의 프리차지 신호(PR1)를 셀 블록(BLK1)의 이퀄라이저 회로(14)에 출력한다.
또한, 프리차지 신호(PR1)는 셀 블록(BLK1)의 인버터 회로(64)를 통해 트랜지스터(T2, T3)의 게이트에 공급된다. 이들 트랜지스터(T2, T3)는 감지 증폭기 (15)에 공급되는 전원(PSA, NSA)과 그라운드 사이에 접속되어 있다. 이에 따라, 전원(PSA, NSA)의 레벨이 프리차지 신호(PR1)의 레벨에 의해 제어된다. 이것은 감지 증폭기(15)에 있어서의 소비 전류를 저감한다.
즉, 도 9에 나타낸 바와 같이, 감지 증폭기(15)는 입출력 단자를 서로 접속한 2개의 인버터 회로로써 구성된다. 이들 인버터 회로의 입출력 단자에 접속된 비트선쌍(BLi, /BLi)의 레벨을 그라운드 레벨로 제어했을 때, 전원(PSA, NSA)이 1/2 Vdd 레벨에서는 인버터 회로를 구성하는 P채널 MOS 트랜지스터가 온으로 되어서 비트선쌍(BLi, /BLi)에 전류가 유입되어, 소비 전류가 발생하기 때문이다.
이어서, 각 셀 블록(BLK0∼BLK3)에 대한 블록 선택 정보의 결정 방법에 관해서 설명한다.
조사 시험에 있어서, 외부의 시험 장치로부터 프로빙(probing)에 의해 외부 접속 단자(Pad)를 통해 테스트 신호(TEST0∼TEST3)가 각 블록 선택 회로(36a∼36d)에 공급된다(도 5 참조).
시험 장치는 H 레벨의 테스트 신호(TEST0∼TEST3)를 공급한다. 이에 응답하여 각 블록 선택 회로(36a∼36d)는 L 레벨의 제어 신호(BLKCLMP0∼BLKCLMP3)를 출력하고, 프리차지 제어 회로(35a∼35d)는 클램프 어드레스 판정 회로(34a∼34d)로부터의 어드레스 판정 신호(CLMPAdd0∼CLMPAdd3)에 따라서 각 셀 블록(BLK0∼BLK3)에 공급하는 프리차지 신호(PRO∼PR3)의 레벨을 제어한다. 따라서, 각 테스트 신호(TEST0∼TEST3) 중 하나를 H 레벨로, 다른 것을 L 레벨로 제어하고, H 레벨로 제어하는 신호를 순차적으로 변경함으로써, 셀 블록(BLK0∼BLK3)마다 프리차지 레벨을 제어하였을 때의 소비 전류치를 계측하여, 이들을 제1 전류치(Icc2SRD0∼ Icc2SRD3)로 한다.
이어서, 전부 그라운드 레벨로 제어한 테스트 신호(TEST0∼TEST3)를 시험 장치로써 공급하고, 이 때의 소비 전류치를 계측하여, 이것을 제2 전류치(Icc2SRE)로 한다. 그리고, 제1 전류치(Icc2SRD0∼Icc2SRD3)와 제2 전류치(Icc2SRE)의 차를 구함으로써, 각 셀 블록(BLK0∼BLK)에 존재하는 결함이 있는 전류의 값을 얻을 수 있다.
이 시험 결과와 통상의 불량 메모리 셀의 검출 결과 등에 기초하여, 각 블록 선택 회로(36a∼36d)에 기억시키는 블록 선택 정보를 결정하고, 그것에 따라서 각 블록 선택 회로(36a∼36d)의 제1 퓨즈(F1) 또는 제2 퓨즈(F2)를 절단한다.
한편, 상기한 조사 시험에 있어서, 크로스 라인 결함을 내재하는 셀 블록이 복수 존재하는 경우, 시험 결과에 기초하여 결함이 있는 전류가 많은 셀 블록부터 순서대로 블록 선택 회로(36a∼36d)의 퓨즈 절단을 선택해 나간다. 그리고, 4개의 셀 블록 전체에 결함이 있는 전류가 존재하는 경우, 전체 블록 선택 회로(36a∼ 36d)의 제1 퓨즈(F1)를 절단하게 된다. 그 결과, 각 셀 블록(BLK0∼BLK3)에 있어서의 결함이 있는 전류를 거의 없앨 수 있지만, 프리차지 신호(PR0∼PR3)에 기초하여 비트선쌍(BLi, /BLi)에 대한 차지/디스차지의 횟수가 증가하고, 이것에 의한 소비 전류의 증가가 인정된다. 따라서, 이들과 셀 블록(BLK0∼BLK3)의 결함이 있는 전류 감소에 의한 소비 전력 감소를 포함하여, DRAM(31)의 소비 전력을 소정의 규정치 내로 할 수 있게 된다.
한편, 실제로 모든 블록 선택 회로(36a∼36d)의 제1 퓨즈(F1)를 절단하더라도, 각 셀 블록(BLK0∼BLK3)의 셀프 리프레시 전류는 크게 감소시킬 수 있다. 그것은 리프레시 동작에 있어서의 1회의 사이클 시간은 약 100 ns이며, 256개의 워드선 전체에 걸리는 시간은 25.6 ㎲가 된다. 리프레시 규정 시간인 2 ms에 대해서는, 리프레시 동작의 액티브 시간과 스탠바이 시간의 비율은 그 대부분이 대기 시간인데다가 하나의 블록이 Vss 레벨에서 1/2 Vdd 레벨로 프리차지하는 횟수는 전체 리프레시 횟수 중에서 1회이고, 4개의 블록이라도 4회뿐이기 때문에, 그것에 의한 소비 전류의 증가는 거의 없다.
이상 설명한 바와 같이, 본 실시예에 따르면, 이하의 효과를 나타낸다.
(1) DRAM(31)은 복수의 셀 블록(BLK0∼BLK3)과, 각 셀 블록(BLK0∼BLK3)의 비트선쌍(BL, /BL)을 프리차지하는 프리차지 신호(PRO∼PR3)를 공급하는 블록 제어 회로(33a∼33d)를 구비하고 있다. 각 블록 제어 회로(33a∼33d)는 프리차지 신호 (PR0∼PR3)의 레벨을 각 셀 블록(BLK0∼BLK3)의 액세스 상태에 따라서 워드선(WL)의 리셋 레벨로 제어하도록 했다. 이 결과, 비트선쌍(BL, /BL)과 워드선(WL)의 레벨이 일치하기 때문에, 크로스 라인 결함의 부분에 있어서의 결함이 있는 전류가 흘러 없어지기 때문에, 공정 결함에 기인하는 전류를 감소시켜 셀프 리프레시시의 소비 전력을 저감시킬 수 있다.
(2) 각 블록 제어 회로(33a∼33d)는 리프레시 어드레스 카운터(22)로부터의 리프레시용 어드레스 신호(IAdd)에 기초하여, 각 셀 블록(BLK0∼BLK3)이 활성화되기 전에 프리차지 신호(PRO∼PR3)의 레벨을 프리차지 레벨로 제어하도록 했다. 이 결과, 각 셀 블록(BLK0∼BLK3)이 활성화될 때에는 비트선쌍(BL, /BL)이 프리차지 레벨에 있기 때문에 신속하게 리프레시 동작을 행할 수 있어서, 타이밍의 어긋남 등이 발생하지 않는다.
(3) 각 블록 제어 회로(33a∼33d)는 결함 블록으로 설정되지 않은 셀 블록(BLK0∼BLK3)에 대한 프리차지 신호(PR0∼PR3)를 프리차지 레벨로 유지하도록 했다. 이 결과, 불필요한 차지/디스차지가 행해지지 않기 때문에, 이들에 의한 소비 전류의 증가가 억제된다.
또한, 상기 실시예는 이하의 형태로 변경하더라도 좋다.
○ 상기 실시예에서는 결함이 있는 전류가 내재하는 셀 블록(BLK0∼BLK3)을 활성화시키기 전에 프리차지 신호(PR0∼PR3)를 그라운드 레벨로 제어하도록 했지만, 그 제어 타이밍은 적절하게 변경할 수 있다. 예컨대, 각 셀 블록(BLK0∼BLK3)을 활성화할 때에 프리차지 신호(PRO∼PR3)를 제어할 수 있다. 그 경우, 블록 선택 회로(36a∼36d)의 제어 신호(BLKCLMP0∼BLKCLMP3) 대신에 용장 판정 회로(24) 내부의 신호를 이용할 수 있다.
도 7은 용장 판정 회로(24)의 회로도이다.
결함 메모리 셀을 구제하기 위한 결함 어드레스에 따른 퓨즈 절단 정보를 갖는 용장 ROM부로서 어드레스 신호의 수에 대응하는 복수의 퓨즈(F10∼F17)를 지니고, 이들 퓨즈(F10∼F17)에 의한 결함 어드레스와 리프레시 어드레스 카운터(22)로부터의 어드레스 신호(A7∼A0)를 각 비트마다 비교 판정하여, 그 비교 결과에 기초한 레벨의 용장 제어 신호(ROM)를 출력한다.
블록 선택 비트에 배정된 어드레스 신호(A6, A7)와, 퓨즈(F16, F17)의 상태에 따라 결함 블록 정보와 일치하면, 로우계 리셋 신호(/RST)에 의해 Vdd 레벨로 프리차지된 노드(N1)는 L 레벨로 변화된다. 이것에 기초한 신호(CLKBLK)와 그 밖의 어드레스 신호(A0∼A5) 및 퓨즈(F10∼F15)의 상태에 따라, 용장 제어 신호(ROM)의 레벨이 결정된다.
따라서, 용장을 행하는 셀 블록을 액세스하는 경우에는 신호(CLKBLK)가 H 레벨로 되고, 그 이외의 셀 블록에서는 블록 용장 판정 신호(CLKBLK)가 L 레벨로 된다. 이 신호(CLKBLK)를 제어 신호(BLKCLMP0∼BLKCLMP3) 대신에 이용함으로써 상기 실시예와 같이 프리차지 신호(PR0∼PR3)의 레벨을 제어할 수 있는 동시에, 블록 선택 회로(36a∼36d)를 생략할 수 있다.
○ 상기 실시예에서는 용장 워드선(RWL)을 구비한 DRAM(31)으로 구체화했지만, 용장 비트선을 갖춘 DRAM, 용장 워드선 및 용장 비트선을 갖춘 DRAM으로 구체화하여 실시하여도 좋다.
○ 상기 실시예에서는 4개의 셀 블록(BLK0∼BLK3)을 구비한 DRAM(31)으로 구체화했지만, 3개 이하 또는 5개 이상의 셀 블록을 갖춘 DRAM으로 구체화하여 실시하여도 좋다.
이상 상술한 바와 같이, 청구범위 제1항 내지 제12항에 기재한 발명에 의하면, 결함 블록에 공급하는 프리차지 신호의 레벨을 제어함으로써, 결함 블록에 있어서의 소비 전류를 감소시킬 수 있다.
또한, 청구범위 제10항에 기재한 발명에 따르면, 결함 블록 이외의 셀 블록에 있어서의 불필요한 차지/디스차지가 행해지지 않기 때문에, 소비 전류의 증가를 억제할 수 있다.
도 1은 일 실시예의 DRAM의 일부 블록 회로도.
도 2는 리프레시 동작의 타이밍도.
도 3은 클램프 어드레스 판정 회로의 회로도.
도 4는 클램프 어드레스 판정 회로의 동작 설명도.
도 5는 블록 선택 회로의 회로도.
도 6은 프리차지 제어 회로 및 이퀄라이즈 회로의 회로도.
도 7은 용장 판정 회로의 회로도.
도 8은 종래의 DRAM의 일부 블록 회로도.
도 9는 셀 블록의 설명도.
도 10은 종래의 리프레시 동작의 타이밍도.
도 11은 소비 전류를 설명하기 위한 파형도.
도 12는 결함이 있는 전류를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
22 : 리프레시 어드레스 카운터
24 : 용장 판정 회로
33a∼33d : 블록 제어 회로
34a∼34d : 클램프 어드레스 판정 회로
35a∼35d : 프리차지 제어 회로
36a∼36d : 블록 선택 회로
BLK0∼BLK3 : 셀 블록
BL, /BL : 비트선쌍
BLKCLMPi : 제어 신호
CLMPAddI : 어드레스 판정 신호
PR0∼PR3 : 프리차지 신호
TEEST0∼TEST3 : 테스트 신호
WL : 워드선

Claims (12)

  1. 비트선 및 워드선을 각각 갖는 복수의 셀 블록과;
    상기 복수의 셀 블록에 접속되어, 관련 셀 블록의 상기 비트선에 프리차지 신호를 각각 공급하는 복수의 블록 제어 회로를 포함하고,
    결함 셀 블록에 해당하는 상기 블록 제어 회로는 상기 비트선의 프리차지 레벨 및 상기 결함 셀 블록의 액세스 상태에 따른 상기 워드선의 리셋 레벨 중 하나를 갖는 프리차지 신호를 발생하는 것인 반도체 기억 장치.
  2. 제1항에 있어서, 상기 각각의 블록 제어 회로는 상기 결함 셀 블록이 활성화되는 경우에 프리차지 신호를 그것의 프리차지 레벨로 설정하고, 상기 결함 셀 블록이 비활성화되는 경우에 상기 프리차지 신호를 상기 리셋 레벨로 설정하는 것인 반도체 기억 장치.
  3. 제2항에 있어서, 리프레시 어드레스 신호를 출력하는 리프레시 어드레스 카운터를 더 포함하고,
    상기 각각의 블록 제어 회로는 상기 리프레시 어드레스 카운터로부터 출력되는 리프레시 어드레스 신호를 수신하고, 상기 리셋 레벨의 상기 프리차지 신호를 상기 결함 셀 블록이 활성화되기 이전에 상기 프리차지 레벨로 변경하는 것인 반도체 기억 장치.
  4. 제3항에 있어서, 상기 결함 블록보다 앞서서 활성화되는 상기 셀 블록의 최종 워드선을 활성화하는 상기 리프레시 어드레스 신호가 상기 리프레시 어드레스 카운터로부터 출력되는 경우에, 상기 각각의 블록 제어 회로는 상기 프리차지 신호를 그것의 프리차지 레벨로 설정하는 것인 반도체 기억 장치.
  5. 제3항에 있어서, 상기 각각의 블록 제어 회로는,
    상기 상기 리프레시 어드레스 카운터에 접속되어, 상기 리프레시 어드레스 신호에 따라 어드레스 판정 신호를 발생하는 어드레스 판정 회로와;
    상기 어드레스 판정 회로에 접속되어, 상기 어드레스 판정 신호에 따라 상기프리차지 신호의 레벨을 제어하는 프리차지 제어 회로를 포함하는 것인 반도체 기억 장치.
  6. 제5항에 있어서, 상기 각각의 블록 제어 회로는,
    상기 상기 프리차지 제어 회로에 접속되어 상기 결함 셀 블록에 관하여 블록 선택 정보를 기억하고, 상기 블록 선택 정보에 따라 제어 신호를 발생하는 블록 선택 회로를 더 포함하고,
    상기 프리차지 제어 회로는 상기 제어 신호와 상기 어드레스 판정 신호에 따라 상기 프리차지 신호의 레벨을 제어하는 것인 반도체 기억 장치.
  7. 제1항에 있어서, 상기 각각의 블록 제어 회로는 조사 시험에 이용된 테스트 신호를 수신하여 결함 셀 블록을 검출하는 것인 반도체 기억 장치.
  8. 제1항에 있어서, 상기 각각의 블록 제어 회로는 상기 결함 블록 이외의 상기 셀 블록에 공급하는 상기 프리차지 신호의 레벨을 상기 프리차지 레벨로 유지하는 것인 반도체 기억 장치.
  9. 제1항에 있어서, 상기 결함 셀 블록은 각 셀 블록에 내재하는 결함 어드레스의 수 및 결함 전류치 중 적어도 하나에 기초하여 미리 결정되는 것인 반도체 기억 장치.
  10. 제9항에 있어서, 상기 결함 어드레스는 하나의 셀 블록에 비트선과 워드선을 통한 전기 단락 회로를 나타내는 크로스 라인 결함이 발생하는 어드레스를 칭하고, 상기 결함 전류는 상기 크로스 라인 결함을 통하여 흐르는 전류를 칭하는 것인 반도체 기억 장치.
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