KR19990029157A - 반도체 기억 장치 - Google Patents

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KR19990029157A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

치환된 불량 메모리 셀의 스토리지 노드에 소망의 전위 레벨을 용이하고 또한 신속하게 행할 수 있는 반도체 기억 장치를 제공한다.
불량 소자 기록 모드에서는 프리차지 전위 발생 회로(1052)는 외부 제어 신호에 따라서 H 레벨 또는 L 레벨의 프리차지 전위를 발생하고, 비트선쌍에 공급한다. 주 비트선 프리차지 전위 공급선과 부 비트선 프리차지 전위 공급선과의 사이에 설치되며, 용장 메모리 셀 열과 치환될 때에 절단되는 퓨즈 소자(80)에는 불량 소자 기록 모드에서 도통 상태가 되는 패스 트랜지스터(82)가 병렬로 설치된다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 특히 불량 소자 기록 모드를 갖는 반도체 기억 장치에 관한 것이다.
반도체 기억 장치, 특히 다이내믹형 RAM(DRAM)의 고집적화가 진행됨에 따라 대기 동작 시의 소비 전력은 증가해 가는 경향에 있다. 특히, DRAM에서는 대기 중에도 기억 정보의 재판독, 재기록을 행함으로써 기억 정보를 유지하고 있기 때문에, 원리적으로도 대기 중의 소비 전력의 저감에는 한계가 있다.
그러나, 예를 들면 DRAM을 대량으로 사용하는 시스템에서는 이 대기 중의 소비 전력을 조금이라도 감소시키는 것이 필수의 과제이다.
한편으로, 고집적화에 따라 필연적으로 메모리 셀에서의 결함의 발생 빈도도 증가한다.
이러한 메모리 셀의 결함에 의해 불량이 발생한 경우, 일반적으로는 결함 메모리 셀이 존재하는 메모리 셀 열 등을 예비의 메모리 셀 열 등으로 치환하는, 소위 용장 회로에 의한 구제가 행해진다.
이 치환에 의해, 메모리 셀의 데이타의 판독, 기록 등의 기본 동작은 문제없이 행해진다. 그러나, 해당 불량을 용장 회로에서 구제해도 불량부의 누설 패스는 여전히 존재한다. 따라서, 이 점에서도 DRAM 등의 대기 중의 소비 전력은 증가하게 되는 결과가 된다.
이상의 사정을 종래의 DRAM의 구성을 도시한 도 12에 의해, 더욱 상세하게 설명한다.
우선, 각 구성 부분의 동작을 간단하게 설명한다.
용장 열 레코더(6023) 중 Y 어드레스 비교 회로(6038)에는 미리 테스트 시에 불량 비트의 존재가 판명된 어드레스가 퓨즈 회로 등의 불휘발성 메모리에 의해 기억되어 있다.
외부로부터의 어드레스 신호 A0 ∼ Ai가 상기 불량 비트가 존재하는 어드레스와 일치하지 않은 경우에는, 예를 들면 열 선택선 드라이브 회로(6034)가 활성화되며 열 선택선(이하, CS선)(6024)이 H 레벨이 된다.
비트선쌍군 단위(6102)의 I/O 게이트(6018) 등에 의해 비트선쌍 BL3, /BL3 등이 데이타 입출력선(6020)과 접속된다.
비트선쌍 BL3, /BL3 등의 전위차는 미리 이들에 접속되며, 도시하지 않은 워드선의 신호에 의해 선택된 메모리 셀의 기억 정보에 대응하여 센스 앰프(6016) 등이 증폭하고 있다.
이상의 동작에서 상기 메모리 셀의 정보가 외부로 판독된다.
한편으로, 가령 비트선 BL1에 GND 레벨과의 사이의 쇼트 부분(6200)이 존재하면, 이 비트선에 접속되는 메모리 셀의 판독, 기록 동작은 불능이 된다.
이 경우, 이 불량이 발생한 비트선이 예비의 비트선과 치환된다. 일반적으로는, 비트선 단위로 치환이 행해지는 경우외에 CS선으로 선택되는 비트선쌍군 단위로 치환이 행해진다.
즉, 이 불량이 생긴 비트선 BL1이 속하는 비트선쌍군 단위(6100)에 대응하는 CS선(6022)의 어드레스가 Y어드레스 비교 회로(6038)에 미리 프로그램된다.
외부로부터의 어드레스 신호 A0 ∼ Ai는 이 프로그램된 불량 어드레스와 Y 어드레스 비교 회로(6038)에 의해 비교된다. 양자가 일치하는 경우, 스페어 열 디코더가 활성화되는 신호(SE 신호)가 CS선 드라이브 회로(6036)에 입력되며, 스페어 비트선 스페어 BL1, 스페어/BL1 등으로 이루어지는 비트선쌍군 단위(6104)가 선택된다.
동시에, 불량 비트선 BL1을 갖는 CS선을 비활성화하는 신호(NED 신호)가 CS선 드라이브 회로(6032)에 입력된다.
따라서, 불량 비트의 치환이 행해지며 메모리 셀의 기본 동작에는 문제가 없어진다.
그러나, 비트선쌍은 메모리 셀의 정보에 따라 센스 앰프(6016)가 증폭 동작을 개시하기 전에는 예를 들면 칩 내부의 비트선 전위 발생 회로(도시하지 않음)에 의해 공급되는 전위 VBL로프리차지되어 있다. 여기서, 전위 VBL은 일반적으로 전원(6002)으로부터 공급되는 전위를 VCC로 할 때, 1/2 VCC가 되도록 설정된다.
또한, 스위칭 트랜지스터(6010)를 통해 전원(6002)과 접속되는 센스 앰프로의 제1 전원 공급선 S2P 및 스위칭 트랜지스터(6012)를 통해 접지와 접속되는 센스 앰프로의 제2 전원 공급선 S2N (이하, 양자를 총칭하여 S2선이라고 부른다)도 비트선쌍과 마찬가지로 프리차지된다.
따라서, 쇼트 부분(6200)의 존재에 의해 비트선 전위 발생 회로의 전위의 공급선으로부터 비트선쌍 BL1, /BL1을 공통적으로 전위 VBL로 하는 비트선 이퀄라이즈 회로(6014)를 통해 비트선 BL1을 경유하여 전류가 누설되는 제1 누설 패스(6202)와, S2선을 공통으로 전위 VBL로 하는 S2선 이퀄라이즈 회로(6008)로부터 S2선 및 센스 앰프(6016), 비트선 BL1을 경유하여 전류가 누설되는 제2 누설 패스(6204)가 발생한다.
그 결과, 메모리 셀부에서의 실제의 대기 전류가 증대된다고 하는 문제가 발생한다.
또한, 전위 VBL이 설계치보다도 낮아짐으로써 VBL에 대한 동작 마진이 현저하게 저하된다고 하는 문제도 있다.
이 점을 도 13의 종래의 DRAM의 동작의 타이밍차트에 의해 설명한다.
우선, 시각 t0에서는 비트선쌍은 원래 모두 전위 VBL로프리차지되어 있다.
그러나, 불량 비트가 존재하는 비트선쌍 BL1, /BL1의 전위는 전위 VBL(= 1/2 VCC)보다도 누설 전류때문에 저하된다.
또한, 센스 앰프의 S2선도 누설 전류에 의해 프리차지 전압 VBL보다도 저하된다. 여기서 주의해야 할 것은, 이 S2선의 전위 저하는 S2선에 공통적으로 접속되는 모든 센스 앰프의 동작에 영향을 주는 것이다.
행 어드레스 스트로브 신호 /RAS가 시각 t2에서 H로부터 L이 되면, 내부 신호 BLEQ가 시각 t3에서 H로부터 L이 되어, 비트선쌍은 전기적으로 분리된다.
마찬가지로, S2선의 쌍도 S2선 이퀄라이즈 회로(6008)가 오프 상태가 되어 전기적으로 분리된다.
그 후, 시각 t5에서 신호 /SOP 및 SON에 의해 스위칭 트랜지스터(6010, 6012)가 각각 온 상태가 되어 센스 앰프(6016)가 활성화된다.
그 결과, 비트선쌍 BL1, /BL1 및 스페어 BL1, 스페어 /BL1의 전위는 이들의 각각에 대응하여 선택되어 있는 메모리 셀의 기억 정보에 따라서 한쪽이 전위 VCC로 다른쪽이 접지 전위로 변화된다.
신호 NED 및 신호 SE가 시각 t8에서 L로부터 H가 되어 CS1선(6022)은 비활성 상태 그대로인 것에 반해, 스페어 CS선(6026)이 활성화되어 데이타 입출력선(I/O 선 ; 6020)으로 데이타가 출력된다.
그 후, 시각 t12에서 /RAS 신호가 L로부터 H이 되고, 시각 t13에서 BLEQ 신호는 L로부터 H가 된다.
동시에, 신호/SOP 및 SON에 의해 센스 앰프는 비활성 상태가 된다. BLEQ 신호에 의해, 비트선쌍은 다시 전위 VBL로프리차지된다. 그러나, 비트선쌍 BL1, /BL1의 전위는 누설 전류에 의해 저하하고 S2선의 전위도 저하해 간다.
이상과 같이, 누설 전류때문에 센스 앰프가 활성화되기 직전의 S2선의 전위는 VBL(= 1/2VCC)보다도 저하하게 된다. 이 때문에, 발생되는 VBL마진의 저하는 최근의 메모리의 대용량화와 함께 더욱 심각한 문제가 된다.
즉, 메모리의 대용량화와 함께 디바이스 사이즈도 미세화되고, 신뢰성 등의 관점으로부터 전원 전압의 저전압화가 필요하게 되어 있다. 이 때문에, 원래 저전압화에 의한 VBL마진의 저하가 문제외에, 누설 패스에 의한 VBL의 저하에 의해 더욱 VBL마진이 저하된다고 하는 결과를 초래하게 된다.
이상과 같이, 종래의 반도체 기억 장치에서는 제1로는 불량부의 누설 전류때문에 메모리 셀부의 실제의 대기 전류가 증대함과 동시에 전위 VBL에 대한 동작 마진이 저하된다고 하는 문제점이 있었다.
한편으로, 종래의 반도체 기억 장치에는 이하에 설명하는 바와 같은 제2 문제점도 존재하였다.
도 14는 종래의 DRAM의 구성을 도시한 일부 생략한 회로 블럭도, 도 15는 도 14에 도시한 가운데 1개의 메모리 셀 열의 구성을 상세하게 도시한 일부 생략한 회로 블럭도이다.
도 14 및 도 15를 참조하여 메모리 셀 어레이(6050)는 행렬형으로 배열된 복수의 메모리 셀 MC와 각 행에 대응하여 설치된 워드선 WL과, 각 열에 대응하여 설치된 비트선쌍 BL, /BL을 포함한다.
각 메모리 셀 MC는 대응하는 행의 워드선 WL에 접속된다. 기수번째 열의 복수의 메모리 셀 MC는 각각 비트선 BL 또는 /BL에 교대로 접속된다. 우수번째 열의 복수의 메모리 셀 MC는 각각 비트선 /BL 또는 BL에 교대로 접속된다.
각 메모리 셀 MC는 억세스용 N 채널 MOS 트랜지스터(50)와 정보 기억용 캐패시터(51)를 포함한다. 각 메모리 셀 MC의 N 채널 MOS 트랜지스터(50)의 게이트는 대응하는 행의 워드선 WL에 접속된다. N 채널 MOS 트랜지스터(50)는 대응하는 열의 비트선 BL 또는 /BL과, 그 메모리 셀 MC의 캐패시터(51)의 한쪽 전극(스토리지 노드 SN)과의 사이에 접속된다. 각 메모리 셀 MC의 캐패시터(51)의 다른쪽 전극은 셀 전위 Vcp를 받는다. 워드선 WL은 행 디코더(6020)의 출력을 전달하고, 선택된 행의 메모리 셀 MC를 활성화시킨다. 비트선쌍 BL, /BL은 선택된 메모리 셀 MC와 데이타 신호의 입출력을 행한다.
용장 메모리 셀 어레이(6052)는 열의 수가 메모리 셀 어레이(6050)보다도 적은 것을 제외하면 메모리 셀 어레이(6050)와 동일한 구성이다. 메모리 셀 어레이(6050)와 용장 메모리 셀 어레이(6052)는 동일한 행수를 갖으며 워드선 WL은 메모리 셀 어레이(6050)와 용장 메모리 셀 어레이(6052)에서 공용되고 있다.
센스 앰프 + 입출력 제어 회로(6054)는 각 열에 대응하여 설치된 열 선택 게이트(6018), 센스 앰프(6016) 및 이퀄라이저(6014)와 모든 열에 공통적으로 설치된 중간 전위 발생 회로(6040)를 포함한다. 열 선택 게이트(6018)는 각각 비트선 BL, /BL과 데이타 신호 입출력선 IO, /IO간에 접속된 N 채널 MOS 트랜지스터(41, 42)를 포함한다. N 채널 MOS 트랜지스터(41, 42)의 게이트는 열 선택선 CSL을 통해 열 디코더(6023a 또는 6023b)에 접속된다. 열 디코더(6023a 또는 6023b)에 의해서 열 선택선 CSL이 선택 레벨의 H 레벨로 상승되면, N 채널 MOS 트랜지스터(41, 42)가 도통되고, 비트선쌍 BL, /BL과 데이타 신호 입출력선쌍 IO, /IO가 결합된다.
센스 앰프(6016)는 각각 비트선 BL, /BL과 노드 N32와의 사이에 접속된 P 채널 MOS 트랜지스터(43, 44)와 각각 비트선 BL, /BL과 노드 N32'과의 사이에 접속된 N 채널 MOS 트랜지스터(45, 46)를 포함한다. MOS 트랜지스터(43, 45)의 게이트는 모두 비트선 /BL에 접속되며, MOS 트랜지스터(44, 46)의 게이트는 모두 비트선 BL에 접속된다. 노드 N32, N32'은 각각 클럭 발생 회로(도시하지 않음)로부터 출력되는 센스 앰프 활성화 신호 SON, /SOP를 받는다. 센스 앰프(6016)는 센스 앰프 활성화 신호 SON, /SOP가 각각 H 레벨 및 L 레벨이 됨에 따라 비트선쌍 BL, /BL간의 미소 전위차를 전원 전압 Vcc로 증폭한다.
이퀄라이저(6014)는 비트선 BL과 /BL간에 접속된 N 채널 MOS 트랜지스터(47)와 각각 비트선 BL, /BL과 노드 N33'과의 사이에 접속된 N 채널 MOS 트랜지스터(48, 49)를 포함한다. N 채널 MOS 트랜지스터(47 ∼ 49)의 게이트는 모두 노드 N33에 접속된다. 노드 N33은 비트선 이퀄라이즈 신호 BLEQ를 받고, 노드 N33 '은 비트선 전위 VBL(=Vcc/2)을 받는다. 이퀄라이저(6014)는 비트선 이퀄라이즈 신호 BLEQ가 활성화 레벨인 H 레벨이 됨에 따라 비트선 BL과 /BL의 전위를 비트선 전위 VBL로 이퀄라이즈한다.
중간 전위 발생 회로(6040)는 전원 전위 Vcc와 접지 전위 GND간의 중간 전위 Vcc/2를 생성하고, 생성된 중간 전위 Vcc/2를 비트선 전위 VBL로서 출력한다.
그런데, 이러한 DRAM에서는 불량 메모리 셀 MC가 용장 메모리 셀 MC와 치환되어 있어도 불량 메모리 셀 MC의 불량 상태에 의해서는 그 주변의 정상적인 메모리 셀 MC가 불량 메모리 셀 MC의 악영향을 받아 오동작을 일으키는 경우가 있다.
상세히 설명하면, 도 16에 도시한 바와 같이 DRAM은 p형 실리콘 기판(52)의 표면에 형성된다. p형 실리콘 기판(52)의 표면 상측에 게이트 산화막(도시하지 않음)을 통해 게이트 전극, 즉 워드선 WL이 형성되며, 워드선 WL 양측의 실리콘 기판(52) 표면에 n+형 소스/드레인 영역(53)이 형성되어, 메모리 셀 MC의 N 채널 MOS 트랜지스터(50)가 형성된다. N 채널 MOS 트랜지스터(50)의 소스/드레인 영역(53) 중 한쪽은 비트선 BL에 접속되며, 다른쪽 표면 상에 도전층(54), 유전체층(55) 및 도전층(56)이 적층되어 메모리 셀 MC의 캐패시터(51)가 형성된다. 도전층(54)은 캐패시터(51)의 한쪽 전극, 즉 스토리지 노드 SN이 되며, 도전층(56)은 캐패시터(51)의 다른쪽 전극이 된다. 도면에서는 3개의 메모리 셀 MC1 ∼ MC3이 도시된다.
이제, 중앙의 메모리 셀 MC2의 게이트 전극 즉 워드선 WL2와 실리콘 기판(52)과의 사이에 미소한 도전성의 이물질이 존재하는 것으로 한다. 또한, 이물질은 미소하므로, 메모리 셀 MC2는 불량이지만 데이타의 기록은 가능하며, 워드선 WL2는 정상적으로 구동되게 한다.
불량 메모리 셀 MC2의 스토리지 노드 SN에 L 레벨이 기록되며, 정상 메모리 셀 MC1의 스토리지 노드 SN에 H 레벨이 기록되어 있는 경우에서, 메모리 셀 MC2에 대응하는 워드선 WL2가 H 레벨로 상승되면, 워드선 WL2로부터 이물질을 통해 실리콘 기판(52)에 정(正)의 전하(정공)가 주입된다. 이 정의 전하에 의해서 실리콘 기판(52)이 국소적으로 정전위가 되며, 그 정전위의 부분과 메모리 셀 MC2의 스토리지 노드 SN과의 사이의 pn 접합이 순 바이어스되기 때문에, L 레벨의 스토리지 노드 SN으로부터 실리콘 기판(52)에 부(負)의 전하(전자)가 유출된다. 이 부의 전하는 이웃하는 메모리 셀 MC1의 H 레벨의 스토리지 노드 SN까지 이동하여, 그 스토리지 노드 SN을 L 레벨로 하강되게 한다.
따라서, 이러한 불량 메모리 셀 MC를 용장 메모리 어레이(6052)의 정상적인 메모리 셀 MC와 치환하여도 불량 메모리 셀 MC 주변의 메모리 셀 MC가 오동작을 일으키게 되므로, DRAM은 정상적으로 동작하지 않는 경우가 있다.
그래서, 불량 메모리 셀 MC의 스토리지 노드 SN에 L 레벨을 기록하고, 다른 정상 메모리 셀 MC의 스토리지 노드 SN에 H 레벨을 기록하여, 불량 메모리 셀 MC에 대응하는 워드선 WL을 H 레벨로 상승시킨 후, 정상 메모리 셀 MC의 데이타를 판독하고, 그 결과 정상 메모리 셀 MC의 스토리지 노드 SN이 원래의 H 레벨인 경우에는 정상이라고 판정하고, 정상 메모리 셀 MC의 스토리지 노드 SN이 L 레벨로 반전하고 있는 경우에는 불량이라고 판정하는 테스트에 의해, 상기 불량을 검출하는 것이 가능해졌다.
그러나, 종래의 DRAM에서는 용장 메모리 셀 MC에 의해 치환된 불량 메모리 셀 MC로 억세스할 수 없으므로, 치환된 불량 메모리 셀 MC의 스토리지 노드 SN에 L 레벨을 기록할 수는 없었다.
또한 도 14에서 도시한 바와 같이, 각 열의 복수의 메모리 셀 MC가 비트선BL과 /BL에 교대로 접속되어 있으므로 각 메모리 셀 MC의 스토리지 노드 SN에 동일한 논리 레벨을 기록하는 경우에도 비트선 BL과 /BL에 제공되는 논리 레벨을 각 메모리 셀 MC의 어드레스에 의해서 전환될 필요가 있으며, 각 메모리 셀 MC의 스토리지 노드 SN으로의 논리 레벨의 기록은 용이하지는 않았다. 특히, 불량 메모리 셀 MC가 용장 메모리 셀 MC로 치환되어 있는 경우에는, 비트선 BL에 접속된 불량 메모리 셀 MC가 비트선 BL'에 접속된 용장 메모리 셀 MC로 치환되어 있을 때와, 비트선/BL'에 접속된 용장 메모리 셀 MC에서 치환되어 있을 때가 있으며, 용장 메모리 셀 MC의 스토리지 노드 SN으로의 논리 레벨의 기록은 더욱 용이하지 않았다.
이상 설명한 문제점 중 제1 문제점에 대처할 수 있는 반도체 기억 장치의 구성이 일본 특개평 8-180699호 공보에 개시되어 있다.
도 17은 일본 특개평 8-180699호 공보에 개시된 DRAM의 주요부의 개략 블럭도이다.
도 17 중, 도 12와 동일한 부호는 동일한 구성 요소를 나타낸다.
도 12에 도시한 종래예와 다른 점은 비트선 및 센스 앰프의 S2선의 프리차지 전위 VBL을 공급하는 전원선 VBL1, VBL2, …, VBLS를 비트선쌍군 단위마다 CS선과 평행하게 배치하고 있는 것이다.
이들 프리차지 전위 전원선과, 대응하는 메모리 셀 어레이부는 각각 불휘발성 스위치 수단, 예를 들면 퓨즈 소자에 의해 접속되어 있다.
또한, S2선은 불량 비트가 존재하는 경우에 치환이 행해지는 단위로, 비트선쌍군 단위 6100, 6102, 6104 등마다 분리되어 있다. 그 각각에는 S2선쌍간의 접속을 개폐하는 S2선 이퀄라이즈 회로 S2-EQ가 설치되어 있다.
여기서, 예를 들면 비트선쌍군 단위(6100) 중 비트선 BL1에 접속하는 메모리 셀에 쇼트 부분(6200)이 있는 경우에는 퓨즈 소자(6028)를 절단한다.
이에 따라, 종래예에서는 불량 비트가 존재하는 비트선쌍군 단위의 치환 후에도 제1 및 제2 누설 패스가 존재하는 것에 반해, 본 구성에서는 양 누설 패스가 차단되어 누설 전류가 흐르지 않는다.
따라서, 치환 후의 불량 비트에 의한 대기 전류의 증가를 막는 것이 가능해진다.
도 18은 제1 실시예의 동작을 도시한 타이밍차트이다.
기본적으로는, 도 13에 도시한 종래예의 동작과 마찬가지이다. 불량 비트가 접속하는 비트선쌍 BL1, /BL1에서도 센스 동작이 행해지며, 비트선쌍간의 전위가 증폭된다.
이 경우, 비트선 BL1과 접지와의 사이에 누설이 있으므로, 비트선 BL1이 L레벨, 비트선/BL1이 H 레벨로 증폭된다.
그러나, 이 비트선쌍은 예비의 비트선쌍, 스페어 BL1 및 스페어 /BL1으로 치환되어 있으므로, 기본 동작에는 아무런 영향이 나타나지 않는다.
그 후, 시각 t9에서 비트선쌍 BL1 및 /BL1은 신호 BLEQ가 L 레벨로부터 H 레벨이 되어 양자가 접속되고, 1/2 VCC레벨이 된다. 그러나, 전류의 누설때문에 상기 비트선쌍의 전압 레벨은 서서히 저하되고, 시각 t10에서 충분히 전위가 하강되어 일정치가 된다.
퓨즈 소자(28)가 절단되어 있으므로, 이 후에는 누설 전류가 흐르지 않는다.
도 12에 도시한 종래의 용장 회로에서는 불량이 속하는 비트선쌍군 단위를 구제하여도 대기시의 전류 증가를 구제하는 것은 불가능하였다.
그에 대해, 도 17에 도시한 구성과 같이 치환 단위로 S2선을 분리함과 동시에, 비트선 및 S2선의 프리차지 전원 배선을 분리하고 퓨즈 소자에 의해 누설 전류패스를 절단하면, 상술한 제1 문제점을 경감할 수 있게 된다.
그러나, 도 17에 도시한 바와 같은 구성의 DRAM에 의해서도 상술한 바와 같은 제2 문제점 즉 용장 메모리 셀 MC에 의해 치환된 불량 메모리 셀 MC로 억세스할 수 없으므로, 치환된 불량 메모리 셀 MC의 스토리지 노드 SN에 소망의 논리 레벨을 기록하는 것은 할 수 없는데 대해서는 대처할 수 없다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 치환된 불량 메모리 셀의 스토리지 노드에 소망의 논리 전위 레벨을 기록할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리 셀의 스토리지 노드로의 논리 전위 레벨의 기록을 용이하고 또한 신속하게 행할 수 있는 반도체 기억 장치를 제공하는 것이다.
제1 발명에 따른 반도체 기억 장치는, 불량 소자 기록 모드를 갖는 반도체 기억 장치로서 행렬형으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 어레이 중의 메모리 셀 열 중 불량인 메모리 셀을 포함하는 메모리 셀 열과 치환하기 위한 적어도 1개의 메모리 셀 열을 포함하는 용장 메모리 셀 어레이와, 각메모리 셀 행에 대응하여 설치되며, 메모리 셀 어레이 및 용장 메모리 셀 어레이에 공통적으로 설치된 워드선과, 각 메모리 셀 열에 대응하여 설치되는 비트선쌍과, 비트선쌍의 이퀄라이즈 전위를 생성하는 내부 전위 발생 수단을 구비하고, 내부 전위 발생 수단은 불량 소자 기록 모드가 지정됨에 따라 제1 또는 제2 논리 레벨의 이퀼라이즈 전위를 출력하고, 비트선쌍과 내부 전위 발생 수단을 도통 상태 또는 차단 상태로 설정하는 전위 공급 제어 수단을 더 구비하며, 전위 공급 제어 수단은 비트선쌍과 내부 전위 발생 수단과의 접속 경로를 접속 상태 및 차단 상태 중 어느 한쪽에 불휘발적으로 설정 가능한 제1 스위치 수단과, 제1 스위치 수단과는 병렬로 설치되며, 불량 소자 기록 모드가 지정되어 있는 기간 중에는 도통 상태가 되는 제2 스위치 수단을 포함하고, 불량 소자 기록 모드가 지정되어 있는 기간에서 행 어드레스 신호에 따라 메모리 셀 어레이 중 워드선을 선택하고, 내부 전위 발생 수단으로부터 비트선을 통해 공급되는 제1 또는 제2 논리 레벨을, 선택된 워드선에 대응하는 메모리 셀에 동시에 기록하는 기록 수단을 더 구비한다.
제2 발명에 따른 반도체 기억 장치는, 불량 소자 기록 모드를 갖는 반도체 기억 장치로, 행렬형으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 구비하고, 메모리 셀 어레이는 소정수의 메모리 셀 열을 단위로 하는 복수의 메모리 셀 블럭으로 분할되며, 메모리 어레이 중의 메모리 셀 블럭 중 불량인 메모리 셀을 포함하는 메모리 셀 블럭과 치환하기 위한 적어도 1개의 용장 메모리 셀 블럭을 포함하는 용장 메모리 셀 어레이와, 각 메모리 셀 행에 대응하여 설치되며 메모리 셀 어레이 및 용장 메모리 셀 어레이에 공통적으로 설치된 워드선과, 각 메모리 셀 열에 대응하여 설치되는 비트선쌍과 비트선쌍의 이퀄라이즈 전위를 생성하는 내부 전위 발생 수단을 더 구비하고, 내부 전위 발생 수단은 불량 소자 기록 모드가 지정됨에 따라 제1 또는 제2 논리 레벨의 이퀄라이즈 전위를 출력하고, 메모리 셀 블럭이 포함하는 소정수의 비트선쌍과 내부 전위 발생 수단을 도통 상태 또는 차단 상태로 설정하는 전위 공급 제어 수단을 더 구비하고, 전위 공급 제어 수단은 메모리 셀블럭이 포함하는 소정수의 비트선쌍과 내부 전위 발생 수단과의 접속 경로를 접속 상태 및 차단 상태 중 어느 한쪽에 메모리 셀 블럭마다 또한 불휘발적으로 설정 가능한 제1 스위치 수단과, 제1 스위치 수단과는 병렬로 설치되며 불량 소자 기록 모드가 지정되어 있는 기간 중에는 도통 상태가 되는 제2 스위치 수단을 포함하고, 불량 소자 기록 모드가 지정되어 있는 기간에서 행 어드레스 신호에 따라서 메모리 셀 어레이 중 워드선을 선택하고, 내부 전위 발생 수단으로부터 비트선쌍을 통해 공급되는 제1 또는 제2 논리 레벨을, 선택된 워드선에 대응하는 메모리 셀에 동시에 기록하는 기록 수단을 더 구비한다.
도 1은 본 발명의 제1 실시 형태의 DRAM(1000)의 구성을 도시한 개략 블럭도.
도 2는 1개의 메모리 셀 열의 구성을 상세하게 도시한 일부 생략한 회로 블럭도.
도 3은 메모리 매트(1032) 중 일부를 추출하여 도시한 주요부 회로도.
도 4는 프리차지 전위 발생 회로(1052)의 구성을 도시한 회로도.
도 5는 DRAM(1000)의 동작을 설명하는 타이밍차트.
도 6은 모드 설정 회로의 제1 내부 회로의 구성을 도시한 회로도.
도 7은 모드 설정 회로의 제2 내부 회로의 구성을 도시한 회로도.
도 8은 모드 설정 회로의 동작을 설명하기 위한 타이밍 차트.
도 9는 1개의 메모리 셀 열의 다른 변형예의 구성을 상세하게 도시한 일부 생략한 회로 블럭도.
도 10은 1개의 메모리 셀 열의 또 다른 변형예의 구성을 상세하게 도시한 일부 생략한 회로 블럭도.
도 11은 본 발명의 제2 실시 형태의 DRAM(5000)의 구성을 도시한 개략 블럭도.
도 12는 제1 종래예의 DRAM의 구성을 도시한 개략 블럭도.
도 13은 제1 종래예의 DRAM의 동작을 설명하기 위한 타이밍차트.
도 14는 제1 종래예의 DRAM의 구성을 일부 추출하여 도시한 개략 블럭도.
도 15는 제1 종래예의 DRAM의 1개의 메모리 셀 열의 구성을 상세하게 도시한 일부 생략한 회로 블럭도.
도 16은 제1 종래예의 DRAM의 단면 구성을 도시한 단면도.
도 17은 제2 종래예의 DRAM의 구성을 도시한 개략 블럭도.
도 18은 제2 종래예의 DRAM의 동작을 설명하기 위한 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
1000 : DRAM
1002, 1004, 1006 : 외부 제어 신호 입력 단자
1008 : 어드레스 신호 입력 단자
1016 : 데이타 입출력 단자
1018 : 접지 단자
1020 : 전원 단자
1022 : 클럭 발생 회로
1024 : 행 및 열 어드레스 버퍼
1026 : 행 디코더
1028 : 열 디코더
1030 : 용장 열 디코더
1032 : 메모리 매트
1034 : 메모리 셀 어레이
1036 : 용장 메모리 셀 어레이
1038 : 센스 앰프 + 입출력 제어 회로
1040 : 데이타 입력 버퍼
1042 : 데이타 출력 버퍼
1050 : 전원 회로
1052 : 프리차지 전위 발생 회로
2100 : Vcc/2 발생 회로
2200 : 전환 회로
2300 : 기록 전위 발생 회로
＜제1 실시 형태＞
도 1은 본 발명의 제1 실시 형태의 다이내믹 랜덤 억세스 메모리(이하, DRAM으로 칭함)(1000)의 구성을 도시한 블럭도이다.
도 1을 참조하여, 이 DRAM(1000)은 제어 신호 입력 단자(1002 ∼ 1006)와, 어드레스 신호 입력 단자군(1008)과, 데이타 신호 입출력 단자군(1016)과, 접지 단자(1018)와, 전원 단자(1020)를 구비한다.
또한, 이 DRAM(1000)은 클럭 발생 회로(1022)와, 행 및 열 어드레스 버퍼(1024)와, 행 디코더(1026)와, 열 디코더(1028)와, 용장 열 디코더(1030)와, 메모리 매트(1032)와, 데이타 입력 버퍼(1040) 및 데이타 출력 버퍼(1042)를 구비하고, 메모리 매트(1032)는 메모리 셀 어레이(1034), 용장 메모리 셀 어레이(1036) 및 센스 앰프 + 입출력 제어 회로(1038)를 포함한다.
클럭 발생 회로(1022)는 제어 신호 입력 단자(1002, 1004)를 통해 외부로부터 제공되는 신호 EXT. /RAS, EXT. /CAS에 기초하여 소정의 동작 모드를 선택하고, DRAM 전체를 제어한다.
행 및 열 어드레스 버퍼(1024)는 어드레스 신호 입력 단자군(1008)을 통해 외부로부터 제공되는 어드레스 신호 A0 ∼ Ai (단, i는 자연수)에 기초하여 행 어드레스 신호 RA0 ∼ RAi 및 열 어드레스 신호 CA0 ∼ CAi를 생성하고, 생성된 신호 RA0 ∼ RAi 및 CA0 ∼ CAi를 각각 행 디코더(1026) 및 열 디코더(1028)에 제공한다.
메모리 매트(1032)는 각각이 1비트의 데이타를 기억하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은 행 어드레스 및 열 어드레스에 의해 결정되는 소정의 어드레스에 배치된다.
행 디코더(1026)는 행 및 열 어드레스 버퍼(1024)로부터 제공된 행 어드레스 신호 RA0 ∼ RAi에 응답하여 메모리 셀 어레이(1034)의 행 어드레스를 지정한다. 열 디코더(1028)는 행 및 열 어드레스 버퍼(1024)로부터 제공된 열 어드레스 신호 CA0 ∼ CAi에 응답하여 메모리 셀 어레이(1034)의 열 어드레스를 지정한다.
열 디코더(1028) 및 용장 열 디코더(1030) 내에는 메모리 셀 어레이(1034) 중 불량인 메모리 셀을 포함하는 열 어드레스 및 그 열 어드레스로 치환되는 용장 메모리 셀 어레이(1036)의 열 어드레스를 프로그램하기 위한 퓨즈군(도시하지 않음)이 설치된다. 퓨즈군에 의해서 프로그램된 불량인 열 어드레스에 대응하는 열 어드레스 신호 CA0 ∼ CAi가 입력된 경우에는, 열 디코더(1028)는 그 열 어드레스를 지정하지 않고, 용장 열 디코더(1030)는 그 열 어드레스 대신에 프로그램된 용장 메모리 셀 어레이(1036)의 열 어드레스를 지정한다. 즉, 메모리 셀 어레이(1034) 내의 불량 메모리 셀을 포함하는 불량 메모리 셀 열은 용장 메모리 셀 어레이(1036)의 정상적인 메모리 셀 열과 치환된다.
센스 앰프 + 입출력 제어 회로(1038)는 행 디코더(1026) 및 열 디코더[1028; 또는 용장 열 디코더(1030)]에 의해서 지정된 어드레스의 메모리 셀을 데이타신호 입출력선쌍 IOP의 일단에 접속한다. 데이타 신호 입출력선쌍 IOP의 타단은 데이타 입력 버퍼(1040) 및 데이타 출력 버퍼(1042)에 접속된다. 데이타 입력 버퍼(1040)는 기록 모드시에 제어 신호 입력 단자(1006)를 통해 외부로부터 제공되는 신호 EXT. /WE에 응답하여 데이타 신호 입출력 단자군(1016)으로부터 입력된 데이타를 데이타 신호 입출력단쌍 IOP를 통해 선택된 메모리 셀에 제공한다. 데이타 출력 버퍼(1042)는 판독 모드시에 선택된 메모리 셀로부터의 판독 데이타를 데이타 입출력 단자군(1016)으로 출력한다.
전원 회로(1050)는 외부 전원 전위 Vcc와 접지 전위 Vss를 받아 DRAM(1000)의 동작에 필요한 각종의 내부 전원 전위를 공급한다. 전원 회로(1050)는 메모리 셀 어레이(1034) 중에 포함되는 비트선쌍에 대한 프리차지 전위VBL을 공급하는 프리차지 전위 발생 회로(1052)를 포함한다.
도 2는 도 1에 도시한 DRAM(1000)의 구성 중 1개의 메모리 셀 열의 구성을 상세하게 나타낸 일부 생략한 회로 블럭도이며, 도 15와 대비되는 도면이다. 단, 도 2에서는 비트선쌍과 IO선쌍을 선택적으로 접속하는 열 선택 게이트(6018) 등의 구성 부분에 대해서는 도시를 생략하고 있다.
도 2를 참조하여, 메모리 셀 어레이(1034) 또는 용장 메모리 셀 어레이(1036)는 행렬형으로 배열된 복수의 메모리 셀 MC와, 각 행에 대응하여 설치된 워드선 WL과, 각 열에 대응하여 설치된 비트선쌍 BL, /BL을 포함한다.
각 메모리 셀 MC는 대응하는 행의 워드선 WL에 접속된다. 기수번째 열의 복수의 메모리 셀 MC는 각각 비트선 BL 또는 /BL에 교대로 접속된다. 우수번째 열의 복수의 메모리 셀 MC는 각각 비트선/BL 또는 BL에 교대로 접속된다.
각 메모리 셀 MC는 도 15에 도시한 종래예와 마찬가지의 구성을 갖으므로, 동일한 부분에는 동일한 부호를 부쳐서 그 설명은 반복하지 않는다.
각 열에 대응하여 센스 앰프(6016) 및 이퀄라이저(6014)가 설치되며, 모든 열에 공통적으로 프리차지 전위 발생 회로(1052)가 설치된다.
센스 앰프(6016)는 각각 비트선 BL, /BL과 노드 N32와의 사이에 접속된 P 채널 MOS 트랜지스터(43, 44)와, 각각 비트선 BL, /BL과 노드 N32'과의 사이에 접속된 N 채널 MOS 트랜지스터(45, 46)를 포함한다. MOS 트랜지스터(43, 45)의 게이트는 모두 비트선/BL에 접속되며, MOS 트랜지스터(44, 46)의 게이트는 모두 비트선 BL에 접속된다. 노드 N32, N32'은 각각 클럭 발생 회로(1022)로부터 출력되는 센스 앰프 활성화 신호 SON, /SOP를 받는다.
센스 앰프(6016)는, 통상의 판독 동작에서는 센스 앰프 활성화 신호 SON, /SOP가 각각 H 레벨 및 L 레벨이 됨에 따라 비트선쌍 BL, /BL간의 미소 전위차를 전원 전압 Vcc에 증폭한다.
후에 설명한 바와 같이, 불량 소자 기록 모드가 지정되어 있는 기간 중에는 센스 앰프(6016)는 불활성화되어 있다.
이퀄라이저(6014)는 비트선 BL과 /BL간에 접속된 N 채널 MOS 트랜지스터(47)와, 각각 비트선 BL, /BL과 노드 N33'과의 사이에 접속된 N 채널 MOS 트랜지스터(48, 49)를 포함한다. N 채널 MOS 트랜지스터(47 ∼ 49)의 게이트는 모두 노드 N33에 접속된다. 노드 N33은 비트선 이퀄라이즈 신호 BLEQ를 받고, 노드 N33'은 부 비트선 전위 공급 배선 LVBL과 접속된다.
이퀄라이저(6014)는 비트선 이퀄라이즈 신호 BLEQ가 활성화 레벨의 H 레벨이 됨에 따라 비트선BL과 /BL의 전위를 부 비트선 전위 공급 배선 LVBL에 의해 공급되는 프리차지 전위 VBL로 이퀄라이즈한다. 부 비트선 전위 공급 배선LVBL은 서로 병렬로 접속되는 퓨즈 소자(80)와 패스 트랜지스터(82)를 통해 주 비트선 전위 공급 배선 MVBL과 접속하고 있다. 패스 트랜지스터(82)는 불량 소자 기록 모드가 지정됨에 따라서 활성이 되는 불량 소자 기록 모드 지정 신호 TMS에 의해 제어되어 불량 소자 기록 모드 기간 중에는 도통 상태가 된다.
프리차지 전위 발생 회로(1052)는 출력 노드 NB와 내부 전원 전위 VccA와 접지 전위 Vss간의 중간 전위 Vcc/2를 생성하는 Vcc/2 발생 회로(2100)와, Vcc/2 발생 회로(2100)의 출력을 받아 불량 소자 기록 모드 지정 신호 TMS로 제어되어 출력 노드 NB로 중간 전위 Vcc/2를 전달하거나 또는 차단하는 전환 회로(2200)와, 특수 기록 레벨 지정 신호 SVBL에 따라 H 레벨의 전위(내부 전원 전위 VccA) 또는 L 레벨의 전위(접지 전위 Vss) 중 어느 하나의 전위를 출력하는 기록 전위 발생 회로(2300)를 포함한다.
프리차지 전위 발생 회로(1052)의 출력 노드 NB로부터 출력되는 전위가 주 비트선 전위 공급 배선 MVBL에 의해 전달된다.
도 3은 도 2에 도시한 메모리 셀 열과 동등한 구성이 메모리 셀 어레이(1034) 및 용장 메모리 셀 어레이(1036) 양쪽에 포함되어 있는 경우의 메모리 매트(1032)의 일부를 추출하여 도시한 주요부 회로도이다.
메모리 셀 어레이(1034)에 포함되는 비트선쌍 BL, /BL로 프리차지 전위를 공급하는 부 비트선 전위 공급 배선 LVBL도 용장 메모리 셀 어레이(1036)에 포함되는 비트선쌍 스페어 BL, 스페어 /BL로 프리차지 전위를 공급하는 부 비트선 전위 공급 배선 LVBL도 모두 퓨즈 소자(80)를 통해 주 비트선 전위 공급 배선 MVBL과 접속하고 있다.
또한, 각 퓨즈 소자(80)에는 병렬로 신호 TMS에 의해 제어되는 패스 트랜지스터(82)가 설치되어 있다.
따라서, 비트선쌍 BL, /BL에 접속하는 메모리 셀에 불량이 존재하고 이 비트선쌍 BL, /BL이 비트선쌍 스페어 BL, 스페어/BL로 치환되어 있는 경우에는 비트선쌍BL, /BL에 대응하는 퓨즈 소자(80)가 절단되며, 스탠바이시의 누설 전류의 발생이 방지된다.
한편, 불량 소자 기록 모드가 지정되고 신호 TMS가 활성 상태(H 레벨)가 되면 패스 트랜지스터(80)가 도통 상태가 되므로, 신호 BLEQ의 활성화에 따라서 비트선쌍 BL, /BL에도 비트선쌍 스페어 BL, 스페어 /BL에도 주 비트선 전위 공급 배선 MVBL을 통해 프리차지 전위 발생 회로(1052)로부터의 전위가 공급된다.
도 4는 도 1에 도시한 프리차지 전위 발생 회로(1052)의 구성을 도시한 회로도이다.
프리차지 전위 발생 회로(1052)는 보다 상세하게는 신호 TMS의 활성화/비활성화에 따라서 3개의 프리차지 전위를 발생하고 내부 전위 Vcc/2를 생성하는 Vcc/2 발생 회로(2100)와, 특수 기록 레벨 지정 신호 SVBL에 따라 출력 노드 NB에 H 레벨의 전위(내부 전원 전위 VccA) 또는 L 레벨의 전위(접지 전위 Vss) 중 어느 하나의 전위를 출력하는 기록 전위 발생 회로(2300)와, Vcc/2 발생 회로(2100)의 출력과 기록 전위 발생 회로(2300)의 출력을 받아서 불량 소자 기록 모드 지정 신호 TMS가 불활성인 기간에는 Vcc/2 발생 회로(2100)의 출력을, 불량 소자 기록 모드 지정 신호 TMS가 활성인 기간에는 기록 전위 발생 회로(2300)의 출력을 각각 선택적으로 출력 노드 NB에 제공하는 전환 회로(2200)를 포함한다.
또, 이하에서는 외부 전원 전위 Vcc로부터 전원 회로(1050)가 생성하는 내부 전원 전위를 전위 Vcca라고 부르기로 한다.
Vcc/2발생 회로(2100)는 소스가 내부 전원 전위 VccA를 받아 신호 TMS의 불활성화에 따라서 도통 상태가 되는 P 채널 MOS 트랜지스터(2102)와, P 채널 MOS 트랜지스터(2102)의 드레인과 노드 Nn과의 사이에 직렬로 접속되는 저항체(2104) 및 N 채널 MOS 트랜지스터(2106)와, 노드 Nn과 접지 전위와의 사이에 직렬로 접속되는 저항체(2108) 및 N 채널 MOS 트랜지스터(2110)를 포함한다.
N 채널 MOS 트랜지스터(2106)와 N 채널 MOS 트랜지스터(2110)는 각각 내부 전원 전위 VccA로부터 접지 전위로 향하는 방향이 순방향이 되도록 다이오드가 접속되어 있다.
Vcc/2발생 회로(2100)는 또한 P 채널 MOS 트랜지스터(2102)의 드레인과 노드 Np와의 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터(2112) 및 저항체(2114)와, 노드 Np와 접지 전위와의 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터(2116) 및 저항체(2118)를 포함한다.
P 채널 MOS 트랜지스터(2112)와 P 채널 MOS 트랜지스터(2116)는 각각 내부 전원 전위 VccA로부터 접지 전위로 향하는 방향이 순방향이 되도록 다이오드가 접속되어 있다.
Vcc/2 발생 회로(2100)는 또한 내부 전원 전위 VccA와 접지 전위와의 사이에 직렬로 노드 Nc를 통해 접속되는 N 채널 MOS 트랜지스터(2120) 및 P 채널 MOS 트랜지스터(2122)를 포함한다.
N 채널 MOS 트랜지스터(2120)의 게이트는 N 채널 MOS 트랜지스터(2106)의 게이트 전위를 받고, P 채널 MOS 트랜지스터(2122)의 게이트는 P 채널 MOS 트랜지스터(2116)의 게이트 전위를 받는다.
여기서, 저항체(2104, 2110)의 저항치 및 저항체(2114, 2118)의 저항치는 각각 같아지도록 설정되어 있는 것으로 한다.
또한, N 채널 MOS 트랜지스터(2106, 2110, 2120)의 특성 및 P 채널 MOS 트랜지스터(2112, 2116, 2122)의 특성도 각각 같아지도록 설정되어 있는 것으로 한다.
따라서, 노드 Nn의 전위 레벨은 내부 전원 전위 VccA의 1/2이 되어 있고, 다시 말해 N 채널 MOS 트랜지스터(2106)의 게이트 전위는 그 소스가 이 노드 Nn의 전위 레벨이 되도록 바이어스되어 있게 된다.
마찬가지로 해서, 노드 Np의 전위 레벨은 내부 전원 전위 VccA의 1/2이 되어 있고, 다시 말해서 P 채널 MOS 트랜지스터(2116)의 게이트 전위는 그 소스가 이 노드 Np의 전위 레벨이 되도록 바이어스되어 있게 된다.
즉, N 채널 MOS 트랜지스터(2120)의 게이트 및 P 채널 MOS 트랜지스터(2122)의 게이트는 이들 접속점의 노드 Nc의 전위 레벨이 내부 전원 전위 VccA의 1/2이 되도록 바이어스되어 있게 된다. 따라서, 노드 Nc의 전위 레벨은 내부 전원 전위 VccA의 1/2로 제어된다.
한편, 기록 전위 발생 회로(2300)는 내부 전원 전위 VccA와 접지 전위와의 사이에 직렬로 노드 Nw를 통해 접속되는 P 채널 MOS 트랜지스터(2302) 및 N 채널 MOS 트랜지스터(2304)와, 신호 SVBL을 받아 출력 게이트가 P 채널 MOS 트랜지스터(2302) 및 N 채널 MOS 트랜지스터(2304)의 게이트와 접속하는 인버터(2306)를 포함한다.
또한, 전환 회로(2200)는 노드 Nc와 노드 NB와의 접속을 신호 TMS 불활성화(L 레벨로의 변화)에 따라 도통 상태로 하는 트랜스미션 게이트(2302)와, 노드 Nw와 노드 NB와의 접속을 신호 TMS 활성화(H 레벨로의 변화)에 따라서 도통 상태로 하는 트랜스미션 게이트(2304)와, 신호 TMS를 받아 반전한 신호를 트랜스미션 게이트(2302, 2304)에 제공하는 인버터(2306)를 포함한다.
도 5는 도 1에 도시한 DRAM(1000)의 동작을 설명하는 타이밍차트이다.
도 5를 참조하여, 시각 t1에서 외부 열 어드레스 스트로브 신호 EXT. /CAS 및 외부 기록 인에이블 신호 EXT. /WE가 활성화(L 레벨로의 변화)된 후, 시각 t2에서 외부 행 어드레스 스트로브 신호 EXT. /RAS가 활성화(L 레벨로의 변화)된다. 이에 따라, 소위 WCBR 조건이 지정되며 불량 소자 기록 모드가 셋트된다.
이에 따라, 시각 t3에서 테스트 모드 지정 신호 TMS가 활성화(H로의 변화)된다.
또한, WCBR 조건이 지정된 시각 t2에서의 어드레스 신호치에 따라 후에 설명하는 바와 같이 불량 소자 기록 모드에서 기록되는 데이타의 레벨이 지정된다. 도 5의 예에서는 L 레벨의 기록이 지정되며, 신호 SVBL의 레벨은 실선으로 나타낸 바와 같이 시각 t4에서 L 레벨이 된다.
시각 t2에서 비트선 이퀄라이즈 신호가 활성화됨에 따라 Vcc/2의 전위 레벨로 되어 있는 주 비트선 전위 공급 배선 MVBL의 전위는 시각 t4에서 신호SVBL에 따라 프리차지 전위 발생 회로(1052)로부터 출력되는 L 레벨이 된다.
한편, 퓨즈가 절단되어 있는 부 비트선 전위 공급 배선 LVBL의 전위 레벨도 신호 TMS가 활성이 되는데 따라 패스 트랜지스터(82)가 도통 상태가 되기 때문에 시각 t4에서 L 레벨이 된다.
불량 소자 기록 모드가 지정된 후의 시각 t6에서 외부 행 어드레스 스트로브 신호 EXT. /RAS가 활성화(L 레벨로의 변화)되고, 행 어드레스가 받아들여진다.
시각 t7에서 상기 행 어드레스에 따라 선택된 워드선 WL의 전위 레벨이 활성화된다. 이에 따라, 활성화된 워드선에 접속되는 모든 메모리 셀에 대해 L 레벨의 데이타가 기록된다.
시각 t8에서 선택된 워드선의 전위 레벨이 불활성화된다.
이 시각 t5 ∼ 시각 t9까지의 기간, 즉 불량 소자 기록 모드 기간 중에는 센스 앰프는 활성화되지 않는다.
계속해서, 시각 t10에서 외부 기록 인에이블 신호 EXT. /WE가 불활성대로 외부 열 어드레스 스트로브 신호 EXT. /CAS가 활성화(L 레벨로의 변화)된 후, 시각 t11에서 외부 행 어드레스 스트로브 신호 EXT. /RAS가 활성화(L 레벨로의 변화)된다. 이에 따라, 소위 CBR 조건이 지정되며, 불량 소자 기록 모드가 종료(리셋트)된다.
도 6 및 도 7은 도 1에 도시한 클럭 발생 회로(1022)에 포함되고, 외부 제어 신호 EXT. /RAS, EXT. /CAS 및 EXT. /WE 및 어드레스 신호 A0, A1에 의해 신호 TMS를 활성으로 하고 신호 SVBL을 H 레벨 또는 L 레벨로 하는 모드 설정 회로의 구성을 도시한 회로도이다.
신호 EXT. /WE는 데이타 기록을 지정하는 기록 인에이블 신호이다. 신호 EXT. /CAS는 열 어드레스 스트로브 신호이며, 메모리 셀 플레인(1032)에서의 열을 선택하는 회로를 활성 상태로 한다. 어드레스 신호 A0, A1은 외부로부터 제공되는 어드레스 신호 비트의 최하위 비트 및 최하위로부터 2자릿수째의 비트를 나타낸다.
모드 설정 회로는 신호 EXT. /WE, 신호 EXT. /RAS, 신호 EXT. /CAS에 따라 내부 제어 신호 φMS및 φMR을 활성 상태로 하는 제1 내부 회로(3000)와, 신호 φMS및 φMR에 따라 불량 소자 기록 모드 지정 신호 TMS를 활성 상태로 하고, 신호 φMS및 φMR및 신호 A0 및 A1에 따라 신호 SBVL의 레벨을 설정하는 제2 내부 회로(4000)를 포함한다.
제1 내부 회로(3000)는 신호 EXT. /WE 및 신호 EXT. /CAS를 받는 NOR 회로(3210)와, 게이트로 신호 EXT. /RAS를 받아 소스 및 드레인 중 어느 한쪽이 NOR 회로(3210)의 출력과 접속하는 N 채널 MOS 트랜지스터(3216)와, N 채널 MOS 트랜지스터(3216)의 소스 및 드레인 중 다른쪽의 노드 P의 전위 레벨을 유지하는 래치 회로(3218)와, 게이트로 신호 RAS를 받아 소스 및 드레인 중 어느 한쪽이 노드 P와 접속되고, 다른쪽이 내부 제어 신호 φMS를 출력하는 노드 P'과 접속되는 N 채널 MOS 트랜지스터(3222)와, 노드 P'과 접지 전위와의 사이에 접속되며 게이트로 신호 EXT. /RAS를 받는 N 채널 MOS 트랜지스터(3226)를 포함한다.
제1 내부 회로(3000)는 또한 신호 EXT. /WE를 받는 인버터(3212)와, 신호 EXT. /CAS 및 인버터(3212)의 출력을 받는 NOR 회로(3214)와, 게이트에 신호 EXT. /RAS를 받아 소스 및 드레인 중 어느 한쪽이 NOR 회로(3214)의 출력과 접속되고, 다른쪽이 노드 Q와 접속하는 N 채널 MOS 트랜지스터(3220)와, 노드 Q의 전위 레벨을 유지하는 래치 회로(3224)와, 게이트로 신호 RAS(신호 EXT. /RAS의 반전 신호)를 받아 소스 및 드레인 중 어느 한쪽이 노드 Q와 접속되고, 다른쪽이 신호 φMR을 출력하는 노드 Q'과 접속되는 N 채널 MOS 트랜지스터(3228)와, 게이트로 신호 EXT. /RAS를 받아 노드 Q'과 접지 전위와의 사이에 접속되는 N 채널 MOS 트랜지스터(3230)를 포함한다.
도 7을 참조하여, 제2 내부 회로(4000)는 어드레스 신호 A0 및 신호 φMS를 받는 AND 회로(4250)와, 어드레스 신호 A1과 신호 φMS를 받는 AND 회로(4252)와, AND 회로(4250)의 출력을 셋트 신호로서, AND 회로(4252)의 출력을 리셋트 신호로서 받아 신호 SVBL을 출력하는 SR 플립 플롭 회로(4254)와 신호 φMS를 셋트 신호로서 신호 φMR을 리셋트 신호로서 받아 신호 TMS를 출력하는 SR 플립플롭 회로(4256)를 포함한다.
다음에, 모드 셀렉트 회로의 동작에 대해 간단하게 설명한다.
도 8은 모드 셀렉트 회로의 동작을 설명하는 타이밍차트이다.
시각 t1에서 신호 EXT. /CAS 및 신호 EXT. /WE가 H 레벨로부터 L 레벨로 하강한다. 그 후, 시각 t3에서 신호 EXT. /RAS도 L 레벨로 하강한다. 즉, 소위 WCBR 조건이 설정되고 이 신호 EXT. /RAS가 하강하는 시점에서의 어드레스 신호치에 따라 신호 SBVL의 레벨이 H 레벨 또는 L 레벨 중 어느 하나가 된다.
이하에서는 시각 t3에서 신호 A1이 H 레벨인 것으로 한다.
시각 t1으로부터 시각 t3까지의 기간에서 신호 EXT. /WE 및 신호 EXT. /CAS가 모두 L 레벨인 것에 따라 NOR 회로(3210)의 출력 레벨이 H 레벨이 되어 있다. 시각 t1 ∼ 시각 t2의 기간에서는 신호 EXT. /RAS는 H 레벨로서 N 채널 MOS 트랜지스터(3216)는 도통 상태이므로, 노드 P의 전위 레벨도 H 레벨이 된다. 이 전위 레벨이 래치 회로(3218)에 의해 유지되게 된다.
한편, NOR 회로(3214)의 출력 노드와 접속하고 있는 노드 Q의 전위 레벨은 L 레벨이며, 이 전위 레벨을 래치 회로(3224)가 유지하고 있다.
시각 t1 ∼ 시각 t2에서는 게이트에 신호 RAS(신호 EXT. /RAS의 반전 신호)를 받는 N 채널 MOS 트랜지스터(3222, 3228)는 모두 비도통 상태이며, 신호 EXT. /RAS를 게이트로 받는 N 채널 MOS 트랜지스터(3226, 3230)는 모두 도통 상태이다. 따라서, 노드 P' 및 Q'의 전위 레벨은 모두 L 레벨로서 신호 φMS및 신호 φMR은 모두 L 레벨이다.
시각 t2에서 신호 EXT. /RAS가 H 레벨로부터 L 레벨로 하강하는 N 채널 MOS 트랜지스터(3216, 3220, 3226, 3230)는 전부 비도통 상태가 된다. 이에 반해, 게이트로 신호 RAS를 받는 N 채널 MOS 트랜지스터(3222, 3228)는 모두 도통 상태가 되므로, 시각 t3에서 노드 P'의 전위 레벨은 H 레벨로 상승하고, 노드 Q'의 전위 레벨은 L 레벨을 유지한다.
즉, 도 8에 도시한 바와 같이 시각 t2에서 신호 φMS가 H 레벨로 변화한다.
이에 따라, SR 플립플롭 회로(4256)의 출력, 즉 신호 TMS의 레벨이 H 레벨로 셋트된다.
다음에, 도 7을 참조하여 시각 t2에서는 어드레스 신호 비트 Al이 H 레벨이기 때문에, AND 회로(4252)의 입력 신호의 φMS및 신호 A1이 모두 H 레벨이 됨으로써, AND 회로(4252)의 출력 레벨이 H 레벨로 변화한다. 따라서, SR 플립플롭 회로(4254)의 출력 레벨이 L 레벨로 리셋트된다.
이에 반해, 어드레스 신호 비트 A0은 L 레벨이기 때문에, AND 회로(4250)의 출력 레벨은 L 레벨을 유지한다.
이상의 동작에 의해, 신호 SVBL이 L 레벨로 셋트되게 된다.
시각 t4에서 신호 EXT. /RAS가 H 레벨이 됨에 따라 N 채널 MOS 트랜지스터(3226, 3230)가 모두 도통 상태가 된 노드 P' 및 Q'의 전위 레벨, 즉 신호 φMS및 신호 φMR의 레벨이 모두 L 레벨이 된다.
이상의 동작에 의해서 불량 소자 기록 모드의 셋트 사이클이 완료된다.
다음에, 불량 소자 기록 모드를 리셋트하는 리셋트 사이클의 동작에 대해 설명한다.
리셋트 사이클에서는 시각 t5에서 신호 EXT. /CAS가 L 레벨로 하강하고, 그것에 계속해서 시각 t6에서 신호 EXT. /RAS가 L 레벨로 하강한다. 즉, 소위 CBR 조건이 설정된다.
시각 t5 ∼ 시각 t6에서는 NOR 회로(3214)의 출력 노드의 전위 레벨이 H 레벨이 되며, NOR 회로(3210)의 출력 노드는 L 레벨을 유지한다.
셋트 사이클에서와 마찬가지로, 이 기간(시각 t5 ∼ 시각 t6)에서의 NOR 회로(3210, 3214) 각각의 출력 노드의 전위 레벨에 따라 시각 t6에서의 신호 EXT. /RAS의 하강 엣지에서 신호 φMS및 신호 φMR이 출력된다.
즉, 시각 t6에서 신호 φMS는 L 레벨을 유지하고, 신호 φMR은 H 레벨로 상승한다. 이에 따라, SR 플립플롭 회로(4256)의 출력 레벨은 리셋트되며, 시각 t7에서 신호 TMS는 L 레벨이 된다.
시각 t8에서 신호 EXT. /RAS 및 EXT. /CAS가 모두 H 레벨로 복귀하는데 따라 신호 φMR도 L 레벨로 복귀한다.
이상의 설명에서는 기록 데이타가 L 레벨, 즉 신호 SVBL이 L 레벨이 되는 경우의 모드 셀렉트 회로의 동작에 대해 진술하였다.
시각 t2에서, 어드레스 신호 비트 A0을 H 레벨로, 신호 A1을 L 레벨로 하면, 모두 마찬가지로 해서 모드 셀렉트 회로는 기록 데이타가 H 레벨, 즉 신호 SVBL이 H 레벨이 되는 경우의 동작을 행하게 된다.
이상과 같은 구성으로 함으로써 제1 실시 형태의 DRAM(1000)에서는 불량 소자 기록 모드가 지정되어 있는 기간에 행 어드레스 신호에 따라서 메모리 셀 어레이 중의 워드선을 선택하고, 메모리 셀 어레이에 포함되는 메모리 셀 열인지, 용장 메모리 셀 어레이에 포함되는 메모리 셀 열인지에 상관없이, 프리차지 전위 발생 회로(1052)로부터 비트선을 통해 공급된 L 레벨 또는 H 레벨의 데이타를, 선택된 워드선에 접속되는 메모리 셀에 동시에 기록하는 것이 가능하다.
[제1 실시 형태의 제1 변형예]
도 9는 도 1에 도시한 DRAM(1000)의 구성 중 1개의 메모리 셀 열의 다른 구성을 상세하게 나타낸 일부 생략한 회로 블럭도로, 도 2와 대비되는 도면이다.
도 2에 도시한 구성과 다른 점은 패스 트랜지스터(82)가 N 채널 MOS 트랜지스터가 아닌 P 채널 MOS 트랜지스터로 되어 있는 점이다.
그 외의 점은 도 2에 도시한 구성과 동등하므로, 동일한 부분에는 동일한 부호를 부쳐서 그 설명은 반복하지 않는다.
따라서, 도 2에 도시한 구성에 비해 프리차지 전위 발생 회로(1052)로부터 비트선을 통해 공급된 H 레벨의 데이타를, 선택된 워드선에 접속되는 메모리 셀에 동시에 기록할 때에, 패스 트랜지스터 임계치 전압만큼 기록 데이타의 전위 레벨이 저하하는 것을 방지할 수 있다.
[제1 실시 형태의 제2 변형예]
도 10은 도 1에 도시한 DRAM(1000)의 구성 중 1개의 메모리 셀 열의 또 다른 구성을 상세하게 나타낸 일부 생략한 회로 블럭도로, 도 2와 대비되는 도면이다.
도 2에 도시한 구성과 다른 점은, 패스 트랜지스터(82)가 N 채널 MOS 트랜지스터가 아닌 신호 TMS 및 인버터(86)에 의해 신호 TMS를 반전한 신호에 의해 제어되는 트랜스미션 게이트로 되어 있는 점이다.
트랜스미션 게이트(83)는 주 비트선 전위 공급 배선 MVBL과 부 비트선 전위 공급 배선 MVBL과의 사이에 병렬로 접속되며, 게이트에 신호 TMS와 인버터(86)의 출력을 각각 게이트로 받는 N 채널 MOS 트랜지스터(83a)와 P 채널 MOS 트랜지스터(83b)를 포함한다.
그 외는 도 2에 도시한 구성과 동등하므로, 동일한 부분에는 동일한 부호를 부쳐서 그 설명은 반복하지 않는다.
따라서, 도 2에 도시한 구성에 비해 프리차지 전위 발생 회로(1052)로부터 비트선을 통해 공급된 H 레벨 및 L 레벨의 데이타 중 어느 하나에 대해서도 선택된 워드선에 접속되는 메모리 셀에 동시에 기록할 때에, 패스 트랜지스터 임계치 전압만큼 H 레벨의 기록 데이타의 전위 레벨이 저하하는 것, 또는 L 레벨의 기록 데이타의 전위 레벨이 상승하는 것을 방지하는 것이 가능하다.
＜제2 실시 형태＞
도 11은 본 발명의 제2 실시 형태의 DRAM(5000)의 구성을 도시한 블럭도로, 종래의 DRAM의 구성을 도시한 도 17과 대비되는 도면이다.
도 17에 도시한 구성과 다른 점은 이하의 점이다.
제1로는, 메모리 셀 열 블럭마다 주 비트선 전위 공급 배선 MVBL과 부 비트선 전위 공급 배선 LVBL과의 접속을 접속 상태 또는 차단 상태 중 어느 하나로 설정 가능한 퓨즈 소자(80)에 병렬로 N 채널 MOS 트랜지스터의 패스 트랜지스터(82)가 설치되는 구성으로 되어 있는 점이다.
패스 트랜지스터(82)는 제1 실시 형태의 DRAM(1000)과 마찬가지로 해서 불량 소자 기록 모드가 지정되어 있는 기간 중에는 불량 소자 기록 모드 지정 신호 TMS로 제어되어 도통 상태가 된다.
제2로는, 제1 실시 형태의 DRAM(1000)과 마찬가지로 해서 클럭 발생 회로(1022) 중에 외부 제어 신호 EXT. /WE, 신호 EXT. /RAS, 신호 EXT. /CAS가 조합에 따라 불량 소자 기록 모드 지정 신호 TMS를 활성 상태로 하고, 또한 외부 제어 신호 EXT. /WE, 신호 EXT. /RAS, 신호 EXT. /CAS 및 신호 A0 및 A1에 따라 신호 SBVL의 레벨을 설정하는 모드 설정 회로를 포함하는 구성으로 되어 있는 것이다.
제3으로는, 제1 실시 형태의 DRAM(1000)과 마찬가지로 해서, 신호 TMS가 활성인 기간 중에는 프리차지 전위 발생 회로(1052)는 신호 SVBL의 레벨에 따라 H 레벨의 전위 또는 L 레벨의 전위를 공급하는 구성으로 되어 있는 점이다.
제4로는, 스페어 메모리 셀 열(6104)의 부 비트선 전위 공급 배선에 대응해서, 퓨즈 소자(80) 및 패스 트랜지스터(82)가 설치되는 구성으로 되어 있는 점이다.
그 외는 도 2에 도시한 구성과 동등하므로, 동일한 부분에는 동일한 부호를 부쳐서 그 설명은 반복하지 않는다.
따라서, 제2 실시 형태의 DRAM(5000)의 구성에서는 메모리 셀 열의 블럭을 단위로 해서 메모리 셀 어레이 중의 메모리 셀 열이 용장 메모리 셀 어레이 중의 메모리 셀 열과 치환되는 경우에도, 불량 소자 기록 모드가 지정되어 있는 기간에서 행 어드레스 신호에 따라 메모리 셀 어레이 중 워드선을 선택하고, 메모리 셀 어레이에 포함되는 메모리 셀 열인지 용장 메모리 셀 어레이에 포함되는 메모리 셀 열인지에 상관없이, 프리차지 전위 발생 회로(1052)로부터 비트선을 통해 공급된 L 레벨 또는 H 레벨의 데이타를, 선택된 워드선에 접속되는 메모리 셀에 동시에 기록할 수 있다.
또, 도 11의 구성에서는 패스 트랜지스터(82)가 N 채널 MOS 트랜지스터로 되어 있지만, 본 발명은 이러한 구성에 한정되지 않는다.
패스 트랜지스터(82)를 P 채널 MOS 트랜지스터로 함으로써 프리차지 전위 발생 회로(1052)로부터 비트선을 통해 공급된 H 레벨의 데이타를, 선택된 워드선에 접속되는 메모리 셀에 동시에 기록할 때에, 패스 트랜지스터 임계치 전압만큼 기록 데이타의 전위 레벨이 저하하는 것을 방지할 수 있다.
또한, 패스 트랜지스터(82)를 트랜스미션 게이트로 함으로써 프리차지 전위 발생 회로(1052)로부터 비트선을 통해 공급된 H 레벨 및 L 레벨의 데이타 중 어느 하나에 대해서도 선택된 워드선에 접속되는 메모리 셀에 동시에 기록할 때에, 패스 트랜지스터 임계치 전압만큼 H 레벨의 기록 데이타의 전위 레벨이 저하하는 것, 또는 L 레벨의 기록 데이타의 전위 레벨이 상승하는 것을 방지할 수 있다.
제1 발명에 따른 반도체 기억 장치는, 불량 소자 기록 모드가 지정되어 있는 기간에 행 어드레스 신호에 따라서 메모리 셀 어레이 중 워드선을 선택하고, 메모리 셀 어레이에 포함되는 메모리 셀인지 용장 메모리 셀 어레이에 포함되는 메모리 셀인지에 상관없이, 내부 전위 발생 수단으로부터 비트선을 통해 공급되는 제1 또는 제2 논리 레벨을, 선택된 워드선에 대응하는 메모리 셀에 동시에 기록할 수 있다.
제2 발명에 따른 반도체 기억 장치는, 불량 소자 기록 모드가 지정되어 있는 기간에 행 어드레스 신호에 따라 메모리 셀 어레이 중의 워드선을 선택하고, 메모리 셀 어레이에 포함되는 메모리 셀인지 용장 메모리 셀 어레이에 포함되는 메모리 셀인지에 상관없이, 내부 전위 발생 수단으로부터 비트선을 통해 공급되는 제1 또는 제2 논리 레벨을, 선택된 워드선에 대응하는 메모리 셀에 동시에 기록할 수 있다.

Claims (2)

  1. 불량 소자 기록 모드를 갖는 반도체 기억 장치에 있어서,
    행렬형으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이,
    상기 메모리 셀 어레이 중의 메모리 셀 열 중, 불량인 메모리 셀을 포함하는 메모리 셀 열과 치환하기 위한 적어도 1개의 메모리 셀 열을 포함하는 용장 메모리 셀 어레이,
    각 메모리 셀 행에 대응하여 설치되며, 상기 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이에 공통적으로 설치된 워드선,
    각 메모리 셀 열에 대응하여 설치되는 비트선쌍, 및
    상기 비트선쌍의 이퀄라이즈 전위를 생성하는 내부 전위 발생 수단
    을 구비하고,
    상기 내부 전위 발생 수단은 상기 불량 소자 기록 모드가 지정됨에 따라, 제1 또는 제2 논리 레벨의 이퀄라이즈 전위를 출력하고,
    상기 비트선쌍과 상기 내부 전위 발생 수단을 도통 상태 또는 차단 상태로 설정하는 전위 공급 제어 수단을 더 구비하며,
    상기 전위 공급 제어 수단은,
    상기 비트선쌍과 상기 내부 전위 발생 수단과의 접속 경로를 접속 상태 및 차단 상태 중 어느 한쪽에 불휘발적으로 설정 가능한 제1 스위치 수단, 및
    상기 제1 스위치 수단과는 병렬로 설치되며, 상기 불량 소자 기록 모드가 지정되어 있는 기간 중에는 도통 상태가 되는 제2 스위치 수단을 포함하고,
    상기 불량 소자 기록 모드가 지정되어 있는 기간에, 행 어드레스 신호에 따라 상기 메모리 셀 어레이 중 워드선을 선택하고, 상기 내부 전위 발생 수단으로부터 상기 비트선을 통해 공급되는 상기 제1 또는 제2 논리 레벨을 상기 선택된 워드선에 대응하는 메모리 셀에 동시에 기록하는 기록 수단을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 불량 소자 기록 모드를 갖는 반도체 기억 장치에 있어서,
    행렬형으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 구비하고,
    상기 메모리 셀 어레이는,
    소정수의 메모리 셀 열을 단위로 하는 복수의 메모리 셀 블럭으로 분할되며,
    상기 메모리 셀 어레이 중의 메모리 셀 블럭 중, 불량인 메모리 셀을 포함하는 메모리 셀 블럭과 치환하기 위한 적어도 1개의 용장 메모리 셀 블럭을 포함하는 용장 메모리 셀 어레이,
    각 메모리 셀 행에 대응하여 설치되며, 상기 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이에 공통적으로 설치된 워드선,
    각 메모리 셀 열에 대응하여 설치되는 비트선쌍, 및
    상기 비트선쌍의 이퀄라이즈 전위를 생성하는 내부 전위 발생 수단
    을 더 구비하고,
    상기 내부 전위 발생 수단은, 상기 불량 소자 기록 모드가 지정됨에 따라, 제1 또는 제2 논리 레벨의 이퀄라이즈 전위를 출력하고,
    상기 메모리 셀 블럭이 포함하는 상기 소정수의 비트선쌍과 상기 내부 전위 발생 수단을 도통 상태 또는 차단 상태로 설정하는 전위 공급 제어 수단을 더 구비하고,
    상기 전위 공급 제어 수단은,
    상기 메모리 셀 블럭이 포함하는 상기 소정수의 비트선쌍과 상기 내부 전위 발생 수단과의 접속 경로를 접속 상태 및 차단 상태 중 어느 한쪽에, 상기 메모리 셀 블럭마다 또한 불휘발적으로 설정 가능한 제1 스위치 수단, 및
    상기 제1 스위치 수단과는 병렬로 설치되며, 상기 불량 소자 기록 모드가 지정되어 있는 기간 중에는 도통 상태가 되는 제2 스위치 수단을 포함하고,
    상기 불량 소자 기록 모드가 지정되어 있는 기간에, 행 어드레스 신호에 따라서 상기 메모리 셀 어레이 중 워드선을 선택하고, 상기 내부 전위 발생 수단으로부터 상기 비트선쌍을 통해 공급되는 상기 제1 또는 제2 논리 레벨을 상기 선택된 워드선에 대응하는 메모리 셀에 동시에 기록하는 기록 수단을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
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