KR960035660A - 반도체 메모리장치의 체크방법 - Google Patents

반도체 메모리장치의 체크방법 Download PDF

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KR960035660A
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알베르트 발도르프, 롤프 옴케
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 반도체 기판상에 배열된 2진 정보값용 다수의 메모리셀(MC), 정보값을 독출 및 기입하기 위한 데이터 라인, 메모리셀(MC)에 할당되며 각각의 메모리셀과 데이터 라인 사이의 데이터 경로를 선택적으로 인에이블시키기 위한 게이트 트랜지스터, 게이트 트랜지스터를 의도한 바대로 동작시키기위한 선택 라인, 및 반도체 메모리장치의 특정 동작시 예정된 정상값으로 세팅되는 적어도 하나의 칩-내부 기준 전압(VDC)을 포함하는, 반도체 칩상에 집적된 반도체 메모리장치의 체크방법에 관한 것이다. 본 발명에 따른 방법은 반도체 칩상에 집적된 반도체 메모리장치의 체크방법이 적어도 하나의 칩-내부 기준전앞(VDC)의 적어도 일시적인 변경 및 적어도 일시적으로 변경된 기준전압(VDC)에서 독출된 정보값의 검출 및 평가에 의해 수행되는 것을 특징으로 한다. 칩-내부 기준전압(VDC)의 변경은 칩의 외부에서 수행되거나, 또는 반도체 집적된 적합한 퓨즈의 세팅에 의해 수행된다. 본 발명에 따른 반도체 메모리장치 체크방법의 특히 바람직한 실시예에서는 칩-내부 기준전압이 반도체 칩상에 집적된 더미-메모리셀(DMC)의 공급전압이다.

Description

반도체 메모리장치의 체크방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 나타낸 회로도.

Claims (5)

  1. 반도체 기판상에 배열된 2진 정보값용 다수의 메모리셀(MC), 정보 값을 독출 및 기입하기 위한 데이터 라인, 메모리셀(MC)에 할당되며 각각의 메모리셀과 데이터 라인 사이의 데이터 경로를 선택적으로 인에이블시키기 위한 게이트 트랜지스터, 게이트 트랜지스터를 의도한 바대로 동작시키기 위한 선택 라인, 및 반도체 메모리장치의 특정 동작시 예정된 정상값으로 세팅되는 적어도 하나의 칩-내부 기준전압(VDC)을 포함하는, 반도체 칩상에 직접된 반도체 메모리장치의 체크방법에 있어서, 반도체 칩상에 집적된 반도체 메모리장치의 체크방법이 적어도 하나의 칩-내부 기준전압(VDC)의 적어도 일시적인 변경 및 적어도 일시적으로 변경된 기준전압(VDC)에서 독출된 정보값의 검출 및 평가에 의해 수행되는 것을 특징으로 하는 반도체 메모리장치의 체크방법.
  2. 제1항에 있어서, 미리주어진 또는 미리주어질 수 있는 함수 패턴을 가진 적어도 하나의 칩-내부 기준전압(VDC)이 시간에 따라 기준전압(VDC)의 정상값에 비해 강하되고 다시 상승되는 것을 특징으로 하는 반도체 메모리장치의 체크방법.
  3. 제1항 또는 2항에 있어서, 적어도 하나의 칩-내부 기준전압(VDC)의 적어도 일실적인 변경이 칩의 외부로부터 수행되는 것을 특징으로 하는 반도체 메모리장치의 체크방법.
  4. 제1항 또는 2항에 있어서, 칩-내부 기준전압(VDC)의 적어도 일시적인 변경이 반도체칩상에 집적된 적합한 퓨즈의 세팅에 의해 수행되는 것을 특징으로 하는 반도체 메모리장치의 체크방법.
  5. 제1항 내지 4항 중 어느 한 항에 있어서, 적어도 하나의 칩-내부 기준전압(VDC)이 반도체칩상에 집적된 더미 메모리셀(DMC)의 공급전압인 것을 특징으로 하는 반도체 메모리장치의 체크방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960006593A 1995-03-15 1996-03-13 반도체메모리장치의검사방법 KR100399450B1 (ko)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101350226B (zh) * 2007-07-20 2011-09-07 中芯国际集成电路制造(上海)有限公司 验证检测设备检测结果是否正确的方法
JP5359570B2 (ja) * 2009-06-03 2013-12-04 富士通株式会社 メモリ試験制御装置およびメモリ試験制御方法
US8370719B2 (en) 2010-05-21 2013-02-05 Intel Corporation Persistent moving read reference
KR20190047217A (ko) * 2017-10-27 2019-05-08 삼성전자주식회사 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4409676A (en) * 1981-02-19 1983-10-11 Fairchild Camera & Instrument Corporation Method and means for diagnostic testing of CCD memories
US4816757A (en) * 1985-03-07 1989-03-28 Texas Instruments Incorporated Reconfigurable integrated circuit for enhanced testing in a manufacturing environment
DE58908918D1 (de) * 1989-03-16 1995-03-02 Siemens Ag Integrierter Halbleiterspeicher vom Typ DRAM und Verfahren zu seinem Testen.
EP0411594A3 (en) * 1989-07-31 1991-07-03 Siemens Aktiengesellschaft Circuit and method for testing the reliability of the function of a semi-conductor memory

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