KR100207350B1 - 반도체 장치의 모드 설정회로 - Google Patents

Abstract

복수개의 패드(1114)의 각각에 대응하여 2개의 NAND게이트(8188)을 설치하고, 모드전환용 패드(15)를 전원전위 또는 접지전위에 접속하므로써, 각 패드에 대응하여 마련된 2개의 NAND게이트의 한쪽(81, 83, 85, 87)을 활성화하고, 다른쪽(82, 84, 86, 88)을 비활성으로 한다. 그 결과 각 NAND게이트(81

Description

반도체장치의 모드 설정회로

제1도는 본 발명의 제1실시예가 적응된 DRAM의 전체의 구성을 도시한 블럭도.

제2도는 본 발명의 제1실시예의 전기회로도.

제3도는 본 발명의 제2실시예의 전기회로도.

제4도는 본 발명의 제3실시예의 전기회로도.

제5도는 본 발명의 제4실시예의 모드전환회로도.

제6도는 본 발명의 제4실시예의 튜닝(tunning)모드 전환회로의 회로도.

제7도는 본 발명의 제4실시예의 튜닝전위발생회로도.

제8도는 본 발명의 제5실시예의 멀티비트 테스트모드를 선택하는 선택도.

제9a도는 종래의 모드전환회로를 도시한 회로도.

제9b도는 제9a도 회로의 동작을 설명하는 진리값표.

제10도는 종래의 튜닝회로의 회로도.

제11도는 제10도에 도시한 튜닝회로에 있어서의 입력신호와 레벨설정 신호사이의 관계를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1114 : 패드 15 : 모드전환용패드

7175 : 저항 76 : 인버터

8189 : NAND게이트

본 발명은 전반적으로 반도체 장치의 모드 설정회로(mode setting circuit)에 관한 것으로, 특히, 반도체 칩상에 형성된 동일한 패드(pads)를 사용하여 튜닝전압(tuning voltage)의 설정과 리프레쉬 사이클(refresh cycle)의 전환을 수행하도록 한 반도체 장치의 모드 설정회로에 관한 것이다.

반도체 기억장치(semiconductor memory devices)(특히 DRAM(dynamic random accessmemory)들의 경우는, 이 기능으로 인해 몇백, 몇천의 제품(product)으로 분류된다. 예를 들면, 리프레쉬 사이클에서는 8k 리프레쉬 사이클제품 또는 4k 리프레쉬 사이클 제품 등으로 분류된다. 이와같은 분류에는 모드전환기능(mode switching function) 이 사용된다. 즉, 반도체장치에, 리프레쉬 사이클을 8k리프레쉬 사이클 또는 4k 리프레쉬 사이클의 어느 것에나 사용가능한 회로설계가 수행되어, 모드전환 기능에 의해 어느 한쪽의 리프레쉬 사이클이 선택된다.

제9a도는 DRAM에 내장되는 종래의 모드전환회로(mode switching circuit)를 도시하는 도면이다. DRAM의 반도체 칩상에는 모드 전환용을 위한 패드(11,12)가 형성되어 있고, 패드(11)은 인버터(21)의 입력과 NOR게이트(32)의 한쪽 입력단에 접속되고, 인버터(21)의 출력은 NOR게이트(31)의 한쪽 입력단에 접속된다. 패드(12)는 인버터(22)의 입력과 NOR게이트(32)의 다른 쪽 입력단에 접속되고, 인버터(22) 출력은 NOR게이트(31)의 다른 쪽 입력단에 접속된다. NOR게이트(31)의 출력으로부터는 4k 리프레쉬 사이클로 전환하기 위한 전환신호(switch signal) R4KE가 출력되고, NOR게이트(32)의 출력으로부터는 8k 리프레쉬 사이클로 전환하기 위한 전환신호 R8KE가 출력된다.

제9b도는 제9a도의 회로 동작을 설명하기 위한 진리값표이다. 리프레쉬사이클을 8k 리프레쉬 사이클로 사용하고자 할 경우, 패드(11)와 (12)가 각각 접지전위에 설정되어 논리 로우(logicallow), 즉 L레벨이 된다 이 L레벨신호에 의해 NOR게이트(32)가 열려(opened), 전환신호 R8KE가 출력된다. 이때, 인버터(21, 22)의 출력은 논리 하이(logical high), 즉 H레벨이 되기때문에, NOR게이트(31)이 닫혀져(closed),전환신호 R4KE는 L레벨이 된다.

리프레쉬 사이클을 4k리프레쉬 사이클로 전환할 때에는, 패드(11,12)가 각각 전원라인(power supply line)에 접속되어 H레벨이 된다. NOR게이트(32)의 입력들은 H레벨이 되기 때문에 게이트가 닫혀져 전환신호 R8KE는 L레벨이 된다. 인버터(21, 22)의 출력은 L레벨이 되기 때문에, NOR게이트(31)이 닫혀져, 전환신호 R4KE가 H레벨로 설정된다. 이와같이, 패드(11,12)를 H레벨 또는 L레벨로 설정하므로써, 2개의 리프레쉬 사이클의 어느 한쪽을 선택할 수 있다.

한편, DRAM에 있어서는, 신뢰성의 향상등을 위해 외부의 전원전압을 반도체장치 내부에서 소망하는 전위로 강압하여(down-converted)사용하거나, 제조상의 변동에 의해서 생겨난 내부전압(일예로써 기판전압(substrate voltage))의 변동을 소망하는 값으로 재조정하기 위해 튜닝 회로를 사용하여 반도체장치의 특성의 향상에 노력하고 있다.

제10도는 종래의 튜닝회로의 일예를 도시하는 회로도이다. 이 제10도에 도시한 예는, 4개의 패드(1619)를 사용하여, 16종류의 레설정신호를 출력할 수 있는 것이다. 제10도에 있어서, 패드(16)는 인버터(23)의 입력에 접속되고, 인버터(23)의 출력은 P채널 트랜지스터(34)의 게이트와 인버터(24)의 입력에 접속되며, 인버터(24)의 출력은 n채널 트랜지스터(33)의 게이트에 접속된다. 패드(17)는 인버터(25)의 입력에 접속되고, 인버터(25)의 출력은 p 채널 트랜지스터(26)의 입력에 접소되며, 인버터(26)의 출력은 n채널 트랜지스터(35)의 게이트에 접속된다. 패드(18)은 인버터(27)의 입력에 접속되고, 인버터((27)의 출력은 p채널 트랜지스터(38)의 게이트와 인버터(28)의 입력에 접속되며, 인버터(28)의 출력은 n채널 트랜지스터(37)의 게이트에 접속된다. 패드(19)는 인버터(29)의 입력에 접속되고, 인버터(29)의 출력은 p채널 트랜지스터(40)의 게이트와 인버터(30)의 입력에 접속되며, 인버터(30)의 출력은 n채널 트랜지스터(39)의게이트에 접속된다.

또한, p채널 트랜지스터(42)가 n채널 트랜지스터(33)과 p채널 트랜지스터(34)에 대하여 병렬로 접속되고, p채널 트랜지스터(43)가 n채널 트랜지스터(35)와 p채널 트랜지스터(36)에 대하여 병렬로 접속되며, p채널 트랜지스터(44)가 n채널 트랜지스터(37)와 p채널 트랜지스터(38)에 대하여 병렬로 접속되고, p채널 트랜지스터(45)가 n채널 트랜지스터(39)와 p채널 트랜지스터(40)에 대하여 병렬로 접속된다. 그리고, 각 p채널 트랜지스터(4245)는 직렬접속되고 각각의 게이트는 접지된다. p채널 트랜지스터(42)의 드레인과 전원 사이에는 p채널 트랜지스터(41)가 접속된다. p채널 트랜지스터(41)과 (42)사이에 접속점으로부터 레벨 설정신호(level set signal)가 출력된다.

제11도는 제10도에 도시한 튜닝 회로에 있어서 각 패드의 입력과 레벨설정신호와의 관계를 도시한 도면이다. 제10도에 도시한 튜닝회로는, 제11도에 도시한 바와같이 4개의 패드(1619)를 L또는 H레벨로 설정하므로써, (16)종류의 레벨 설정신호를 선택할 수 있다. 그리고, 이 레벨 설정신호를 기본으로 하여 내부전압을 소정의 전위로 설정할 수 있다.

그러나, 종래의 모드 전환회로 및 튜닝 회로를 1개의 DRAM내에 마련하면, 패드의 수가 많아져서, 그 분 만큼 칩면적이 증대한다고 하는 문제점이 있다.

본 발명의 주된 목적은, 동일한 패드를 사용하여, 패드수를 삭감하여 각종 모드를 전환할 수 있는 것과 같은 반도체 장치의 모드 설정회로를 제공하는 것이다.

요약하면 본 발명에 따라, 반도체 칩상에 형성된 동일패드를 사용하여 다른 모드를 설정하도록 한 반도체 장치의 모든 설정회로는, 반도체 칩상에 복수개의 패드가 형성되어 있고, 이들 패드를 제1모드와 제2모드로 전환하기 위해 반도체 칩상에 모드 전환용 패드가 형성되어 있다. 또, 복수의 패드의 각각에 대응하여 2개의 게이트 회로가 마련되어 있다. 각각의 게이트 회로의 한쪽 입력단이 대응하는 패드에 접속되어 있다. 1개의 게이트 회로의 다른쪽 입력단이 모드 전환용 패드에 접속되어, 다른 게이트 회로의 다른쪽 입력단에 모드전환용 패드에 인가된 신호의 반전신호가 입력되고 있다.

따라서, 본 발명에 의하면, 모드 전환용 패드를 고전위 또는 저전위에 접속시키는 것에 의해, 각 게이트 회로로부터 제1모드 또는 제2모드를 활성화시키는 신호를 마련할 수 있다. 따라서, 제1 및 제2모드를 설정하는데 동일한 패드를 사용할 수 있는 것에 의해 패드의 개수를 줄여서 칩면적을 축소시킬 수 있다.

바람직하다면, 제1모드는 반도체 장치의 내부 전원 전압을 설정하기 위한 것이고, 제2모드는 리프레쉬 사이클을 전환하기 위한 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징 및 장점들은 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.

이하, 제1도를 참조로 하여 본 발명의 제1실시예를 설명하기로 한다. 제1도에 있어서, 클럭발생신호(60)에는 외부로부터 컬럼어드레스 스트로브(column address strobe)신호와 로우 어드레스 스트로브(row address strobe)신호가 주어져 내부 제어신호가 발생된다. 이 내부 제어신호는 어드레스 버퍼(51)와 로우 디코더(52)와 센스 리프레쉬 엠프(sense refresh amplifier) 및 I/O콘트롤러(54)와 프리엠프(58)에 주어진다. 어드레스버퍼(51)는 내부 제어신호에 응답하여 외부로부터 인가되는 어드레스 신호 을 스트로브(strobe)하여, 로우 어드레스 신호를 로우 디코더(52)에 보내고, 컬럼 어드레스 신호를 컬럼 디코더(53)에 보낸다. 로우 디코더(52)는 메모리 셀(55)의 X어드레스를 지정하고, 컬럼 디코더(53)는 센스 리프레쉬 앰프 및 I/O콘트롤러(54)를 통해서 메모리 셀(55)의 Y어드레스를 지정한다.

라이트 인에이블신호는 기록시에 L레벨로 되어, 게이트회로(62)가 열려 라이트 드라이버(write driver)(57)가 활성화되고, 외부로부터 데이터 입력버퍼(56)에 입력된 데이터가 센스 리프레쉬 앰프 및 I/O콘트롤러(54)를 통해서 메모리 셀(55)에 기록된다. 라이트 인에이블신호는 H레벨이 되면, 메모리 셀(55)로부터 센스 리프레쉬 앰프 및 I/O콘트롤러(54)를 통해 데이터가 판독되고, 프리앰프(58)로부터 데이터 출력버퍼(59)를 통해서 외부로 출력된다.

본 발명의 특징이 되는 튜닝 및 모드 전환회로(61)는 패드(11 내지 15)의 설정전위에 응답하여, 튜닝회로(62)에 내부전위를 설정하기 위한 설정신호를 부여하거나 로우 디코더(52)에 8k 리프레쉬 모드 또는 4k 리프레쉬 모드를 설정하기 위한 신호를 출력한다. 전술한 제6도에 도시된 회로가 튜닝회로(62)로서 사용되고, 제6도의 패드(1619)대신에 설정 신호가 주어진다. 또한, 리프레쉬 모드는, 로우 디코더(52)에 부여된 신호 R8KE와 R4KE에 의해서 8k 리프레쉬 사이클이나 4k 리프레쉬 사이클로 전환된다.

제2도는 제1도에 도시된 튜닝 및 전환회로(61)의 구체적인 회로도이다. 제2도에 있어서, 패드(11)는 NAND게이트(81, 82)의 한쪽 입력단에 접속되고, 패드(12)는 NAND게이트(83, 84)의 한쪽 입력단에 접속되고, 패드(13)는 NAND게이트(85, 86)의 한쪽 입력단에 접속되고, 패드(14)는 NAND게이트(87, 88)의 한쪽 입력단에 접속된다. 패드(15)는 NAND게이트(82, 84, 86, 및 88)의 다른쪽 입력단과 인버터(76)의 입력단에 접속되고, 인버터(76)의 출력은 NAND게이트(81, 83, 85 및 87)의 다른쪽 입력단에 접속된다. 각 패드(7175)이 접속된다. NAND게이트(81, 83, 85, 87)은 튜닝신호(14)를 출력하는 것이며, 이들 튜닝신호(14)는 제6도에 도시된 패드(1619)대신 인버터(23, 25, 27 ,29)에 입력된다. 또한, NAND게이트(82, 84)는 리프레쉬 사이클을 전환하기 위한 신호 R4KE와 R8KE를 출력하고, 제5도에 도시된 NOR게이트(31, 32)대신에 제1도에 도시된 로우 디코더(52)에 보내진다.

다음으로, 동작에 대해 설명한다. 패드(1114)로부터의 입력신호를 리프레쉬 사이클의 모드전환을 위해 사용할 때에는, 패드(15)이 전원전위 라인에 본딩(bonding)된다. 그러므로써, NAND게이트(82, 84, 86, 및 88)의 한쪽 입력단이 강제적으로 H레벨로 된다, 이때, 인버터(76)의 출력은 L레벨이 되기 때문에, NAND게이트(81, 83, 85 및 87)이 닫혀진다. 그리고, 4k 리프레쉬 사이클을 선택할 때에는 패드(11)가 전원라인에 본딩되고, 패드(12)가 접지전위에 본딩된다. 그 결과, NAND게이트(82)의 출력이 L레벨이되고, NAND 게이트(84)의 출력은 H레벨이 되어, 4k 리프레쉬 사이클 모드가 선택된다. 8k 리프레쉬 사이클을 선택할 때에는, 패드(11)이 접지되고, 패드(12)가 전원전위에 접속된다. 이 때, 패드(13, 14)는 그 외의 모드 전환에 사용할 수 있다.

패드(1114)로부터의 입력신호를 튜닝전위의 설정을 위해서 사용할 때에는, 패드(15)가 접지전위에 접속되고, NAND게이트(82, 84, 86, 및 88)의 한쪽 입력단이 L레벨이 되므로 각 게이트가 닫혀진다. 이때, 인버터(76)의 출력은 H레벨이 되기 때문에, NAND게이트(81, 83, 85, 및 87)의 한쪽입력단이 H레벨이 된다. 그리고, 패드(1114)의 각각을 전원전위 또는 접지전위에 본딩하므로써, NAND게이트(81, 83, 85, 및 87)의 출력으로부터 H레벨 또는 L레벨의 튜닝신호(14)가 출력된다, 이 튜닝신호(14)는 제6도에 도시된 패드(1619)대신에 튜닝회로에 입력되어, 제7도에 도시된 16종류의 레벨 설정신호를 얻을 수 있다.

제3도는 본 발명의 제2실시예를 도시하는 회로도이다. 전술한 제2도에 도시한 실시예에서는, 각 패드(1115)를 항상 저항R(7175)을 위해서 전원전위레벨에 설정하여 두고, 어느 패드라도 접지전위에 접속함으로써 모드를 전환하도록 하였으나, 이 제3도에 도시한 실시예는, 저항R(7175)의 일단을 접지하여 항상저전위로 하여 두고, 본딩 패드(1115)의 어느 것인가를 전원전위에 접속하므로써, 모드가 설정된다.

이 실시예에 있어서도, 패드(1114)를, 리프레쉬 사이클의 전환과 튜닝전압의 전환에 공유화하므로써, 패드수를 삭감할수 있어, 칩면적의 축소를 실현할 수 있다.

제4도는 본 발명의 제3실시예를 도시한 회로도이다. 이 실시예는, NAND게이트(82, 84, 86, 및 88)의 출력을 4입력(4-input) NAND게이트(89)에 부여되도록 구성된 이외에는, 전술된 제2도의 실시예와 같다. 이 실시예에서는, 모드전환용 패드(15)를 접지전위에 접속하여 튜닝신호(14)를 출력하도록하고, 이 때, NAND게이트(82,84,86, 및 88)의 출력이 모두H레벨로 설정되고, NAND게이트(89)의 출력은 L레벨이 되어, 튜닝회로 사용시의 모드 전환회로의 모드인 디폴트모드(default mode)에 동작모드가 설정된다. 이와같이, 제4도에 도시한 실시예를 모드전환회로로 사용하는 경우, 동작모드가 모드전환회로의 디폴트모드로 설정되므로써, 동작상, 어떤 문제를 발생시키는 일은 없다.

제5도제7도는, 본 발명의 제4실시예를 도시한 회로도이며, 특히, 제5도는 모드전환회로를 도시하고, 제6도 및 제7도는 튜닝모드의 전환회로를 도시한 도면이다.

제5도에 있어서, 모드선택패드(mode select pacls)MS1MS5는, 바이트(byte), 리프레쉬 사이클 및 퍼스트페이지모드(first page mode)와 하이퍼페이지모드(hyper page mode)를 전환하기 위해 설치되어 있다. 모드선택패드 MS1은 n채널트랜지스트(101)의 드레인에 접속되고, 트랜지스터(101)의 소스는 접지된다. n채널 트랜지스터(101)의 게이트에는 전원전압가 부여된다. 모드선택패드 MS1이 오픈(open)될 때, n채널 트랜지스터(101)은 모드선택패드 MS1의 라인을 강제로 「L」레벨로 되도록 한다. 모드선택패드 MS1은 나아가 n채널 트랜지스터(102)의 드레인과 인버터(201)의 입력에 접속된다. n채널 트랜지스터(102)의 게이트는 인버터(201)의 입력에 접속된다. n채널 트랜지스터(102)와 인버터(201)에 의해서 하프래치(half latch)를 구성하고 있고, 이 하프래치는 모드선택패드 MS1이 오픈으로 되어 있거나 또는 모드선택패드 MS1에 전원전압가 부여되는가에 대응하여 고정된 전위를 출력한다. 하프래치의 출력은 인버터(202)에 의해 반전되어 신호INTMS1이 된다.

모드선택패드 MS2는 p채널 트랜지스터(131)의 소스에 접속되고, p채널 트랜지스터(131)의 드레인에는 전원전압가 부여되며, 게이트는 접지된다. 이 p채널 트랜지스터(131)은 모드선택패드 MS2가 오픈일 때, 그 라인을 강제로「H」레벨로 되도록한다. 모드선택패드 MS2의 전위는, p채널 트랜지스터(132)와 인버터(208)로 이루어지는 하프래치에 부여된다. 이 하프래치의 출력은 인버터(209, 210)에 의해 반전되어 신호 INTMS2 로 된다.

모드선택패드 MS3의 계통(line, 系統)은 모드선택패드 MS1과 유사하게 구성되고, 모드선택패드 MS3이 오픈일 때, 그 라인을 강제로 「L」레벨로 하기 위한 n채널 트랜지스터(103)와, 하프래치를 구성하는 n채널 트랜지스터(104) 및 인버터(211)와, 인버터(212)를 포함하며, 인버터(212)의 출력으로부터 신호 INTMS3이 출력된다.

모드선택패드 MS4의 계통은, 모드선택패드MS2와 유사하게, 모드선택패드 MS4가 오픈일 때,그 라인을 강제로「H」레벨로 하기 위한 p채널 트랜지스터(133)와, 하프래치를 구성하는 p채널 트랜지스터(134) 및 인버터(214)와, 인버터(215), (216)를 포함하며, 인버터(216)의 출력으로부터 신호 INTMS4가 출력된다.

모드선택패드 MS5의 계통은, 모드선택패드 MS4와 유사하게, p채널 트랜지스터(135)와 (136)과 인버터(220222)를 포함하고, 신호 INTMS5를 출력한다. 테스트패드(test pad) TEST1의 계통은, n채널 트랜지스터(105), (106)와 인버터(223), (224)를 포함하며, 신호 INTEST1을 출력하고, 테스트패드TEST2의 계통은, n채널 트랜지스터(107), (108)와 인버터(231), (232)를 포함하며, 신호 INTEST2를 출력한다.

상술한 신호 INTMS1는, NAND게이트(262)의 한 개의 압력단과 NAND게이트(263)의 한 개의 입력단에 부여됨과, 동시에, 인버터(203)에서 반전되어 NAND게이트(261)의 한개의 입력단에 부여된다. NAND게이트(261)의 출력은 후술하는 신호 ZTUNE와 함께 NAND게이트(279)를 거쳐서 출력되고, 신호B8E로 된다. NAND게이트(262)의 다른쪽 입력단에는 신호 ZTUNE가 부여되고 이 NAND게이트(262)의 출력은 인버터(205)에서 반전되어 신호B4E로 된다.

상술한 신호 INTMS2는, NAND 게이트(263)의 1개의 입력단이 부여됨과 동시에, 인버터(204)에서 반전되어 NAND게이트(261)의 다른쪽 입력단에 부여된다. NAND 게이트(263)의 다른 입력단에는 신호ZTUNE가 부여되어, 이 NAND게이트(263)의 출력은 인버터(206),(207)에서 반전되어 신호 24CAS가 된다. 이 신호Z4CAS는 포괄모드(general mode)에서 사용되고, 본 실시예에서는 사용되지 않는다.

신호B8E는 X8비트로 리프레쉬(X 8-bit refresh)하는 것을 지정하기 위한 신호이고, 신호B4E는 X4비트로 리프레쉬하는 것을 지정하기위한 신호이다. 신호 INTMS3은 NAND게이트(264)의한쪽 입력단에 부여되고, NAND게이트(264)의 다른쪽 입력단에는 신호 ZTUNE가 주어진다. NAND게이트(264)의 출력은 인버터(213)에 의해 반전되어, 신호 MHYP가 된다. 이 신호 MHYP는, 이 실시예에서는 사용되지 않는다. 신호 INTMS4는 인버터(217)에서 반전되어 NAND게이트(265)의 한쪽 입력단과 NAND게이트(266)의 하나의 입력단에 부여된다. 신호 INTMS5는 NAND게이트(266)의 하나의 입력단에 부여됨과 동시에, 인버터(218)에서 반전되어 NAND게이트(265)의 다른 입력단에 부여된다. NAND게이트(265)의 출력은 신호 ZTUNE와 더불어 NAND게이트(280)에 부여되고, NAND게이트(280)의 출력으로부터 4k로 리프레쉬하는 것을 나타내는 신호 REF4K이 출력된다. 이NAND(266)의 다른 입력단에는 신호 ZTUNE가 부여되고, 이 NAND게이트(266)의 출력은 인버터(219)에서 반전되어, 신호 CBR4k로써 출력된다. 신호 CBR4k는, CBR리프레쉬를 4k로 수행하는 것을 도시하는 신호이다.

상술한 신호 INTEST1은 NAND게이트(269)와 (270)의 각각의 한쪽 입력단에 부여됨과 동시에, 인버터(225)에서 반전되어 NAND게이트(267)와 (268)의 각각의 입력단에 부여된다. 신호INTEST2는 NAND게이트(268)와 (270)의 다른 입력단에 부여됨과 동시에, 인버터(266)에서 반전되어 NAND게이트(267, 279)의 다른 쪽 입력단에 부여된다. NAND게이트(267)의 출력은 인버터(227)에서 반전되어 신호 ZTUNE로써 출력된다. 이 신호 ZTUNE는 튜닝모드때 상술한 NAND게이트(262), (263), (264), (266)를 닫기 위한 신호이다. NAND게이트(268)의 출력은 인버터(228)에서 반전되어 신호VDCADJ가 된다. NAND게이트(269)의 출력은 인버터(229)에서 반전되어 신호 튜닝 A 로서 출력된다. NAND게이트 (270)의 출력은 인버터(230)에서 반전되어, 신호 튜닝 B로서 출력된다. 이들 튜닝 A, B는 이 실시예에서는 사용하지 않는다.

제6도 및 제7도는 튜닝모드의 전환회로를 도시한 도면이다.

제5도에 도시한 신호 VDCADJ는 NAND게이트(271), (273), (275), (277)의 각각의 한쪽 입력단에 부여된다. 이 신호 VDCADJ는 모드를 선택할 때 이들 NAND게이트(271), (273), (275), (277)의 다른 입력단에는 제5도에 도시한 신호 INTMS2INTMS5가 부여된다. NAND게이트(271), (273), (275), (277)의 각각의 출력은 인버터(235238)에 의해서 반전되고, n채널 트랜지스터(109), (111), (113), (115)와 p채널 트랜지스터(110), (112), (114), (116)의 조합으로 이루어진 스위치회로(switching circuit)에 부여된다. n채널 트랜지스터(109), (111), (113), (115)는 신호 VDCADJ가 「H」레벨이 되면(turned on)하고, p채널 트랜지스터(110), (112), (114), (116)는 신호 VDCADJ를 인버터(239)에서 반전한 신호에 의해서 턴온 한다. 각 스위치 회로의 출력은 NAND게이트(272)와 인버터(240), NAND게이트(274)와 인버터(241), NAND게이트(276)와 인버터(242), NAND게이트(278)와 인버터(243)의 조합으로 이루어진 래치회로에 래치되어, 신호T1T4로서 출력된다.

신호 T1은 제7도에 도시한 바와 같이, 인버터(244)에서 반전되어, p채널 트랜지스터(141)의 게이트에 부여됨과 동시에, 인버터(252)에서 반전되어 n채널 트랜지스터(117)의 게이트에 부여된다. 신호 T2는 인버터(245)에서 반전되어, p 채널 트랜지스터(142)의 게이트에 부여되고, 인버터(246)에서 반전되어 n채널 트랜지스터(118)의 게이트에 부여된다. 신호 T3은 인버터(247)에서 반전되어, p채널 트랜지스터(143)의 게이트에 부여됨과 동시에, 인버터(248)에서 반전되어 n채널 트랜지스터(119)의 게이트에 부여된다. 신호 T4와 VDCADJ는 NAND게이트(280)에 입력되고, 그 출력은 NAND게이트(281)의 한쪽 입력단에 부여된다. NAND게이트(281)의 출력은 n채널 트랜지스터(120)의 게이트에 부여됨과 동시에, 인버터(249)에서 반전되어 p채널 트랜지스터(144)의 게이트에 부여된다. p채널 트랜지스터(141)와 n채널 트랜지스터(117)의 각 드레인과 각 소스, p채널 트랜지스터(142)와 n채널 트랜지스터(118)의 각 드레인과 각 소스, p채널 트랜지스터(143)과 n채널트랜지스터(119)의 각 드레인과 각 소스, p채널 트랜지스터(144)와 n채널 트랜지스터(120)의 각 드레인과 소스는 각각 병렬접속되고, 각 병렬회로는 퓨즈(fuses)(301),(302),(303)에 의해서 직렬접속된다.

또한, n채널 트랜지스터(138)와 p채널 트랜지스터(139),(140)와 n채널 트랜지스터(145)(150)와 저항(151)은 전원과 접지 사이에 직렬접속된다. 그리고, n채널 트랜지스터(145)의 소스는 p채널 트랜지스터(141)의 소스에 접속되고, p채널 트랜지스터(146)의 소스는 p채널 트랜지스터(142)의 접속되고, p채널 트랜지스터(147)의 소스는 p채널 트랜지스터(143)의 소스에 접속되고, p채널 트랜지스터(148)의 소스는 p채널 트랜지스터(144)의 소스에 접속된다. p채널 트랜지스터(149)의 소스는 p채널 트랜지스터(144)의 드레인에 접속되며, p채널 트랜지스터(149)의 드레인과 p채널 트랜지스터(150)의 소스와의 접속점으로부터 신호 VSFN이 출력된다. 이 신호 VSFN은 내부전위레벨을 나타내는 신호이다.

상술한 NAND게이트(281)의 다른 입력단에는, 모의적으로(simulated) 내부전위의 발생을 허가하는 신호가 주어진다. 이 신호는 다음과 같이하여 생성된다. 즉, n채널 트랜지스터(137)와 퓨즈(304)와 n채널 트랜지스터(121)가 직렬접속되고, 퓨즈(304)와 n채널 트랜지스터(121)의 소스의 접속점이 인버터(250)와 n채널 트랜지스터(122)로 이루어지는 래치회로의 입력에 접속되고, 래치회로의 출력이 인버터(251)에서 반전되어 NAND게이트(281)의 다른 입력단에 부여된다. 퓨즈(304)가 녹아 끊어지지 않을 때, NAND게이트(281)가 열려져, 신호 T1T4의 입력에 의한 모의적인 내부전위의 발생이 허용된다.

다음으로, 동작에 대하여 설명한다. 예를들면, 바이트(byte)를 X4, 리프레쉬를 CBR4k모드로 할 때, 제5도에 도시한 모드선택패드 MS1이라인에 접속하고, 모드선택패드 MS5는 접지라인에 접속되고, 그 외의 모드선택패드 MS2, MS3, MS4가 오픈되어, 테스트패드 TEST1, TEST2이 오픈된다. 테스트패드 TEST1, TEST2이 오픈되기 때문에, n채널 트랜지스터(105), (107)에 의해서 인버터(223), (231)의 입력이「L」레벨이 되고, 신호 INTEST1, INTEST2가 각각 「L」레벨이 된다. 이 때문에, NAND게이트(267)의 두 개의 입력이 「H」레벨이 되기 때문에, 신호 ZTUNE가 「H」레벨로 되어, 모드의 선택이 가능하게 된다. 또, NAND게이트(268)의 다른 입력이 「L」레벨이기 때문에, 신호VDCADJ가 「L」레벨이 되어, 튜닝모드의 선택이 금지된다.

모드선택패드 MS1이라인에 접속되어 있으므로 인해, 신호 INTMS1이 「H」레벨이 되고, 모드선택패드 MS2MS4가 오픈되어 있으므로, 신호 INTMS2INTMS4는 「L」레벨이 되고, 모드선택패드 MS5가 접지라인에 접속되어 있으므로, 신호 INTMS5가 「H」레벨이 된다. 이 때문에, NAND게이트(261)이 닫혀져서, 그 출력이 「H」레벨로 되기 때문에, 신호B8E가 「L」레벨이 된다. 또, NAND게이트(262)가 열려져서, 그 출력이 「L」레벨이 되기 때문에, 신호 B4E이 「H」레벨이 된다. 또, NAND게이트(263)이 닫혀지고, 그 출력이「H」레벨이 되기 때문에, 신호 Z4CAS도 「H」레벨이 된다. NAND게이트(265)이 닫혀져서, NAND게이트(262)의 출력인 신호 REF4k는 「L」레벨이 된다. 또, NAND게이트(266)이 열려져서, 그 출력이 「L」레벨이 되고, 인버터(219)에서 반전되어, 신호 CBR4k이 「H」레벨이 된다. 따라서, 동작모드는 바이트가 X4, 리프레쉬가 CBR4k모드로설정된다.

계속해서, 튜닝모드의 선택에 대해서 설명한다. 이 경우에는, 테스터패드 TEST1이 오픈이 되고, TEST2가라인에 접속된다. 그 결과, 신호TEST1이 「L」레벨이 되고, 신호 INTEST2이「H」레벨이 되고, NAND게이트(268)의 출력이 「L」레벨이 되고, 인버터(228)의 출력인 신호 VDCADJ가 「H」레벨이 된다. 그것에 의해서, 튜닝모드의 선택이 가능하게 된다. 신호 INTEST2가 인버터(226)에서 반전되고, 그 출력이 「L」레벨로 되어 NAND게이트(267)의 출력이 「H」레벨로 되어 인버터(227)의 출력인 신호 ZTUNE가 「L」레벨이 되고, NAND게이트(119)의 출력인 신호 B8E이 「H」레벨이 되어 바이트는 X8가 된다.

또, 신호 ZTUNE가 「L」레벨이 되는 것에 따라 NAND게이트(262)가 닫혀지므로, 신호 B4E이 「L」레벨이 되고, NAND게이트(263)가 닫혀져 신호 Z4CAS가 「H」레벨이 되고, NAND(264)가 닫혀져서 신호 MHYP가 「H」레벨이 되고, NAND게이트(280)이 열려져 신호 REF4k가 「H」레벨이 되고, NAND게이트(266)이 닫혀져 신호 CBR4k가 「L」레벨이 된다. 그 결과, 디바이스의 모드는 바이트가 X8, 리프레쉬가 4k이 되어, 디바이스 동작에 있어서 엄한(not easy)모드가 된다. 이 모드를 디폴트모드라 칭한다.

한편, 제6도에 있어서, 신호 VDCADJ가 「H」레벨이 되므로, NAND게이트(271), (273), (275), (277)이 열려지고, 신호 INTMS2INTMS5가 스위치회로를 래치회로에서 래치되어, 신호T1T4이 출력된다. 이 신호 T1T4의 조합에 의해, 퓨즈(301303)이 실제로 절단한 상태가 모의적으로(virtually) 만들어져, 신호(VSFN)의 전위가 소망전위인지 아닌지가 체크된다. 예를들면, 신호 T1과 T4가 「H」레벨이고, 신호 T2, T3가 「L」레벨이면, n채널 트랜지스터(117)와 p채널 트랜지스터(141)만이 도통하여, n채널 트랜지스터(118), (119), (120)와 p채널 트랜지스터(142), (143), (144)이 오프되기 때문에, 이 상태는 퓨즈(302), (303), (304)를 절단한 상태와 같게 되어, p채널 트랜지스터(145)만이 단락된 회로로 되어, p채널 트랜지스터(146), (147), (148)의 직렬접속에 의해서 신호VSFN의 전위가 결정된다.

제8도는 본 발명의 제5실시예로써, 멀티비트 테스트모드를 선택하기 위한 도면이다. 멀티비트 테스트모드 때에는, 바이트가 X8의 경우, 데이터가 입력단자 DQ7만으로 데이터의 입출력이 수행되어, 데이터 입력단자 DQ0DQ6이 불필요하게 된다. 따라서, 데이터 입력단자 DQ0DQ6중의 4개를 사용하여, 대응하는 패드가 제5도에 도시한 모드선택패드 MS1MS5 대신에 사용된다. 즉, 제8도에 도시한 예는, 외부 데이터 입력패드 EXD01EXD03을 이용하도록한 것이고, 테스트모드패드 TEST1, 2는 제5도에 도시한 패드가 사용된다. 그리고, 외부 데이터 입력패드 EXD01EXD03으로부터 신호 INTMS25가 출력된다. 신호 INTMS2는 NAND게이트(279)의 한쪽 입력단에 부여되고, 다른 입력단에는 외부로부터 입력되는 CAS신호로부터 생성된 신호 CASNW가 입력되고, NAND게이트(279)의 출력은 인버터(252)와 n채널 트랜지스터(124)로 이루어지는 하프래치에서 래치되고, 그 래치 출력이 신호 INTD00로서 제공된다. 신호 ZTUNE는 인버터(253)에서 반전되어, n채널 트랜지스터(125)의 게이트에 부여되고, 그 드레인에는 신호 CASNW가 부여되어, 그 소스는 접지된다.

다른 외부데이타 입력패드 EXD01EXD03는 외부 데이터 입력패드 EXD00과 유사하게 구성된다. 그리고, 전술한 제5도에 도시한 신호 ZTUNE가 「L」레벨이 되면, n채널 트랜지스터(125)가 도통하고, NAND게이트(279)의 한쪽입력단이 강제로 「L」레벨로 되고, NAND게이트(279)의 출력이 「H」레벨로 되어, 신호 INTD00가 「L」레벨이 된다. 튜닝모드시에 신호 ZTUNE가 「H」레벨이 되면, n채널 트랜지스터(125)가 비도통하게 되고, NAND게이트(279)의 한쪽 입력단이 「H」레벨이 되어, 외부입력패드 EXD00가레벨에 접속되거나 또는 접지레벨에 접속되는가에 따라, 신호 INTD00가 「H」레벨 또는 「L」레벨로 된다.

상기와 같이 본 실시예에서는, 패드를라인 또는 접지라인에 접속하므로써 정전방지(electrostatic prevention), 입력용량감소(input capacitance reduction), VIH/VIL 마진(margin)등을 고려할 필요가 없다. 또, 패드가 오픈인 경우, 그 계통은 사용되지 않으므로 노이즈가 혼입되어도 문제가 없다.

이와같이, 본 발명의 실시예에 의하면, 반도체 칩상에 복수개의 패드를 설치하고, 각각의 패드에 대응하여 2개의 게이트회로를 마련하고, 2개의 게이트를 모드전환용 패드에 의해 전환하여, 각 패드를 공유화하여 다른 모드를 설정할 수 있으므로, 패드수를 삭감할 수 있어, 칩면적을 축소할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (7)

1. 반도체 칩상에 형성된 동일한 패드(1114)를 이용하여 다른 모드를 설정하도록한 반도체 장치의 모드설정회로에 있어서, 상기 패드는 상기 반도체 칩상에 복수개 형성되어 있고, 상기 모드 설정회로는, 상기 복수의 패드를, 제1모드를 설정하기 위한 패드와 제2모드를설정하기 위한 패드사이에서 전환하기 위하여 상기 반도체 칩상에 형성된 모드 전환용 패드(15) 및, 상기복수의 패드의 각각에 대응하여 마련된 적어도 2개의 게이트수단(8188)으로서, 각각의 상기 게이트수단은 대응하는 패드에 접속된 한 개의 입력단을 갖고, 각각의 상기 게이트 수단의 한쪽 입력단이 대응하는 패드에 접속되며, 다른 게이트 수단의 다른쪽 입력단이 상기 모드 전환용 패드에 인가된 신호의 반전신호를 입력하는, 상기 적어도 2개의 게이트 수단(8188)을 포함하는 반도체 장치의 모드설정회로.
2. 제1항에 있어서, 상기 복수의 패드(1114) 및 상기 모드전환용 패드(15)는, 항상 고전위에 설정되어 있고, 상기 모드 전환용 패드를 저전위에 설정하므로써, 상기 적어도 2개의 게이트 수단의 한쪽을 활성화시키는 반도체 장치의 모드설정회로.
3. 제 1항에 있어서, 상기 복수의 패드(1114) 및 상기 모드전환용 패드(15)는, 항상 저전위에 설정되어 있고, 상기 모드 전환용 패드를 고전위에 설정하므로써, 상기 적어도 2개의 게이트수단의 한쪽을 활성화시키고, 다른 쪽을 비활성화시키는 반도체 장치의 모드설정회로.
4. 제1항에 있어서, 상기 복수의 게이트수단 중 한쪽의 게이트수단의 논리값을 구하는 논리값 수단(logical product mean(89))을 더 포함하는 반도체 장치의 모드설정회로.
5. 제1항에 있어서, 상기 제1모드는 상기 반도체 장치의 내부 전원전압을 설정하기 위한 모드이며, 상기 제2모드는 리프레쉬 사이클을 전환하는 모드인 반도체 장치의 모드설정회로.
6. 제5항에 있어서, 상기 복수의 게이트수단으로부터 상기 제1모드를 나타내는 신호가 출력된 것에 따라서, 모의적으로(simulated) 내부전위를 발생하는 내부전위발생수단(internal potential generation means)을 더 포함하는 반도체 장치의 모드설정회로.
7. 제6항에 있어서, 상기 내부전위발생수단은, 복수의 퓨즈(301303)와, 상기 각 퓨즈 사이에 직렬접속하여, 각각의 입력전극에서 상기 복수의 게이트수단으로부터 제1모드를 나타내는 신호가 입력되는 복수의 제1트랜지스터(141144)와, 전원과 접지사이에 직렬접속되고, 또한 상기 각 퓨즈와 각 제1트랜지스터에 대하여 병렬접속되어, 상기 복수의 제1트랜지스터의 어느 것인가가 도통하는 것에 따라서 내부 전위를 발생하는 복수의 제2트랜지스터(145148)를 포함하는 반도체 장치의 모드설정회로.