JPH05129556A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05129556A JPH05129556A JP3287608A JP28760891A JPH05129556A JP H05129556 A JPH05129556 A JP H05129556A JP 3287608 A JP3287608 A JP 3287608A JP 28760891 A JP28760891 A JP 28760891A JP H05129556 A JPH05129556 A JP H05129556A
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Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 スペアメモリセルアレイを有する半導体記憶
装置の製造の歩留りを向上する。 【構成】 メモリセルアレイＭＣＡの略中央部にスペア
ロウメモリセルアレイＳＲＭＣＡとスペアカラムメモリ
セルアレイＳＣＭＣＡを割り当てる。メモリセルアレイ
ＭＣＡのスペアメモリセル以外のメモリセルアレイＭＣ
Ａ1 〜ＭＣＡ4 は通常の情報の記憶に用いられる。 【効果】 スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭ
ＣＡを欠陥のあるメモリセルの発生し易いメモリセルア
レイＭＣＡの端部以外の領域に形成することにより、ス
ペアメモリセルアレイ内に欠陥のあるメモリセルが含ま
れ難くなり、ダイナミックＲＡＭの製品の歩留りが向上
する。
装置の製造の歩留りを向上する。 【構成】 メモリセルアレイＭＣＡの略中央部にスペア
ロウメモリセルアレイＳＲＭＣＡとスペアカラムメモリ
セルアレイＳＣＭＣＡを割り当てる。メモリセルアレイ
ＭＣＡのスペアメモリセル以外のメモリセルアレイＭＣ
Ａ1 〜ＭＣＡ4 は通常の情報の記憶に用いられる。 【効果】 スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭ
ＣＡを欠陥のあるメモリセルの発生し易いメモリセルア
レイＭＣＡの端部以外の領域に形成することにより、ス
ペアメモリセルアレイ内に欠陥のあるメモリセルが含ま
れ難くなり、ダイナミックＲＡＭの製品の歩留りが向上
する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にメモリセルアレイの一部領域に割り当てられた
スペアメモリセルを有するダイナミックＲＡＭ（ランダ
ム・アクセス・メモリ）の製造歩留向上の技術に関する
ものである。
し、特にメモリセルアレイの一部領域に割り当てられた
スペアメモリセルを有するダイナミックＲＡＭ（ランダ
ム・アクセス・メモリ）の製造歩留向上の技術に関する
ものである。
【０００２】
【従来の技術】従来より大容量の半導体記憶装置におい
ては、最初から情報を記憶する目的で製造されたメモリ
セルに加えて、前記メモリセルの予備としてスペアメモ
リセルを設けることにより、メモリセルに欠陥が含まれ
る場合、欠陥のあるメモリセルをスペアメモリセルで置
換することによって製造歩留の向上を図っている。
ては、最初から情報を記憶する目的で製造されたメモリ
セルに加えて、前記メモリセルの予備としてスペアメモ
リセルを設けることにより、メモリセルに欠陥が含まれ
る場合、欠陥のあるメモリセルをスペアメモリセルで置
換することによって製造歩留の向上を図っている。
【０００３】従来のスペアメモリセルを有する半導体記
憶装置について、図１１乃至図１５を用いて説明する。
図１１は、従来のスペアメモリセルを有するダイナミッ
クＲＡＭの構成図である。図１１において、１はダイナ
ミックＲＡＭ、ＭＣＡはダイナミックＲＡＭ１内に設置
されたメモリセルアレイ、ＳＲＭＣＡはメモリセルアレ
イＭＣＡの行の端部に設けられた予備のメモリセルであ
るスペアロウメモリセルアレイ、ＳＣＭＣＡはメモリセ
ルアレイＭＣＡの列の端部に設けられた予備のメモリセ
ルであるスペアカラムメモリセルアレイ、ＭＣＡ0 はメ
モリセルアレイでメモリセルアレイＭＣＡよりスペアメ
モリセルアレイＳＲＭＣＡ，ＳＣＭＣＡを除いた部分、
ＲＤはメモリセルアレイの行を選択するロウデコーダ、
ＳＡは読み出されたメモリセルのデータを増幅するセン
スアンプ、ＣＤはメモリセルアレイの列を選択するカラ
ムデコーダ、ＳＲＤはスペアロウメモリセルアレイＳＲ
ＭＣＡの行を選択するスペアロウデコーダ、ＳＣＤはス
ペアカラムメモリセルアレイＳＣＭＣＡの列を選択する
スペアカラムデコーダ、ＳＳＡは読み出された予備のス
ペアカラムメモリセルアレイＳＣＭＣＡのデータを増幅
するセンスアンプである。
憶装置について、図１１乃至図１５を用いて説明する。
図１１は、従来のスペアメモリセルを有するダイナミッ
クＲＡＭの構成図である。図１１において、１はダイナ
ミックＲＡＭ、ＭＣＡはダイナミックＲＡＭ１内に設置
されたメモリセルアレイ、ＳＲＭＣＡはメモリセルアレ
イＭＣＡの行の端部に設けられた予備のメモリセルであ
るスペアロウメモリセルアレイ、ＳＣＭＣＡはメモリセ
ルアレイＭＣＡの列の端部に設けられた予備のメモリセ
ルであるスペアカラムメモリセルアレイ、ＭＣＡ0 はメ
モリセルアレイでメモリセルアレイＭＣＡよりスペアメ
モリセルアレイＳＲＭＣＡ，ＳＣＭＣＡを除いた部分、
ＲＤはメモリセルアレイの行を選択するロウデコーダ、
ＳＡは読み出されたメモリセルのデータを増幅するセン
スアンプ、ＣＤはメモリセルアレイの列を選択するカラ
ムデコーダ、ＳＲＤはスペアロウメモリセルアレイＳＲ
ＭＣＡの行を選択するスペアロウデコーダ、ＳＣＤはス
ペアカラムメモリセルアレイＳＣＭＣＡの列を選択する
スペアカラムデコーダ、ＳＳＡは読み出された予備のス
ペアカラムメモリセルアレイＳＣＭＣＡのデータを増幅
するセンスアンプである。
【０００４】また、ダイナミックＲＡＭ１には、外部よ
り制御信号、電源電位等が接続されており、バーＲＡＳ
はロウアドレスストローブ信号、バーＣＡＳはカラムア
ドレスストローブ信号、バーＷＥはライトイネーブル信
号、Ａｄｄはアドレス信号、ＶCCは電源電位、ＶSSは接
地電位、Ｄinは入力データである。一方、ダイナミック
ＲＡＭ１より外部へ出力データＤout が接続されてい
る。
り制御信号、電源電位等が接続されており、バーＲＡＳ
はロウアドレスストローブ信号、バーＣＡＳはカラムア
ドレスストローブ信号、バーＷＥはライトイネーブル信
号、Ａｄｄはアドレス信号、ＶCCは電源電位、ＶSSは接
地電位、Ｄinは入力データである。一方、ダイナミック
ＲＡＭ１より外部へ出力データＤout が接続されてい
る。
【０００５】そして、前述の各信号によりメモリセルア
レイＭＣＡに対して外部から書き込み、読み出しの制御
が行われる。ＣＧは制御信号発生回路で外部よりロウア
ドレスストローブ信号バーＲＡＳ、カラムアドレススト
ローブ信号バーＣＡＳ及びライトイネーブル信号バーＷ
Ｅを受けて内部制御信号であるφRAC 、φCAB 、
φCAC 、φDI、φDO、φRAB を出力する。ここで、φ
RAC はロウアドレス比較回路制御信号、φCAB はカラム
アドレスバッファ制御信号、φDIはデータインバッファ
制御信号、φDOはデータアウトバッファ制御信号、φ
RAB はロウアドレスバッファ制御信号である。
レイＭＣＡに対して外部から書き込み、読み出しの制御
が行われる。ＣＧは制御信号発生回路で外部よりロウア
ドレスストローブ信号バーＲＡＳ、カラムアドレススト
ローブ信号バーＣＡＳ及びライトイネーブル信号バーＷ
Ｅを受けて内部制御信号であるφRAC 、φCAB 、
φCAC 、φDI、φDO、φRAB を出力する。ここで、φ
RAC はロウアドレス比較回路制御信号、φCAB はカラム
アドレスバッファ制御信号、φDIはデータインバッファ
制御信号、φDOはデータアウトバッファ制御信号、φ
RAB はロウアドレスバッファ制御信号である。
【０００６】そして、ＲＡＢはロウアドレスバッファ、
ＣＡＢはカラムアドレスバッファで外部から受けたアド
レス信号Ａｄｄをそれぞれロウアドレス比較回路ＲＡ
Ｃ、カラムアドレス比較回路ＣＡＣに伝える。ロウアド
レスバッファＲＡＢはロウアドレスバッファ制御信号φ
RAB によって制御され、カラムアドレスバッファＣＡＢ
はカラムアドレスバッファ制御信号φCAB によって制御
される。ロウアドレス比較回路ＲＡＣ及びカラムアドレ
ス比較回路ＣＡＣは、外部より印加されたアドレスと予
めプログラムされたアドレスの一致または不一致を検出
できるよう構成されている。そして、ロウアドレス比較
回路ＲＡＣは、ロウアドレス比較回路制御信号φRAC に
よって制御され、ロウアドレスバッファＲＡＢから入力
されたロウアドレスによってロウデコーダＲＤまたはス
ペアロウデコーダＳＲＤにロウアドレスを伝達する。同
様に、カラムアドレス比較回路ＣＡＣはカラムアドレス
比較回路制御信号φCRC によって制御され、カラムアド
レスバッファＣＡＢから入力されたカラムアドレスによ
って、カラムデコーダＣＤまたはスペアカラムデコーダ
ＳＣＤにカラムアドレスを伝達する。
ＣＡＢはカラムアドレスバッファで外部から受けたアド
レス信号Ａｄｄをそれぞれロウアドレス比較回路ＲＡ
Ｃ、カラムアドレス比較回路ＣＡＣに伝える。ロウアド
レスバッファＲＡＢはロウアドレスバッファ制御信号φ
RAB によって制御され、カラムアドレスバッファＣＡＢ
はカラムアドレスバッファ制御信号φCAB によって制御
される。ロウアドレス比較回路ＲＡＣ及びカラムアドレ
ス比較回路ＣＡＣは、外部より印加されたアドレスと予
めプログラムされたアドレスの一致または不一致を検出
できるよう構成されている。そして、ロウアドレス比較
回路ＲＡＣは、ロウアドレス比較回路制御信号φRAC に
よって制御され、ロウアドレスバッファＲＡＢから入力
されたロウアドレスによってロウデコーダＲＤまたはス
ペアロウデコーダＳＲＤにロウアドレスを伝達する。同
様に、カラムアドレス比較回路ＣＡＣはカラムアドレス
比較回路制御信号φCRC によって制御され、カラムアド
レスバッファＣＡＢから入力されたカラムアドレスによ
って、カラムデコーダＣＤまたはスペアカラムデコーダ
ＳＣＤにカラムアドレスを伝達する。
【０００７】メモリセルアレイＭＣＡへのデータの入力
及び出力はデータアウトバッファＤＯＢ及びデータイン
バッファＤＩＢを通して行われ、データアウトバッファ
ＤＯＢはデータアウトバッファ制御信号φDOによって制
御され、データインバッファＤＩＢはデータインバッフ
ァ制御信号φDIによって制御される。
及び出力はデータアウトバッファＤＯＢ及びデータイン
バッファＤＩＢを通して行われ、データアウトバッファ
ＤＯＢはデータアウトバッファ制御信号φDOによって制
御され、データインバッファＤＩＢはデータインバッフ
ァ制御信号φDIによって制御される。
【０００８】次に図１１に示したダイナミックＲＡＭ１
の動作について説明する。まず、外部よりロウアドレス
ストローブ信号バーＲＡＳ及びカラムアドレスストロー
ブ信号バーＣＡＳが印加されると、アドレス信号Ａｄｄ
に従ってメモリセルアレイＭＣＡ内のメモリセルが選択
され、ライトイネーブル信号バーＷＥの状態に応じて情
報の読出し、書込みが行われる。ところが、メモリセル
アレイＭＣＡ0 内に欠陥が含まれている場合には、予め
行われるテストによって欠陥のあるメモリセルのアドレ
スを調査し、ロウアドレス比較回路ＲＡＣまたはカラム
アドレス比較回路ＣＡＣに、例えば、レーザブロウによ
りヒューズを切断する等の方法を用い該欠陥を有するメ
モリセルのアドレスをプログラムする。そして、例え
ば、ロウアドレス比較回路ＲＡＣに欠陥があるメモリセ
ルのアドレスがプログラムされている場合、外部から入
力されたロウアドレスとロウアドレス比較回路ＲＡＣに
プログラムされたアドレスが一致した時、ロウアドレス
比較回路ＲＡＣによりスペアロウデコーダＳＲＤが選択
され、スペアロウメモリセルアレイＳＲＭＣＡ内のメモ
リセルがスペアロウデコーダＳＲＤによって選択され
る。但し、この時、スペアロウデコーダＳＲＤが選択さ
れる前に、ロウデコーダＲＤを非選択にしておくことが
必要である。一方、ロウアドレスとロウアドレス比較回
路ＲＡＣにプログラムされたアドレスが不一致の時は、
通常のとおりメモリセルアレイＭＣＡ0 内のメモリセル
が選択される。このようにして、ダイナミックＲＡＭの
製造時に歩留りの向上をはかっている。
の動作について説明する。まず、外部よりロウアドレス
ストローブ信号バーＲＡＳ及びカラムアドレスストロー
ブ信号バーＣＡＳが印加されると、アドレス信号Ａｄｄ
に従ってメモリセルアレイＭＣＡ内のメモリセルが選択
され、ライトイネーブル信号バーＷＥの状態に応じて情
報の読出し、書込みが行われる。ところが、メモリセル
アレイＭＣＡ0 内に欠陥が含まれている場合には、予め
行われるテストによって欠陥のあるメモリセルのアドレ
スを調査し、ロウアドレス比較回路ＲＡＣまたはカラム
アドレス比較回路ＣＡＣに、例えば、レーザブロウによ
りヒューズを切断する等の方法を用い該欠陥を有するメ
モリセルのアドレスをプログラムする。そして、例え
ば、ロウアドレス比較回路ＲＡＣに欠陥があるメモリセ
ルのアドレスがプログラムされている場合、外部から入
力されたロウアドレスとロウアドレス比較回路ＲＡＣに
プログラムされたアドレスが一致した時、ロウアドレス
比較回路ＲＡＣによりスペアロウデコーダＳＲＤが選択
され、スペアロウメモリセルアレイＳＲＭＣＡ内のメモ
リセルがスペアロウデコーダＳＲＤによって選択され
る。但し、この時、スペアロウデコーダＳＲＤが選択さ
れる前に、ロウデコーダＲＤを非選択にしておくことが
必要である。一方、ロウアドレスとロウアドレス比較回
路ＲＡＣにプログラムされたアドレスが不一致の時は、
通常のとおりメモリセルアレイＭＣＡ0 内のメモリセル
が選択される。このようにして、ダイナミックＲＡＭの
製造時に歩留りの向上をはかっている。
【０００９】次に、図１１に示したダイナミックＲＡＭ
１のメモリセルアレイＭＣＡの構成を図１２に示す。図
１２において、図１１と同一符号は図１１と同一内容を
示す。また、図において、点線ａｂｃｄで囲まれた領域
は、スペアロウメモリセルアレイＳＲＭＣＡの端部であ
り、この点線ａｂｃｄで囲まれた領域を拡大して示した
メモリセルアレイのレイアウト図が図１３である。
１のメモリセルアレイＭＣＡの構成を図１２に示す。図
１２において、図１１と同一符号は図１１と同一内容を
示す。また、図において、点線ａｂｃｄで囲まれた領域
は、スペアロウメモリセルアレイＳＲＭＣＡの端部であ
り、この点線ａｂｃｄで囲まれた領域を拡大して示した
メモリセルアレイのレイアウト図が図１３である。
【００１０】図１３に示したメモリセルはスタックトキ
ャパシタ型メモリセルであり、図においてＦＬ1a，ＦＬ
2a及びＦＬ2bは活性領域、ＴＧ1 〜ＴＧ4 はワード線、
ＳＮ1a，ＳＮ1b，ＳＮ1c，ＳＮ2a及びＳＮ2bはストレー
ジノード電極、ＣＰ1a，ＣＰ2a，ＣＰ2bはメモリセルが
存在していないメモリセルプレート電極欠落領域、ＢＬ
1 ，ＢＬ2 はビット線、ＤＣ1a，ＤＣ2a及びＤＣ2bはビ
ット線ＢＬ1 ，ＢＬ2 と活性領域ＦＬ1a，ＦＬ2a，ＦＬ
2bとのコンタクトを示している。
ャパシタ型メモリセルであり、図においてＦＬ1a，ＦＬ
2a及びＦＬ2bは活性領域、ＴＧ1 〜ＴＧ4 はワード線、
ＳＮ1a，ＳＮ1b，ＳＮ1c，ＳＮ2a及びＳＮ2bはストレー
ジノード電極、ＣＰ1a，ＣＰ2a，ＣＰ2bはメモリセルが
存在していないメモリセルプレート電極欠落領域、ＢＬ
1 ，ＢＬ2 はビット線、ＤＣ1a，ＤＣ2a及びＤＣ2bはビ
ット線ＢＬ1 ，ＢＬ2 と活性領域ＦＬ1a，ＦＬ2a，ＦＬ
2bとのコンタクトを示している。
【００１１】なお、ストレージノード電極ＳＮ1a，ＳＮ
1b，ＳＮ1c，ＳＮ2a，ＳＮ2bと活性領域ＦＬ1a，Ｆ
Ｌ2a，ＦＬ2bとのコンタクト及びイオン注入領域は図示
省略している。
1b，ＳＮ1c，ＳＮ2a，ＳＮ2bと活性領域ＦＬ1a，Ｆ
Ｌ2a，ＦＬ2bとのコンタクト及びイオン注入領域は図示
省略している。
【００１２】次に、図１３のＸ−Ｘ矢視断面図を図１４
に示す。図１４において、２はｐ型シリコン基板、Ｎ1
〜Ｎ3 はｎ型拡散領域、ＣＰはメモリセルプレート電極
であり、その他の図１３と同一符号は図１３と同一内容
を示す。また、図１５は図１３に示した回路の要部の等
価回路を示す図である。図１４において、ｐ型シリコン
基板２上に形成されたｎ型拡散領域Ｎ1，Ｎ2 とワード
線ＴＧ2 とで１つのＭＯＳＦＥＴを構成しており、この
ＭＯＳＦＥＴは図１５の等価回路に示したＭＯＳＦＥＴ
Ｑ1 である。同様に、ｎ型拡散領域Ｎ2 ，Ｎ3 とワード
線ＴＧ3 とで１つのＭＯＳＦＥＴを構成しており、この
ＭＯＳＦＥＴは図１５の等価回路に示したＭＯＳＦＥＴ
Ｑ2 である。
に示す。図１４において、２はｐ型シリコン基板、Ｎ1
〜Ｎ3 はｎ型拡散領域、ＣＰはメモリセルプレート電極
であり、その他の図１３と同一符号は図１３と同一内容
を示す。また、図１５は図１３に示した回路の要部の等
価回路を示す図である。図１４において、ｐ型シリコン
基板２上に形成されたｎ型拡散領域Ｎ1，Ｎ2 とワード
線ＴＧ2 とで１つのＭＯＳＦＥＴを構成しており、この
ＭＯＳＦＥＴは図１５の等価回路に示したＭＯＳＦＥＴ
Ｑ1 である。同様に、ｎ型拡散領域Ｎ2 ，Ｎ3 とワード
線ＴＧ3 とで１つのＭＯＳＦＥＴを構成しており、この
ＭＯＳＦＥＴは図１５の等価回路に示したＭＯＳＦＥＴ
Ｑ2 である。
【００１３】また、メモリセルプレート電極ＣＰとスト
レージノード電極ＳＮ1aとで、１つのキャパシタを構成
しており、このキャパシタは図１５の等価回路に示した
キャパシタＣ1 である。同様に、メモリセルプレート電
極ＣＰとストレージノード電極ＳＮ2aとで、１つのキャ
パシタを構成しており、このキャパシタは図１５の等価
回路に示したキャパシタＣ2である。そして、ＭＯＳＦ
ＥＴＱ1 とキャパシタＣ1 で１つのメモリセルを構成
し、ＭＯＳＦＥＴＱ2 とキャパシタＣ2 で１つのメモリ
セルを構成している。なお、図１５に示されたＭＯＳＦ
ＥＴＱ3 及びキャパシタＣ3 は、図１４の断面図には示
されていない。
レージノード電極ＳＮ1aとで、１つのキャパシタを構成
しており、このキャパシタは図１５の等価回路に示した
キャパシタＣ1 である。同様に、メモリセルプレート電
極ＣＰとストレージノード電極ＳＮ2aとで、１つのキャ
パシタを構成しており、このキャパシタは図１５の等価
回路に示したキャパシタＣ2である。そして、ＭＯＳＦ
ＥＴＱ1 とキャパシタＣ1 で１つのメモリセルを構成
し、ＭＯＳＦＥＴＱ2 とキャパシタＣ2 で１つのメモリ
セルを構成している。なお、図１５に示されたＭＯＳＦ
ＥＴＱ3 及びキャパシタＣ3 は、図１４の断面図には示
されていない。
【００１４】ところが、図１１及び図１２にも示したよ
うに、スペアロウメモリセルアレイＳＲＭＣＡはメモリ
セルアレイＭＡＣの端部に割り当てられており、スペア
ロウメモリセルアレイＳＲＭＣＡを構成するメモリセル
のストレージノード電極ＳＮ1aはビット線ＢＬ1 に接続
した最も端部のストレージノード電極である。一般に、
メモリセルアレイにはストレージノード電極よりも先に
形成される活性領域やワード線が多数配置されている
が、メモリセルアレイの中央部に比べてその外周には活
性領域やワード線が少ない。そのため、ストレージノー
ド電極の写真製版の際に、メモリセルアレイの端部では
ホトレジストが外へ流れだしてしまい、ホトレジストの
膜厚が薄くなり、メモリセルアレイの中央部ではホトレ
ジストの膜厚が厚くなる。加えて、ストレージノード電
極ＳＮ1aが最も端部にあるため、ストレージノード電極
ＳＮ2aとストレージノード電極ＳＮ2bとの形状の関係が
同一形状のストレージノード電極を折り返して設けた線
対称の配置となっているのに対して、ストレージノード
電極ＳＮ1aには折り返しに相当するストレージノード電
極が設けられていない。このため、ストレージノード電
極形成時に、例えば、ホトリソグラフィー用のレジスト
膜厚がストレージノード電極ＳＮ1aの端部で他の部分と
異なり、ホトレジストエッチング時に、メモリセルアレ
イの端部の上にあるレジストがメモリセルアレイ中央部
の上にあるレジストよりも多くエッチングされ、ストレ
ージノード電極の仕上り自身も中央部に比べ端部のほう
が小さくなってしまい、ストレージノードＳＮ1aの形状
が本来図１４の点線で示した形状であるべき所が実線で
示した小さな形状になってしまう等の不均一を生じる。
そのため、ストレージノード電極ＳＮ1aを一方の電極に
もつ図１５に示した等価回路のキャパシタＣ1 の容量
が、本来の容量をもつキャパシタＣ2 の容量よりも小さ
くなる。このように、キャパシタＣ1 の容量が本来の容
量よりも小さくなるため、このキャパシタＣ1 を構成要
素とするメモリセルの情報読出し時に誤動作が発生し、
読出されたデータは不良となる。
うに、スペアロウメモリセルアレイＳＲＭＣＡはメモリ
セルアレイＭＡＣの端部に割り当てられており、スペア
ロウメモリセルアレイＳＲＭＣＡを構成するメモリセル
のストレージノード電極ＳＮ1aはビット線ＢＬ1 に接続
した最も端部のストレージノード電極である。一般に、
メモリセルアレイにはストレージノード電極よりも先に
形成される活性領域やワード線が多数配置されている
が、メモリセルアレイの中央部に比べてその外周には活
性領域やワード線が少ない。そのため、ストレージノー
ド電極の写真製版の際に、メモリセルアレイの端部では
ホトレジストが外へ流れだしてしまい、ホトレジストの
膜厚が薄くなり、メモリセルアレイの中央部ではホトレ
ジストの膜厚が厚くなる。加えて、ストレージノード電
極ＳＮ1aが最も端部にあるため、ストレージノード電極
ＳＮ2aとストレージノード電極ＳＮ2bとの形状の関係が
同一形状のストレージノード電極を折り返して設けた線
対称の配置となっているのに対して、ストレージノード
電極ＳＮ1aには折り返しに相当するストレージノード電
極が設けられていない。このため、ストレージノード電
極形成時に、例えば、ホトリソグラフィー用のレジスト
膜厚がストレージノード電極ＳＮ1aの端部で他の部分と
異なり、ホトレジストエッチング時に、メモリセルアレ
イの端部の上にあるレジストがメモリセルアレイ中央部
の上にあるレジストよりも多くエッチングされ、ストレ
ージノード電極の仕上り自身も中央部に比べ端部のほう
が小さくなってしまい、ストレージノードＳＮ1aの形状
が本来図１４の点線で示した形状であるべき所が実線で
示した小さな形状になってしまう等の不均一を生じる。
そのため、ストレージノード電極ＳＮ1aを一方の電極に
もつ図１５に示した等価回路のキャパシタＣ1 の容量
が、本来の容量をもつキャパシタＣ2 の容量よりも小さ
くなる。このように、キャパシタＣ1 の容量が本来の容
量よりも小さくなるため、このキャパシタＣ1 を構成要
素とするメモリセルの情報読出し時に誤動作が発生し、
読出されたデータは不良となる。
【００１５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、例えばメモリセル
アレイＭＣＡ0 内の欠陥のあるメモリセルをスペアロウ
メモリセルアレイＳＲＭＣＡ内のメモリセルで置換する
ことにより、この半導体記憶装置のメモリセルアレイＭ
ＣＡは機能的には欠陥のないもきとなる。しかし、この
とき同時にスペアロウメモリセルアレイＳＲＭＣＡ内に
も欠陥のあるメモリセルがあった場合には、置換した後
にも半導体記憶装置のメモリセルアレイＭＣＡは機能的
に欠陥のあるメモリセルを有するので、ダイナミックＲ
ＡＭ１は製品不良となってしまう。このように、一旦、
スペアメモリセルによる置換を行った製品は、置換後の
テストによって再度不良となったとしても、更に別のス
ペアメモリセルによって置換することは、行程が複雑に
なるため通常行われることはない。また、最初に欠陥の
あるメモリセルが含まれているかどうかのテストを行う
際には、スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣ
Ａの部分はテストされず、メモリセルアレイＭＣＡ0 の
部分のみテストされる。そのため、製品の製造歩留りを
向上することができないという問題点があった。
は以上のように構成されているので、例えばメモリセル
アレイＭＣＡ0 内の欠陥のあるメモリセルをスペアロウ
メモリセルアレイＳＲＭＣＡ内のメモリセルで置換する
ことにより、この半導体記憶装置のメモリセルアレイＭ
ＣＡは機能的には欠陥のないもきとなる。しかし、この
とき同時にスペアロウメモリセルアレイＳＲＭＣＡ内に
も欠陥のあるメモリセルがあった場合には、置換した後
にも半導体記憶装置のメモリセルアレイＭＣＡは機能的
に欠陥のあるメモリセルを有するので、ダイナミックＲ
ＡＭ１は製品不良となってしまう。このように、一旦、
スペアメモリセルによる置換を行った製品は、置換後の
テストによって再度不良となったとしても、更に別のス
ペアメモリセルによって置換することは、行程が複雑に
なるため通常行われることはない。また、最初に欠陥の
あるメモリセルが含まれているかどうかのテストを行う
際には、スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣ
Ａの部分はテストされず、メモリセルアレイＭＣＡ0 の
部分のみテストされる。そのため、製品の製造歩留りを
向上することができないという問題点があった。
【００１６】この発明は上記のような問題点を解決する
ためになされたもので、製品の歩留りを向上できる半導
体記憶装置を得ることを目的としている。
ためになされたもので、製品の歩留りを向上できる半導
体記憶装置を得ることを目的としている。
【００１７】
【課題を解決するための手段】この発明に係る半導体記
憶装置はメモリセルアレイの一部の行及び列のメモリセ
ルを、スペアメモリセルとして割り当てており、前記メ
モリセルアレイの端部にない行及び列のメモリセルを、
前記スペアメモリセルとして割り当てたことを特徴とす
る。
憶装置はメモリセルアレイの一部の行及び列のメモリセ
ルを、スペアメモリセルとして割り当てており、前記メ
モリセルアレイの端部にない行及び列のメモリセルを、
前記スペアメモリセルとして割り当てたことを特徴とす
る。
【００１８】
【作用】この発明における半導体記憶装置は、メモリセ
ルアレイの端部にない行及び列のメモリセルを、スペア
メモリセルとして割り当ててこることにより、メモリセ
ルの容量が本来必要とする容量より小さなメモリセルが
でき易い端部のメモリセルをスペアメモリセルとして用
いないので、スペアメモリセルアレイ内のメモリセル容
量を均一化でき、スペアメモリセルアレイ内に欠陥のあ
るメモリセルが含まれる確率が減少する。
ルアレイの端部にない行及び列のメモリセルを、スペア
メモリセルとして割り当ててこることにより、メモリセ
ルの容量が本来必要とする容量より小さなメモリセルが
でき易い端部のメモリセルをスペアメモリセルとして用
いないので、スペアメモリセルアレイ内のメモリセル容
量を均一化でき、スペアメモリセルアレイ内に欠陥のあ
るメモリセルが含まれる確率が減少する。
【００１９】
【実施例】以下、この発明の一実施例について図１乃至
図６を用いて説明する。図１は、この発明の一実施例で
あるダイナミックＲＡＭの構成図である。図１におい
て、３はダイナミックＲＡＭ、ＭＣＡ１〜ＭＣＡ４はメ
モリセルアレイ、ＷＬn はｎ行のワード線、ＢＬn ，バ
ーＢＬn はｎ列のビット線、その他の図１１と同一符号
は図１１と同一内容もしくは相当部分である。図１にお
いて、メモリセルアレイＭＣＡがメモリセルアレイＭＣ
Ａ1 〜メモリセルアレイＭＣＡ4 の４つのブロックに分
割されているが、４つのブロックを１つのブロックと考
えれば、図１１に示されたメモリセルアレイＭＣＡ0 と
同様に取扱える。
図６を用いて説明する。図１は、この発明の一実施例で
あるダイナミックＲＡＭの構成図である。図１におい
て、３はダイナミックＲＡＭ、ＭＣＡ１〜ＭＣＡ４はメ
モリセルアレイ、ＷＬn はｎ行のワード線、ＢＬn ，バ
ーＢＬn はｎ列のビット線、その他の図１１と同一符号
は図１１と同一内容もしくは相当部分である。図１にお
いて、メモリセルアレイＭＣＡがメモリセルアレイＭＣ
Ａ1 〜メモリセルアレイＭＣＡ4 の４つのブロックに分
割されているが、４つのブロックを１つのブロックと考
えれば、図１１に示されたメモリセルアレイＭＣＡ0 と
同様に取扱える。
【００２０】次に、図１に示したダイナミックＲＡＭ３
のメモリセルアレイＭＣＡ1 〜ＭＣＡ4 の構成を図２に
示す。図２において、図１と同一符号は同一内容を示
す。図において、点線ｅｆｇｈで囲まれた領域は、スペ
アロウメモリセルアレイＳＲＭＣＡの端部であり、この
点線ｅｆｇｈで囲まれた領域を拡大して示したメモリセ
ルアレイＭＣＡのレイアウト図が図３である。
のメモリセルアレイＭＣＡ1 〜ＭＣＡ4 の構成を図２に
示す。図２において、図１と同一符号は同一内容を示
す。図において、点線ｅｆｇｈで囲まれた領域は、スペ
アロウメモリセルアレイＳＲＭＣＡの端部であり、この
点線ｅｆｇｈで囲まれた領域を拡大して示したメモリセ
ルアレイＭＣＡのレイアウト図が図３である。
【００２１】図３に示したメモリセルは、スタックトキ
ャパシタ型メモリセルであり、図において、ＦＬ1b，Ｆ
Ｌ2c及びＦＬ2dは活性領域、ＴＧ5 〜ＴＧ8 はワード
線、ＳＮ1d，ＳＮ1e，ＳＮ1f，ＳＮ1g，ＳＮ2c，及びＳ
Ｎ2dはストレージノード電極、ＣＰ1b，ＣＰ2c及びＣＰ
2dはメモリセルプレート電極欠落領域、ＢＬ1 ，ＢＬ2
はビット線、ＤＣ1b，ＤＣ2c及びＤＣ2dはビット線ＢＬ
1 ，ＢＬ2 と活性領域ＦＬ1b，ＦＬ2c，ＦＬ2dとのコン
タクトを示している。
ャパシタ型メモリセルであり、図において、ＦＬ1b，Ｆ
Ｌ2c及びＦＬ2dは活性領域、ＴＧ5 〜ＴＧ8 はワード
線、ＳＮ1d，ＳＮ1e，ＳＮ1f，ＳＮ1g，ＳＮ2c，及びＳ
Ｎ2dはストレージノード電極、ＣＰ1b，ＣＰ2c及びＣＰ
2dはメモリセルプレート電極欠落領域、ＢＬ1 ，ＢＬ2
はビット線、ＤＣ1b，ＤＣ2c及びＤＣ2dはビット線ＢＬ
1 ，ＢＬ2 と活性領域ＦＬ1b，ＦＬ2c，ＦＬ2dとのコン
タクトを示している。
【００２２】なお、ストレージノード電極ＳＮ1e，ＳＮ
1f，ＳＮ2c，ＳＮ2dと活性領域ＦＬ1b，ＦＬ2c，ＦＬ2d
とのコンタクト及びイオン注入領域は図示省略してい
る。また、Ｙ−Ｙの一点鎖線を境として上部がメモリセ
ルアレイＭＣＡ１、下部がスペアロウメモリセルアレイ
ＳＲＭＣＡである。
1f，ＳＮ2c，ＳＮ2dと活性領域ＦＬ1b，ＦＬ2c，ＦＬ2d
とのコンタクト及びイオン注入領域は図示省略してい
る。また、Ｙ−Ｙの一点鎖線を境として上部がメモリセ
ルアレイＭＣＡ１、下部がスペアロウメモリセルアレイ
ＳＲＭＣＡである。
【００２３】次に、図３のＸＩ−ＸＩ矢視断面図を図４
に示す。図４において、２はｐ型シリコン基板、Ｎ4 〜
Ｎ6 はｎ型拡散領域、ＣＰはメモリセルプレート電極で
あり、その他の図３と同一符号は図３と同一内容を示
す。また、図５は、図３に示した回路の要部の等価回路
を示す図である。図４において、ｐ型シリコン基板２上
に形成されたｎ型拡散領域Ｎ4 ，Ｎ5 とワード線ＴＧ6
とで１つのＭＯＳＦＥＴを構成しており、このＭＯＳＦ
ＥＴは図５の等価回路に示したＭＯＳＦＥＴＱ4 であ
る。同様に、ｎ型拡散領域Ｎ5 ，Ｎ6 とワード線ＴＧ7
とで１つのＭＯＳＦＥＴを構成しており、このＭＯＳＦ
ＥＴは図５の等価回路に示したＭＯＳＦＥＴＱ5 であ
る。
に示す。図４において、２はｐ型シリコン基板、Ｎ4 〜
Ｎ6 はｎ型拡散領域、ＣＰはメモリセルプレート電極で
あり、その他の図３と同一符号は図３と同一内容を示
す。また、図５は、図３に示した回路の要部の等価回路
を示す図である。図４において、ｐ型シリコン基板２上
に形成されたｎ型拡散領域Ｎ4 ，Ｎ5 とワード線ＴＧ6
とで１つのＭＯＳＦＥＴを構成しており、このＭＯＳＦ
ＥＴは図５の等価回路に示したＭＯＳＦＥＴＱ4 であ
る。同様に、ｎ型拡散領域Ｎ5 ，Ｎ6 とワード線ＴＧ7
とで１つのＭＯＳＦＥＴを構成しており、このＭＯＳＦ
ＥＴは図５の等価回路に示したＭＯＳＦＥＴＱ5 であ
る。
【００２４】また、メモリセルプレート電極ＣＰとスト
レージノード電極ＳＮ1eとで１つのキャパシタを構成し
ており、このキャパシタは図５の等価回路に示したキャ
パシタＣ4 である。同様にメモリセルプレート電極ＣＰ
とストレージノード電極ＳＮ1fとで１つのキャパシタを
構成しており、このキャパシタは図５の等価回路に示し
たキャパシタＣ5 である。そして、ＭＯＳＦＥＴＱ4 と
キャパシタＣ4 で１つのメモリセルを構成し、ＭＯＳＦ
ＥＴＱ5 とキャパシタＣ5 で１つのメモリセルを構成し
ている。なお、図５に示されたＭＯＳＦＥＴＱ6 及びキ
ャパシタＣ6 は図４の断面図には示されていない。ま
た、ビット線ＢＬ1 とビット線ＢＬ2 が図１で示したビ
ット線ＢＬn とビット線バーＢＬn の関係に相当する。
レージノード電極ＳＮ1eとで１つのキャパシタを構成し
ており、このキャパシタは図５の等価回路に示したキャ
パシタＣ4 である。同様にメモリセルプレート電極ＣＰ
とストレージノード電極ＳＮ1fとで１つのキャパシタを
構成しており、このキャパシタは図５の等価回路に示し
たキャパシタＣ5 である。そして、ＭＯＳＦＥＴＱ4 と
キャパシタＣ4 で１つのメモリセルを構成し、ＭＯＳＦ
ＥＴＱ5 とキャパシタＣ5 で１つのメモリセルを構成し
ている。なお、図５に示されたＭＯＳＦＥＴＱ6 及びキ
ャパシタＣ6 は図４の断面図には示されていない。ま
た、ビット線ＢＬ1 とビット線ＢＬ2 が図１で示したビ
ット線ＢＬn とビット線バーＢＬn の関係に相当する。
【００２５】ところが、図１及び図２にも示したよう
に、メモリセルアレイＭＣＡの端部にない行及び列の少
なくとも一方のメモリセルをスペアメモリセルとして割
り当てるため、スペアロウメモリセルアレイＳＲＭＣＡ
はメモリセルアレイＭＣＡの略中央部に割り当てられて
おり、スペアロウメモリセルアレイＳＲＭＣＡの端部に
あるストレージノード電極ＳＮ1eは、ビット線ＢＬ1に
接続したストレージノード電極としては最も端部のスト
レージノード電極ではなく、更に、メモリセルアレイＭ
ＣＡ1 の領域内に同じ構造のストレージノード電極があ
る。そして、ストレージノード電極ＳＮ1eとメモリセル
アレイＭＣＡ1 内のストレージノード電極ＳＮ1dとの形
状関係は、スペアロウメモリセルアレイ内のストレージ
ノード電極ＳＮ1fとストレージノード電極ＳＮ1gとの形
状関係と同一となる。このように、ストレージノード電
極ＳＮ1eはビット線ＢＬ1の最も端部に配置されていな
いことから、製造工程において、ストレージノード電極
よりも先に形成される活性領域やリード線がメモリセル
の端部には少ないため、ストレージノード電極を形成す
る写真製版の際に、ホトレジストの膜厚がメモリセルア
レイＭＣＡの端部ではホトレジストがメモリセルアレイ
ＭＣＡの外へ流れ出してしまい薄くなり、メモリセルア
レイＭＣＡの中央部ではホトレジストの膜厚が厚くなる
といった影響受けることがない。そのため、ホトレジス
トのエッチング時にメモリセルアレイＭＣＡの端部のス
トレージノード電極が中央部のストレージノード電極よ
り多くエッチングされ、中央部のストレージノード電極
に比べて端部のストレージノード電極が小さくなっても
スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ内のス
トレージノード電極は小さくなることはない。
に、メモリセルアレイＭＣＡの端部にない行及び列の少
なくとも一方のメモリセルをスペアメモリセルとして割
り当てるため、スペアロウメモリセルアレイＳＲＭＣＡ
はメモリセルアレイＭＣＡの略中央部に割り当てられて
おり、スペアロウメモリセルアレイＳＲＭＣＡの端部に
あるストレージノード電極ＳＮ1eは、ビット線ＢＬ1に
接続したストレージノード電極としては最も端部のスト
レージノード電極ではなく、更に、メモリセルアレイＭ
ＣＡ1 の領域内に同じ構造のストレージノード電極があ
る。そして、ストレージノード電極ＳＮ1eとメモリセル
アレイＭＣＡ1 内のストレージノード電極ＳＮ1dとの形
状関係は、スペアロウメモリセルアレイ内のストレージ
ノード電極ＳＮ1fとストレージノード電極ＳＮ1gとの形
状関係と同一となる。このように、ストレージノード電
極ＳＮ1eはビット線ＢＬ1の最も端部に配置されていな
いことから、製造工程において、ストレージノード電極
よりも先に形成される活性領域やリード線がメモリセル
の端部には少ないため、ストレージノード電極を形成す
る写真製版の際に、ホトレジストの膜厚がメモリセルア
レイＭＣＡの端部ではホトレジストがメモリセルアレイ
ＭＣＡの外へ流れ出してしまい薄くなり、メモリセルア
レイＭＣＡの中央部ではホトレジストの膜厚が厚くなる
といった影響受けることがない。そのため、ホトレジス
トのエッチング時にメモリセルアレイＭＣＡの端部のス
トレージノード電極が中央部のストレージノード電極よ
り多くエッチングされ、中央部のストレージノード電極
に比べて端部のストレージノード電極が小さくなっても
スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ内のス
トレージノード電極は小さくなることはない。
【００２６】次に、図１に示したダイナミックＲＡＭ３
の動作は図１１に示したダイナミックＲＡＭ１の動作と
同じであるが、図１に示したダイナミックＲＡＭ３の動
作を動作波形図である図６を用いて詳しく説明する。図
において、ライトイネーブル信号バーＷＥはメモリセル
から情報の読出しを行うか、書込みを行うかを制御する
信号で、ライトイネーブル信号バーＷＥがハイレベルの
時に読出しが行われ、ローレベルの時に書込みが行われ
る。図６においては、メモリセルアレイからの読出し動
作を説明しているので、ライトイネーブル信号バーＷＥ
はハイレベルである。そして、出力データＤout が出力
されるタイミングはロウアドレスストローブ信号バーＲ
ＡＳとカラムアドレスストローブ信号バーＣＡＳによっ
て決定される。
の動作は図１１に示したダイナミックＲＡＭ１の動作と
同じであるが、図１に示したダイナミックＲＡＭ３の動
作を動作波形図である図６を用いて詳しく説明する。図
において、ライトイネーブル信号バーＷＥはメモリセル
から情報の読出しを行うか、書込みを行うかを制御する
信号で、ライトイネーブル信号バーＷＥがハイレベルの
時に読出しが行われ、ローレベルの時に書込みが行われ
る。図６においては、メモリセルアレイからの読出し動
作を説明しているので、ライトイネーブル信号バーＷＥ
はハイレベルである。そして、出力データＤout が出力
されるタイミングはロウアドレスストローブ信号バーＲ
ＡＳとカラムアドレスストローブ信号バーＣＡＳによっ
て決定される。
【００２７】まず、ロウアドレスストローブ信号バーＲ
ＡＳがローレベルになるとロウアドレスに基づいてロウ
デコーダＲＤによって一本のワード線ＷＬnが選択され
る。
ＡＳがローレベルになるとロウアドレスに基づいてロウ
デコーダＲＤによって一本のワード線ＷＬnが選択され
る。
【００２８】次に、選択されたワード線ＷＬn に接続さ
れるメモリセルＭＣからビット線ＢＬn への情報の読出
しが行われる。
れるメモリセルＭＣからビット線ＢＬn への情報の読出
しが行われる。
【００２９】次に、ビット線ＢＬn とビット線バーＢＬ
n との電位差がセンスアンプＳＡによって増幅される。
n との電位差がセンスアンプＳＡによって増幅される。
【００３０】次に、カラムアドレスに基づいて、カラム
デコーダＣＤによって１つのセンスアンプＣＡが選択さ
れる。
デコーダＣＤによって１つのセンスアンプＣＡが選択さ
れる。
【００３１】そして、選択されたセンスアンプＳＡの情
報が出力バッファＤＯＢに送られ出力データＤout が出
力される。
報が出力バッファＤＯＢに送られ出力データＤout が出
力される。
【００３２】なお、メモリセルアレイＭＣＡ1 〜ＭＣＡ
4 内に欠陥のあるメモリセルが存在する場合、例えば、
ロウアドレス比較回路ＲＡＣによってスペアロウデコー
ダＳＲＤが選択されるが、この時、スペアロウデコーダ
ＳＲＤを選択する前にローデコーダＲＤを非選択にす
る。そして、それ以後の動作は、スペアローデコーダＳ
ＲＤとスペアロウメモリセルアレイＳＲＭＣＡによって
行われる。
4 内に欠陥のあるメモリセルが存在する場合、例えば、
ロウアドレス比較回路ＲＡＣによってスペアロウデコー
ダＳＲＤが選択されるが、この時、スペアロウデコーダ
ＳＲＤを選択する前にローデコーダＲＤを非選択にす
る。そして、それ以後の動作は、スペアローデコーダＳ
ＲＤとスペアロウメモリセルアレイＳＲＭＣＡによって
行われる。
【００３３】また、ロウアドレスストローブ信号バーＲ
ＡＳがローレベルになってから、カラムアドレスストロ
ーブ信号バーＣＡＳが早いタイミングでローレベルにな
る場合には、ロウアドレスストローブ信号バーＲＡＳが
ローレベルになってからダイナミックＲＡＭ３内で上記
動作を行うに要する時間の後、出力データが出力され、
この動作に要する時間は数々のダイナミックＲＡＭによ
ってそれぞれ異なる。
ＡＳがローレベルになってから、カラムアドレスストロ
ーブ信号バーＣＡＳが早いタイミングでローレベルにな
る場合には、ロウアドレスストローブ信号バーＲＡＳが
ローレベルになってからダイナミックＲＡＭ３内で上記
動作を行うに要する時間の後、出力データが出力され、
この動作に要する時間は数々のダイナミックＲＡＭによ
ってそれぞれ異なる。
【００３４】次に、図１６を用いて、スペアカラムメモ
リセルアレイによる欠陥のあるメモリセルの置換につい
て説明する。図１６（ａ）は、従来のメモリセルアレイ
の平面図、図１６（ｂ）はこの発明によるメモリセルア
レイのの平面図である。スペアロウメモリセルアレイＳ
ＲＭＣＡが１スペア分、スペアカラムメモリセルアレイ
ＳＣＭＣＡが２スペア分含まれている場合を示してい
る。図１６（ａ）において、ＭＣＡはメモリセルアレ
イ、ＭＣＡ６はメモリセルアレイＭＣＡの中でスペアメ
モリセルＳＣＭＣＡ１，ＳＣＭＣＡ２，ＳＲＭＣＡを除
いた部分、ＳＣＭＣＡ１，ＳＣＭＣＡ２は、１スペア分
のスペアカラムメモリセルアレイ、ＳＲＭＣＡは１スペ
ア分のスペアロウメモリセルアレイ、×及び△は、欠陥
のあるメモリセルである。欠陥のあるメモリセルアレイ
×を含む点線で囲まれた領域がスペアカラムメモリセル
アレイで置換されるが、スペアカラムメモリセルアレイ
ＳＣＭＣＡ１，ＳＣＭＣＡ２のどちらで置換されるか
は、ダイナミックＲＡＭ毎に決定される。スペアカラム
メモリセルアレイＳＣＭＣＡ１で置換した場合は、スペ
アカラムメモリセルアレイＳＣＭＣＡ１内に欠陥のある
メモリセル△が含まれるため、実質的に置換されないの
と同じ結果となり、製品の歩留りは向上しない。欠陥の
あるメモリセルアレイ×を含む点線で囲まれた領域をメ
モリセルアレイＳＣＭＣＡ２で置換した場合は、メモリ
セルＭＣＡ6 に含まれる欠陥は除去することができる。
リセルアレイによる欠陥のあるメモリセルの置換につい
て説明する。図１６（ａ）は、従来のメモリセルアレイ
の平面図、図１６（ｂ）はこの発明によるメモリセルア
レイのの平面図である。スペアロウメモリセルアレイＳ
ＲＭＣＡが１スペア分、スペアカラムメモリセルアレイ
ＳＣＭＣＡが２スペア分含まれている場合を示してい
る。図１６（ａ）において、ＭＣＡはメモリセルアレ
イ、ＭＣＡ６はメモリセルアレイＭＣＡの中でスペアメ
モリセルＳＣＭＣＡ１，ＳＣＭＣＡ２，ＳＲＭＣＡを除
いた部分、ＳＣＭＣＡ１，ＳＣＭＣＡ２は、１スペア分
のスペアカラムメモリセルアレイ、ＳＲＭＣＡは１スペ
ア分のスペアロウメモリセルアレイ、×及び△は、欠陥
のあるメモリセルである。欠陥のあるメモリセルアレイ
×を含む点線で囲まれた領域がスペアカラムメモリセル
アレイで置換されるが、スペアカラムメモリセルアレイ
ＳＣＭＣＡ１，ＳＣＭＣＡ２のどちらで置換されるか
は、ダイナミックＲＡＭ毎に決定される。スペアカラム
メモリセルアレイＳＣＭＣＡ１で置換した場合は、スペ
アカラムメモリセルアレイＳＣＭＣＡ１内に欠陥のある
メモリセル△が含まれるため、実質的に置換されないの
と同じ結果となり、製品の歩留りは向上しない。欠陥の
あるメモリセルアレイ×を含む点線で囲まれた領域をメ
モリセルアレイＳＣＭＣＡ２で置換した場合は、メモリ
セルＭＣＡ6 に含まれる欠陥は除去することができる。
【００３５】次に、図１６（ｂ）において、ＭＣＡ７，
ＭＣＡ８はメモリセルアレイでメモリセルアレイＭＣＡ
の中のスペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ
１，ＳＣＭＣＡ２を除いた部分であり、その他の図１６
（ａ）と同一符号は図１６（ａ）と同一内容を示す。こ
こでメモリセルアレイＭＣＡ７には欠陥のあるメモリセ
ル×，△が含まれるため、これら含む２つの点線の領域
をスペアカラムメモリセルアレイＳＣＭＣＡ１，ＳＣＭ
ＣＡ２で置換する。そのため、従来のように欠陥が取り
除かれたり、欠陥が残ってしまったりすることがなく、
製品の歩留りは向上する。前述したように、メモリセル
アレイＭＣＡの端部には欠陥のあるメモリセルができ易
く、スペアメモリセルアレイを端部に配置しないことに
よる歩留向上の効果は大きい。
ＭＣＡ８はメモリセルアレイでメモリセルアレイＭＣＡ
の中のスペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ
１，ＳＣＭＣＡ２を除いた部分であり、その他の図１６
（ａ）と同一符号は図１６（ａ）と同一内容を示す。こ
こでメモリセルアレイＭＣＡ７には欠陥のあるメモリセ
ル×，△が含まれるため、これら含む２つの点線の領域
をスペアカラムメモリセルアレイＳＣＭＣＡ１，ＳＣＭ
ＣＡ２で置換する。そのため、従来のように欠陥が取り
除かれたり、欠陥が残ってしまったりすることがなく、
製品の歩留りは向上する。前述したように、メモリセル
アレイＭＣＡの端部には欠陥のあるメモリセルができ易
く、スペアメモリセルアレイを端部に配置しないことに
よる歩留向上の効果は大きい。
【００３６】なお、上記第１実施例ではスペアロウメモ
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡをともにメモリセルアレイＭＣＡの中央
部に設けたものを示したが、第２実施例として、図７に
示すようにスペアカラムメモリセルアレイＳＣＭＣＡの
みをメモリセルアレイＭＣＡの中央部に設けてもよく、
上記第１実施例と同様の効果を奏する。図において、図
２と同一符号は図２と同一内容または相当部分であり、
ＭＣＡ5 ，ＭＣＡ6はメモリセルアレイＭＣＡよりスペ
アメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡを除いたメ
モリセルアレイ領域である。
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡをともにメモリセルアレイＭＣＡの中央
部に設けたものを示したが、第２実施例として、図７に
示すようにスペアカラムメモリセルアレイＳＣＭＣＡの
みをメモリセルアレイＭＣＡの中央部に設けてもよく、
上記第１実施例と同様の効果を奏する。図において、図
２と同一符号は図２と同一内容または相当部分であり、
ＭＣＡ5 ，ＭＣＡ6はメモリセルアレイＭＣＡよりスペ
アメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡを除いたメ
モリセルアレイ領域である。
【００３７】また、上記第１実施例ではスペアロウメモ
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡをともにメモリセルアレイＭＣＡの中央
部に設けたものを示したが、第３実施例として、図８に
示すようにスペアロウメモリセルアレイＳＲＭＣＡのみ
をメモリセルアレイＭＣＡの中央部に設けてもよく、上
記第１実施例と同様の効果を奏する。図において、図２
と同一符号は図２と同一内容または相当部分であり、Ｍ
ＣＡ7 ，ＭＣＡ8 はメモリセルアレイＭＣＡよりスペア
メモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡを除いたメモ
リセルアレイ領域である。
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡをともにメモリセルアレイＭＣＡの中央
部に設けたものを示したが、第３実施例として、図８に
示すようにスペアロウメモリセルアレイＳＲＭＣＡのみ
をメモリセルアレイＭＣＡの中央部に設けてもよく、上
記第１実施例と同様の効果を奏する。図において、図２
と同一符号は図２と同一内容または相当部分であり、Ｍ
ＣＡ7 ，ＭＣＡ8 はメモリセルアレイＭＣＡよりスペア
メモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡを除いたメモ
リセルアレイ領域である。
【００３８】また、上記第１実施例ではスペアロウメモ
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡをともにメモリセルアレイＭＣＡの中央
部に設けたものを示したが、第４実施例として、図９に
示すように中央部からずれた位置であってもよく、上記
第１実施例と同様の効果を奏する。図において、図２と
同一符号は図２と同一内容または相当部分であり、ＭＣ
Ａ9 ，ＭＣＡ10，ＭＣＡ11，ＭＣＡ12はメモリセルアレ
イＭＣＡよりスペアメモリセルアレイＳＲＭＣＡ，ＳＣ
ＭＣＡを除いたメモリセルアレイ領域である。
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡをともにメモリセルアレイＭＣＡの中央
部に設けたものを示したが、第４実施例として、図９に
示すように中央部からずれた位置であってもよく、上記
第１実施例と同様の効果を奏する。図において、図２と
同一符号は図２と同一内容または相当部分であり、ＭＣ
Ａ9 ，ＭＣＡ10，ＭＣＡ11，ＭＣＡ12はメモリセルアレ
イＭＣＡよりスペアメモリセルアレイＳＲＭＣＡ，ＳＣ
ＭＣＡを除いたメモリセルアレイ領域である。
【００３９】また、上記第１実施例ではスペアロウメモ
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡを設けるメモリセルアレイＭＣＡが一群
の場合について説明したが、第５実施例として、図１０
に示すようにメモリセルアレイＭＣＡＸ，ＭＣＡＹのよ
うに複数群であってもよく、上記第１実施例と同様の効
果を奏する。図において、図２と同一符号は図２と同一
内容または相当部分であり、ＭＣＡ21，ＭＣＡ22，ＭＣ
Ａ23，ＭＣＡ24はメモリセルアレイＭＣＡＸよりスペア
メモリセルアレイＳＲＭＣＡ1 ，ＳＣＭＣＡ2 を除いた
メモリセルアレイ領域であり、ＭＣＡ31，ＭＣＡ32，Ｍ
ＣＡ33，ＭＣＡ34はメモリセルアレイＭＣＡＹよりスペ
アメモリセルアレイＳＲＭＣＡ2 ，ＳＣＭＣＡ2 を除い
たメモリセルアレイ領域である。
リセルアレイＳＲＭＣＡ及びスペアカラムメモリセルア
レイＳＣＭＣＡを設けるメモリセルアレイＭＣＡが一群
の場合について説明したが、第５実施例として、図１０
に示すようにメモリセルアレイＭＣＡＸ，ＭＣＡＹのよ
うに複数群であってもよく、上記第１実施例と同様の効
果を奏する。図において、図２と同一符号は図２と同一
内容または相当部分であり、ＭＣＡ21，ＭＣＡ22，ＭＣ
Ａ23，ＭＣＡ24はメモリセルアレイＭＣＡＸよりスペア
メモリセルアレイＳＲＭＣＡ1 ，ＳＣＭＣＡ2 を除いた
メモリセルアレイ領域であり、ＭＣＡ31，ＭＣＡ32，Ｍ
ＣＡ33，ＭＣＡ34はメモリセルアレイＭＣＡＹよりスペ
アメモリセルアレイＳＲＭＣＡ2 ，ＳＣＭＣＡ2 を除い
たメモリセルアレイ領域である。
【００４０】
【発明の効果】以上のように、この発明による半導体記
憶装置によれば、メモリセルアレイの端部にない行及び
列のメモリセルをスペアメモリセルとして割り当ててい
ることにより、メモリセルの容量が小さくなる結果とし
て欠陥のあるメモリセルとなり易いメモリセルアレイ端
部のメモリセルをスペアメモリセルとして用いないの
で、スペアメモリセル内に欠陥のあるメモリセルを含み
難くなり、製品の歩留りを向上することができるという
効果がある。
憶装置によれば、メモリセルアレイの端部にない行及び
列のメモリセルをスペアメモリセルとして割り当ててい
ることにより、メモリセルの容量が小さくなる結果とし
て欠陥のあるメモリセルとなり易いメモリセルアレイ端
部のメモリセルをスペアメモリセルとして用いないの
で、スペアメモリセル内に欠陥のあるメモリセルを含み
難くなり、製品の歩留りを向上することができるという
効果がある。
【図１】この発明の第１実施例によるダイナミックＲＡ
Ｍの構成図である。
Ｍの構成図である。
【図２】図１に示したダイナミックＲＡＭのメモリセル
アレイの構成を示す図である。
アレイの構成を示す図である。
【図３】図２に示したメモリセルアレイの一部のレイア
ウト図である。
ウト図である。
【図４】図３に示したメモリセルアレイのＸ−Ｘ矢視断
面図である。
面図である。
【図５】図３に示したメモリセルアレイの回路の要部を
示す回路図である。
示す回路図である。
【図６】図１に示したダイナミックＲＡＭ３の動作波形
図である。
図である。
【図７】この発明の第２実施例による半導体記憶装置の
メモリセルアレイの構成を示す図である。
メモリセルアレイの構成を示す図である。
【図８】この発明の第３実施例による半導体記憶装置の
メモリセルアレイの構成を示す図である。
メモリセルアレイの構成を示す図である。
【図９】この発明の第４実施例による半導体記憶装置の
メモリセルアレイの構成を示す図である。
メモリセルアレイの構成を示す図である。
【図１０】この発明の第５実施例による半導体記憶装置
のメモリセルアレイの構成を示す図である。
のメモリセルアレイの構成を示す図である。
【図１１】従来のダイナミックＲＡＭの構成図である。
【図１２】図１１に示したダイナミックＲＡＭのメモリ
セルアレイの構成を示す図である。
セルアレイの構成を示す図である。
【図１３】図１２に示したメモリセルアレイの一部のレ
イアウト図である。
イアウト図である。
【図１４】図１３に示したメモリセルアレイのＸＩ−Ｘ
Ｉ矢視断面図である。
Ｉ矢視断面図である。
【図１５】図１３に示したメモリセルアレイの回路の要
部を示す回路図である。
部を示す回路図である。
【図１６】欠陥のあるメモリセルを含むメモリセルアレ
イをスペアメモリセルアレイにより置換方法を示す図で
ある。
イをスペアメモリセルアレイにより置換方法を示す図で
ある。
【符号の説明】 ３ ダイナミックＲＡＭ ＭＣＡ，ＭＣＡ1 〜ＭＣＡ4 メモリセルアレイ ＳＲＭＣＡ スペアロウメモリセルアレイ ＳＣＭＣＡ スペアカラムメモリセルアレイ ＲＤ ロウデコーダ ＣＤ カラムデコーダ ＳＡ センスアンプ ＳＲＤ スペアロウデコーダ ＳＣＤ スペアカラムデコーダ ＳＳＡ スペアセンスアンプ ＲＡＣ ロウアドレス比較回路 ＣＡＣ カラムアドレス比較回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】そして、前述の各信号によりメモリセルア
レイＭＣＡに対して外部から書き込み、読み出しの制御
が行われる。ＣＧは制御信号発生回路で外部よりロウア
ドレスストローブ信号バーＲＡＳ、カラムアドレススト
ローブ信号バーＣＡＳ及びライトイネーブル信号バーＷ
Ｅを受けて内部制御信号であるφRAC 、φCAB 、
φCAC 、φDI、φDO、φRAB を出力する。ここで、φ
RAC はロウアドレス比較回路制御信号、φCAB はカラム
アドレスバッファ制御信号、φCAC はカラムアドレス比
較回路制御信号、φDIはデータインバッファ制御信号、
φDOはデータアウトバッファ制御信号、φRAB はロウア
ドレスバッファ制御信号である。
レイＭＣＡに対して外部から書き込み、読み出しの制御
が行われる。ＣＧは制御信号発生回路で外部よりロウア
ドレスストローブ信号バーＲＡＳ、カラムアドレススト
ローブ信号バーＣＡＳ及びライトイネーブル信号バーＷ
Ｅを受けて内部制御信号であるφRAC 、φCAB 、
φCAC 、φDI、φDO、φRAB を出力する。ここで、φ
RAC はロウアドレス比較回路制御信号、φCAB はカラム
アドレスバッファ制御信号、φCAC はカラムアドレス比
較回路制御信号、φDIはデータインバッファ制御信号、
φDOはデータアウトバッファ制御信号、φRAB はロウア
ドレスバッファ制御信号である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】そして、ＲＡＢはロウアドレスバッファ、
ＣＡＢはカラムアドレスバッファで外部から受けたアド
レス信号Ａｄｄをそれぞれロウアドレス比較回路ＲＡ
Ｃ、カラムアドレス比較回路ＣＡＣに伝える。ロウアド
レスバッファＲＡＢはロウアドレスバッファ制御信号φ
RAB によって制御され、カラムアドレスバッファＣＡＢ
はカラムアドレスバッファ制御信号φCAB によって制御
される。ロウアドレス比較回路ＲＡＣ及びカラムアドレ
ス比較回路ＣＡＣは、外部より印加されたアドレスと予
めプログラムされたアドレスの一致または不一致を検出
できるよう構成されている。そして、ロウアドレス比較
回路ＲＡＣは、ロウアドレス比較回路制御信号φRAC に
よって制御され、ロウアドレスバッファＲＡＢから入力
されたロウアドレスによってロウデコーダＲＤまたはス
ペアロウデコーダＳＲＤにロウアドレスを伝達する。同
様に、カラムアドレス比較回路ＣＡＣはカラムアドレス
比較回路制御信号φCAC によって制御され、カラムアド
レスバッファＣＡＢから入力されたカラムアドレスによ
って、カラムデコーダＣＤまたはスペアカラムデコーダ
ＳＣＤにカラムアドレスを伝達する。
ＣＡＢはカラムアドレスバッファで外部から受けたアド
レス信号Ａｄｄをそれぞれロウアドレス比較回路ＲＡ
Ｃ、カラムアドレス比較回路ＣＡＣに伝える。ロウアド
レスバッファＲＡＢはロウアドレスバッファ制御信号φ
RAB によって制御され、カラムアドレスバッファＣＡＢ
はカラムアドレスバッファ制御信号φCAB によって制御
される。ロウアドレス比較回路ＲＡＣ及びカラムアドレ
ス比較回路ＣＡＣは、外部より印加されたアドレスと予
めプログラムされたアドレスの一致または不一致を検出
できるよう構成されている。そして、ロウアドレス比較
回路ＲＡＣは、ロウアドレス比較回路制御信号φRAC に
よって制御され、ロウアドレスバッファＲＡＢから入力
されたロウアドレスによってロウデコーダＲＤまたはス
ペアロウデコーダＳＲＤにロウアドレスを伝達する。同
様に、カラムアドレス比較回路ＣＡＣはカラムアドレス
比較回路制御信号φCAC によって制御され、カラムアド
レスバッファＣＡＢから入力されたカラムアドレスによ
って、カラムデコーダＣＤまたはスペアカラムデコーダ
ＳＣＤにカラムアドレスを伝達する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、例えばメモリセル
アレイＭＣＡ0 内の欠陥のあるメモリセルをスペアロウ
メモリセルアレイＳＲＭＣＡ内のメモリセルで置換する
ことにより、この半導体記憶装置のメモリセルアレイＭ
ＣＡは機能的には欠陥のないものとなる。しかし、この
とき同時にスペアロウメモリセルアレイＳＲＭＣＡ内に
も欠陥のあるメモリセルがあった場合には、置換した後
にも半導体記憶装置のメモリセルアレイＭＣＡは機能的
に欠陥のあるメモリセルを有するので、ダイナミックＲ
ＡＭ１は製品不良となってしまう。このように、一旦、
スペアメモリセルによる置換を行った製品は、置換後の
テストによって再度不良となったとしても、更に別のス
ペアメモリセルによって置換することは、工程が複雑に
なるため通常行われることはない。また、最初に欠陥の
あるメモリセルが含まれているかどうかのテストを行う
際には、スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣ
Ａの部分はテストされず、メモリセルアレイＭＣＡ0 の
部分のみテストされる。そのため、製品の製造歩留りを
向上することができないという問題点があった。
は以上のように構成されているので、例えばメモリセル
アレイＭＣＡ0 内の欠陥のあるメモリセルをスペアロウ
メモリセルアレイＳＲＭＣＡ内のメモリセルで置換する
ことにより、この半導体記憶装置のメモリセルアレイＭ
ＣＡは機能的には欠陥のないものとなる。しかし、この
とき同時にスペアロウメモリセルアレイＳＲＭＣＡ内に
も欠陥のあるメモリセルがあった場合には、置換した後
にも半導体記憶装置のメモリセルアレイＭＣＡは機能的
に欠陥のあるメモリセルを有するので、ダイナミックＲ
ＡＭ１は製品不良となってしまう。このように、一旦、
スペアメモリセルによる置換を行った製品は、置換後の
テストによって再度不良となったとしても、更に別のス
ペアメモリセルによって置換することは、工程が複雑に
なるため通常行われることはない。また、最初に欠陥の
あるメモリセルが含まれているかどうかのテストを行う
際には、スペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣ
Ａの部分はテストされず、メモリセルアレイＭＣＡ0 の
部分のみテストされる。そのため、製品の製造歩留りを
向上することができないという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【実施例】以下、この発明の一実施例について図１乃至
図６を用いて説明する。図１は、この発明の一実施例で
あるダイナミックＲＡＭの構成図である。図１におい
て、３はダイナミックＲＡＭ、ＭＣＡ1 〜ＭＣＡ4 はメ
モリセルアレイ、ＷＬn はｎ行のワード線、ＢＬn ，バ
ーＢＬn はｎ列のビット線、その他の図１１と同一符号
は図１１と同一内容もしくは相当部分である。図１にお
いて、メモリセルアレイＭＣＡがメモリセルアレイＭＣ
Ａ1 〜メモリセルアレイＭＣＡ4 の４つのブロックに分
割されているが、４つのブロックを１つのブロックと考
えれば、図１１に示されたメモリセルアレイＭＣＡ0 と
同様に取扱える。
図６を用いて説明する。図１は、この発明の一実施例で
あるダイナミックＲＡＭの構成図である。図１におい
て、３はダイナミックＲＡＭ、ＭＣＡ1 〜ＭＣＡ4 はメ
モリセルアレイ、ＷＬn はｎ行のワード線、ＢＬn ，バ
ーＢＬn はｎ列のビット線、その他の図１１と同一符号
は図１１と同一内容もしくは相当部分である。図１にお
いて、メモリセルアレイＭＣＡがメモリセルアレイＭＣ
Ａ1 〜メモリセルアレイＭＣＡ4 の４つのブロックに分
割されているが、４つのブロックを１つのブロックと考
えれば、図１１に示されたメモリセルアレイＭＣＡ0 と
同様に取扱える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】なお、ストレージノード電極ＳＮ1e，ＳＮ
1f，ＳＮ2c，ＳＮ2dと活性領域ＦＬ1b，ＦＬ2c，ＦＬ2d
とのコンタクト及びイオン注入領域は図示省略してい
る。また、Ｙ−Ｙの一点鎖線を境として上部がメモリセ
ルアレイＭＣＡ1 、下部がスペアロウメモリセルアレイ
ＳＲＭＣＡである。
1f，ＳＮ2c，ＳＮ2dと活性領域ＦＬ1b，ＦＬ2c，ＦＬ2d
とのコンタクト及びイオン注入領域は図示省略してい
る。また、Ｙ−Ｙの一点鎖線を境として上部がメモリセ
ルアレイＭＣＡ1 、下部がスペアロウメモリセルアレイ
ＳＲＭＣＡである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】ところが、図１及び図２にも示したよう
に、メモリセルアレイＭＣＡの端部にない行及び列の少
なくとも一方のメモリセルをスペアメモリセルとして割
り当てるため、スペアロウメモリセルアレイＳＲＭＣＡ
はメモリセルアレイＭＣＡの略中央部に割り当てられて
おり、スペアロウメモリセルアレイＳＲＭＣＡの端部に
あるストレージノード電極ＳＮ1eは、ビット線ＢＬ1に
接続したストレージノード電極としては最も端部のスト
レージノード電極ではなく、更に、メモリセルアレイＭ
ＣＡ1 の領域内に同じ構造のストレージノード電極があ
る。そして、ストレージノード電極ＳＮ1eとメモリセル
アレイＭＣＡ1 内のストレージノード電極ＳＮ1dとの形
状関係は、スペアロウメモリセルアレイ内のストレージ
ノード電極ＳＮ1fとストレージノード電極ＳＮ1gとの形
状関係と同一となる。このように、ストレージノード電
極ＳＮ1eはビット線ＢＬ1の最も端部に配置されていな
いことから、製造工程において、ストレージノード電極
よりも先に形成される活性領域やリード線がメモリセル
の端部には少ないため、ストレージノード電極を形成す
る写真製版の際に、ホトレジストの膜厚がメモリセルア
レイＭＣＡの端部ではホトレジストがメモリセルアレイ
ＭＣＡの外へ流れ出してしまい薄くなり、メモリセルア
レイＭＣＡの中央部ではホトレジストの膜厚が厚くなる
といった影響を受けることがない。そのため、ホトレジ
ストのエッチング時にメモリセルアレイＭＣＡの端部の
ストレージノード電極が中央部のストレージノード電極
より多くエッチングされ、中央部のストレージノード電
極に比べて端部のストレージノード電極が小さくなって
もスペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ内の
ストレージノード電極は小さくなることはない。
に、メモリセルアレイＭＣＡの端部にない行及び列の少
なくとも一方のメモリセルをスペアメモリセルとして割
り当てるため、スペアロウメモリセルアレイＳＲＭＣＡ
はメモリセルアレイＭＣＡの略中央部に割り当てられて
おり、スペアロウメモリセルアレイＳＲＭＣＡの端部に
あるストレージノード電極ＳＮ1eは、ビット線ＢＬ1に
接続したストレージノード電極としては最も端部のスト
レージノード電極ではなく、更に、メモリセルアレイＭ
ＣＡ1 の領域内に同じ構造のストレージノード電極があ
る。そして、ストレージノード電極ＳＮ1eとメモリセル
アレイＭＣＡ1 内のストレージノード電極ＳＮ1dとの形
状関係は、スペアロウメモリセルアレイ内のストレージ
ノード電極ＳＮ1fとストレージノード電極ＳＮ1gとの形
状関係と同一となる。このように、ストレージノード電
極ＳＮ1eはビット線ＢＬ1の最も端部に配置されていな
いことから、製造工程において、ストレージノード電極
よりも先に形成される活性領域やリード線がメモリセル
の端部には少ないため、ストレージノード電極を形成す
る写真製版の際に、ホトレジストの膜厚がメモリセルア
レイＭＣＡの端部ではホトレジストがメモリセルアレイ
ＭＣＡの外へ流れ出してしまい薄くなり、メモリセルア
レイＭＣＡの中央部ではホトレジストの膜厚が厚くなる
といった影響を受けることがない。そのため、ホトレジ
ストのエッチング時にメモリセルアレイＭＣＡの端部の
ストレージノード電極が中央部のストレージノード電極
より多くエッチングされ、中央部のストレージノード電
極に比べて端部のストレージノード電極が小さくなって
もスペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ内の
ストレージノード電極は小さくなることはない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】次に、カラムアドレスに基づいて、カラム
デコーダＣＤによって１つのセンスアンプＳＡが選択さ
れる。
デコーダＣＤによって１つのセンスアンプＳＡが選択さ
れる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】次に、図１６を用いて、スペアカラムメモ
リセルアレイによる欠陥のあるメモリセルの置換につい
て説明する。図１６（ａ）は、従来のメモリセルアレイ
の平面図、図１６（ｂ）はこの発明によるメモリセルア
レイのの平面図である。スペアロウメモリセルアレイＳ
ＲＭＣＡが１スペア分、スペアカラムメモリセルアレイ
ＳＣＭＣＡが２スペア分含まれている場合を示してい
る。図１６（ａ）において、ＭＣＡはメモリセルアレ
イ、ＭＣＡ13 はメモリセルアレイＭＣＡの中でスペアメ
モリセルＳＣＭＣＡ1 ，ＳＣＭＣＡ2 ，ＳＲＭＣＡを除
いた部分、ＳＣＭＣＡ1 ，ＳＣＭＣＡ2 は、１スペア分
のスペアカラムメモリセルアレイ、ＳＲＭＣＡは１スペ
ア分のスペアロウメモリセルアレイ、×及び△は、欠陥
のあるメモリセルである。欠陥のあるメモリセルアレイ
×を含む点線で囲まれた領域がスペアカラムメモリセル
アレイで置換されるが、スペアカラムメモリセルアレイ
ＳＣＭＣＡ1 ，ＳＣＭＣＡ2 のどちらで置換されるか
は、ダイナミックＲＡＭ毎に決定される。スペアカラム
メモリセルアレイＳＣＭＣＡ1 で置換した場合は、スペ
アカラムメモリセルアレイＳＣＭＣＡ1 内に欠陥のある
メモリセル△が含まれるため、実質的に置換されないの
と同じ結果となり、製品の歩留りは向上しない。欠陥の
あるメモリセルアレイ×を含む点線で囲まれた領域をメ
モリセルアレイＳＣＭＣＡ2 で置換した場合は、メモリ
セルＭＣＡ13 に含まれる欠陥は除去することができる。
リセルアレイによる欠陥のあるメモリセルの置換につい
て説明する。図１６（ａ）は、従来のメモリセルアレイ
の平面図、図１６（ｂ）はこの発明によるメモリセルア
レイのの平面図である。スペアロウメモリセルアレイＳ
ＲＭＣＡが１スペア分、スペアカラムメモリセルアレイ
ＳＣＭＣＡが２スペア分含まれている場合を示してい
る。図１６（ａ）において、ＭＣＡはメモリセルアレ
イ、ＭＣＡ13 はメモリセルアレイＭＣＡの中でスペアメ
モリセルＳＣＭＣＡ1 ，ＳＣＭＣＡ2 ，ＳＲＭＣＡを除
いた部分、ＳＣＭＣＡ1 ，ＳＣＭＣＡ2 は、１スペア分
のスペアカラムメモリセルアレイ、ＳＲＭＣＡは１スペ
ア分のスペアロウメモリセルアレイ、×及び△は、欠陥
のあるメモリセルである。欠陥のあるメモリセルアレイ
×を含む点線で囲まれた領域がスペアカラムメモリセル
アレイで置換されるが、スペアカラムメモリセルアレイ
ＳＣＭＣＡ1 ，ＳＣＭＣＡ2 のどちらで置換されるか
は、ダイナミックＲＡＭ毎に決定される。スペアカラム
メモリセルアレイＳＣＭＣＡ1 で置換した場合は、スペ
アカラムメモリセルアレイＳＣＭＣＡ1 内に欠陥のある
メモリセル△が含まれるため、実質的に置換されないの
と同じ結果となり、製品の歩留りは向上しない。欠陥の
あるメモリセルアレイ×を含む点線で囲まれた領域をメ
モリセルアレイＳＣＭＣＡ2 で置換した場合は、メモリ
セルＭＣＡ13 に含まれる欠陥は除去することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】次に、図１６（ｂ）において、ＭＣＡ14 ，
ＭＣＡ15 はメモリセルアレイでメモリセルアレイＭＣＡ
の中のスペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ
1 ，ＳＣＭＣＡ2 を除いた部分であり、その他の図１６
（ａ）と同一符号は図１６（ａ）と同一内容を示す。こ
こでメモリセルアレイＭＣＡ14 には欠陥のあるメモリセ
ル×，△が含まれるため、これら含む２つの点線の領域
をスペアカラムメモリセルアレイＳＣＭＣＡ1 ，ＳＣＭ
ＣＡ2 で置換する。そのため、従来のように欠陥が取り
除かれたり、欠陥が残ってしまったりすることがなく、
製品の歩留りは向上する。前述したように、メモリセル
アレイＭＣＡの端部には欠陥のあるメモリセルができ易
く、スペアメモリセルアレイを端部に配置しないことに
よる歩留向上の効果は大きい。
ＭＣＡ15 はメモリセルアレイでメモリセルアレイＭＣＡ
の中のスペアメモリセルアレイＳＲＭＣＡ，ＳＣＭＣＡ
1 ，ＳＣＭＣＡ2 を除いた部分であり、その他の図１６
（ａ）と同一符号は図１６（ａ）と同一内容を示す。こ
こでメモリセルアレイＭＣＡ14 には欠陥のあるメモリセ
ル×，△が含まれるため、これら含む２つの点線の領域
をスペアカラムメモリセルアレイＳＣＭＣＡ1 ，ＳＣＭ
ＣＡ2 で置換する。そのため、従来のように欠陥が取り
除かれたり、欠陥が残ってしまったりすることがなく、
製品の歩留りは向上する。前述したように、メモリセル
アレイＭＣＡの端部には欠陥のあるメモリセルができ易
く、スペアメモリセルアレイを端部に配置しないことに
よる歩留向上の効果は大きい。
Claims (1)
- 【請求項１】 メモリセルアレイの一部の行及び列のメ
モリセルを、スペアメモリセルとして割り当てている半
導体記憶装置において、 前記メモリセルアレイの端部にない行及び列の少なくと
も一方のメモリセルを、前記スペアメモリセルとして割
り当てたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287608A JP2771916B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287608A JP2771916B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129556A true JPH05129556A (ja) | 1993-05-25 |
| JP2771916B2 JP2771916B2 (ja) | 1998-07-02 |
Family
ID=17719476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287608A Expired - Fee Related JP2771916B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771916B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137000A (ja) * | 1984-12-06 | 1985-07-20 | Hitachi Ltd | 半導体メモリ集積回路 |
-
1991
- 1991-11-01 JP JP3287608A patent/JP2771916B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137000A (ja) * | 1984-12-06 | 1985-07-20 | Hitachi Ltd | 半導体メモリ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771916B2 (ja) | 1998-07-02 |
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