TWI622057B - 動態隨機存取記憶體電路及其電壓控制方法 - Google Patents

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Abstract

一種動態隨機存取記憶體電路及其電壓控制方法。動態隨機存取記憶體電路包含複數記憶單元、複數字元線驅動器以及第一電壓產生器。字元線驅動器各自電性耦接記憶單元。第一電壓產生器電性耦接字元線驅動器，第一電壓產生器用以產生第一電壓訊號至字元線驅動器，其中在記憶單元之自我更新週期中，第一電壓產生器將第一電壓訊號由第一準位降低至第二準位。

Description

動態隨機存取記憶體電路及其電壓控制 方法
本揭示內容是有關於一種動態隨機存取記憶體電路及其電壓控制方法，且特別是有關於一種可降低記憶單元在自我更新週期(self refresh period)中之功率損耗的動態隨機存取記憶體電路及其電壓控制方法。
藉由低成本及高密度的優勢，DRAM被廣泛地使用於各式電子產品(例如：筆記型電腦、平板電腦及智慧型手機)。然而，為了維持存取其中的資料，DRAM需要頻繁地(每秒數百次)被更新。因此，包含DRAM模組的電子產品將需要額外的功耗。
為了達到行動裝置對低功耗的要求，如何降低DRAM模組的功耗實屬當前重要研發課題之一。
本揭示內容之一態樣是在提供一種動態隨機存 取記憶體電路。動態隨機存取記憶體電路包含複數記憶單元、複數字元線驅動器以及第一電壓產生器。字元線驅動器各自電性耦接記憶單元。第一電壓產生器電性耦接字元線驅動器，第一電壓產生器用以產生第一電壓訊號至字元線驅動器，其中在記憶單元之自我更新週期中，第一電壓產生器將第一電壓訊號由第一準位降低至第二準位。
本揭示內容之次一態樣是在提供一種電壓控制方法。電壓控制方法適用於動態隨機存取記憶體電路包含複數記憶單元以及複數字元線，電壓控制方法包含：產生第一電壓訊號至字元線驅動器；以及在記憶單元之自我更新週期中，將第一電壓訊號由第一準位降低至第二準位。
綜上所述，藉由本揭示所揭露之技術，動態隨機存取記憶體電路的功率損耗可被降低。
以下將以實施方式對上述之說明作詳細的描述，並對本揭示之技術方案提供進一步的解釋。
100‧‧‧動態隨機存取記憶體電路
111~11n‧‧‧記憶單元
121~12n‧‧‧字元線驅動器
130‧‧‧第一電壓產生器
141~14n‧‧‧感測放大器
151~15n‧‧‧平衡控制器
160‧‧‧第二電壓產生器
Vcc1‧‧‧第一電壓訊號
Vcc2‧‧‧第二電壓訊號
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下。然而，應瞭解到，為符合在產業中實務利用的情況，許多的特徵並未符合比例繪示。實際上，為了闡述以下的討論，許多特徵的尺寸可能被任意地增加或縮減。
第1圖繪示根據本揭示內容之一實施例中一種動態隨機存取記憶體電路之示意圖； 第2圖繪示第1圖中動態隨機存取記憶體電路之示意圖；第3圖繪示根據本揭示內容之一實施例中一種動態隨機存取記憶體電路之示意圖；以及第4圖繪示根據本揭示內容之一實施例中一種電壓控制方法之示意圖。
以下揭示提供許多不同實施例或例證用以實施本揭示的不同特徵。特殊例證中的元件及配置在以下討論中被用來簡化本揭示。所討論的任何例證只用來作解說的用途，並不會以任何方式限制本揭示或其例證之範圍和意義。此外，本揭示在不同例證中可能重複引用數字符號且/或字母，這些重複皆為了簡化及闡述，其本身並未指定以下討論中不同實施例且/或配置之間的關係。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，而『耦接』或『連接』還可指二或多個元件元件相互操作或動作。在本文中，使用第一、第二與 第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本揭示的本意。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。
請參閱第1圖，第1圖繪示根據本揭示內容之一實施例中一種動態隨機存取記憶體電路100之示意圖。在此揭示的一實施例中，動態隨機存取記憶體電路100係置於DRAM模組(未繪示)中。動態隨機存取記憶體電路100包含記憶單元111~11n、字元線驅動器121~12n、第一電壓產生器130、感測放大器141~14n、平衡控制器151~15n以及第二電壓產生器160。如第1圖所示，字元線驅動器121~12n各自電性耦接記憶單元111~11n，第一電壓產生器130電性耦接字元線驅動器121~12n。平衡控制器151~15n各自電性耦接感測放大器141~14n，第二電壓產生器160電性耦接平衡控制器151~15n。
在此實施例中，每一記憶單元111~11n用以儲存資料訊號，第一電壓產生器130用以產生第一電壓訊號Vcc1至字元線驅動器121~12n。每一感測放大器141~14n用以放大位元線BL、BL’(繪示於第2圖中)之間的電壓差藉此在記憶單元111~11n之自我更新週期(self refresh period)中讀取 以及寫入資料訊號至記憶單元111~11n。每一平衡控制器151~15n用以提供第二電壓訊號Vcc2至每一感測放大器141~14n，並且在自我更新週期中當資料訊號讀取並寫入至相同的記憶單元111~11n之後，平衡位元線BL、BL’至相同的電壓準位。也就是說，在自我更新週期中，預先儲存於每一記憶單元111~11n之資料訊號被讀取並寫入至相同的記憶單元。進一步來說，請參閱第2圖。
第2圖繪示第1圖中動態隨機存取記憶體電路100之示意圖。在第2圖中僅繪示第1圖其中的兩個記憶單元111、112，兩個字元線驅動器121、122，一個感測放大器141以及一個平衡控制器151，然而第1圖中的其他元件可以類似於第2圖後續的描述。如第2圖所示，記憶單元111包含電晶體T1、儲存電容C1，記憶單元112包含電晶體T2、儲存電容C2。電晶體T1電性耦接位元線BL以及字元線WL1，電晶體T1用以根據來自字元線驅動器121的驅動訊號將資料訊號從位元線BL傳輸至儲存電容C1。電晶體T2電性耦接位元線BL’以及字元線WL2，電晶體T2用以根據來自字元線驅動器122的驅動訊號將資料訊號從位元線BL’傳輸至儲存電容C2。感測放大器141電性耦接位元線BL，平衡控制器151用以將第二電壓訊號Vcc2從第二電壓產生器160傳輸至感測放大器141。感測放大器141用以放大位元線BL、BL’之間的電壓差藉此在記憶單元111之自我更新週期中讀取以及寫入資料訊號至記憶單元111。在資料訊號讀取並寫入至相同的記憶單元111之後，平衡控制器151將會平衡位元線BL、BL’ 至相同的電壓準位。此重寫(rewriting)機制有助於記憶單元111、112中的儲存電容C1、C2持續地保持資料訊號正確的值。第一電壓產生器130用以產生第一電壓訊號Vcc1至字元線驅動器121。在此實施例中，在自我更新週期中，第一電壓產生器130將第一電壓訊號Vcc1由第一準位降低至第二準位。舉例來說，第一準位為3V，第二準位為2.8V，第一電壓產生器130會在自我更新週期中將第一電壓訊號Vcc1由第一準位(3V)降低至第二準位(2.8V)。如此一來，記憶單元在自我更新週期中之功率損耗可被降低。須注意的是，上述示例數值僅為方便說明，本揭示並不以此為限。
在一些實施例中，第二電壓產生器160將第二電壓訊號Vcc2由第三準位降低至第四準位。舉例來說，第三準位為1.5V，第四準位為1.4V，第二電壓產生器160會在自我更新週期中將第二電壓訊號Vcc2由第三準位(1.5V)降低至第四準位(1.4)。如此一來，記憶單元在自我更新週期中之功率損耗可被降低。在一些實施例中，第一準位與第二準位間之第一比值相同於第三準位與第四準位間之第二比值。舉例來說，第一準位為3V，第二準位為2.8V，第三準位為1.5V，第四準位為1.4V，因此第一準位與第二準位間之第一比值為3/2.8相同於第三準位與第四準位間之第二比值1.5/1.4。在一些實施例中，第三準位為第一準位之一半，第四準位為第二準位之一半。舉例來說，第一準位為3V，第二準位為2.8V，第三準位為1.5V，第四準位為1.4V，因此第三準位(1.5V)為第一準位(3V)之一半，第四準位(1.4V)為第二準位(2.8V)之一 半。
在一些實施例中，第1圖中所示的動態隨機存取記憶體電路100更包含控制器310，如第3圖所示。第3圖繪示根據本揭示內容之一實施例中一種動態隨機存取記憶體電路100a之示意圖。控制器310電性耦接第一電壓產生器130，控制器310用以產生控制訊號Vs至第一電壓產生器130以及第二電壓產生器160，其中在自我更新週期中控制訊號Vs為致能狀態。在此實施例中，當第一電壓產生器130以及第二電壓產生器160在自我更新週期中接收到控制訊號Vs時，第一電壓產生器130以及第二電壓產生器160會各自將第一電壓訊號Vcc1從第一準位降低至第二準位以及將第二電壓訊號Vcc2從第三準位降低至第四準位。如此一來，記憶單元在自我更新週期中之功率損耗可被降低。
請參閱第4圖，第4圖繪示根據本揭示內容之一實施例中一種電壓控制方法400之示意圖。電壓控制方法400可被實施應用於第1圖及第2圖中的動態隨機存取記憶體電路100，或第3圖中的動態隨機存取記憶體電路100a，但本揭示並不以此為限。為了方便說明，後續將以電壓控制方法400應用於第1圖中的動態隨機存取記憶體電路100為例說明。
電壓控制方法400首先執行驟S410：產生第一電壓訊號至字元線驅動器。
電壓控制方法400接著執行驟S420：在記憶單元之自我更新週期中，將第一電壓訊號由第一準位降低至第二準位。
在一些實施例中，電壓控制方法400更包含執行驟S430：產生第二電壓訊號至平衡控制器。
電壓控制方法400接著執行驟S440：在記憶單元之自我更新週期中，將第二電壓訊號由第三準位降低至第四準位。
綜上所述，藉由本揭示所揭露之技術，動態隨機存取記憶體電路的功率損耗可被降低。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (7)

  1. 一種動態隨機存取記憶體電路，包含：複數記憶單元；複數字元線驅動器各自電性耦接該些記憶單元；一第一電壓產生器電性耦接該些字元線驅動器，該第一電壓產生器用以產生一第一電壓訊號至該些字元線驅動器；複數感測放大器；複數平衡控制器各自電性耦接該些感測放大器；以及一第二電壓產生器電性耦接該些平衡控制器，該第二電壓產生器用以產生一第二電壓訊號至該些平衡控制器，其中在該些記憶單元之一自我更新週期中，該第一電壓產生器將該第一電壓訊號由一第一準位降低至一第二準位，其中每一該些記憶單元用以儲存一資料訊號，在該自我更新週期中，預先儲存於每一該些記憶單元之該資料訊號被讀取並寫入至相同的該些記憶單元，其中在該些記憶單元之該自我更新週期中，該第二電壓產生器將該第二電壓訊號由一第三準位降低至一第四準位，其中該第一準位與該第二準位間之一第一比值相同於該第三準位與該第四準位間之一第二比值。
  2. 如請求項1所述的動態隨機存取記憶體電路，其中每一該些感測放大器用以放大兩位元線之間的一電壓差藉此在該些記憶單元之該自我更新週期中讀取以及寫入該資料訊號至該些記憶單元，每一該些平衡控制器用以提供該第二電壓訊號至每一該些感測放大器，並且在該資料 訊號讀取並寫入至相同的該些記憶單元之後，平衡該些位元線至相同的電壓準位。
  3. 如請求項1所述的動態隨機存取記憶體電路，更包含：一控制器電性耦接該第一電壓產生器，該控制器用以產生一控制訊號至該第一電壓產生器以及該第二電壓產生器，其中在該些記憶單元之該自我更新週期中該控制訊號為致能狀態。
  4. 一種電壓控制方法，適用於一動態隨機存取記憶體電路包含複數記憶單元、複數字元線、複數感測放大器以及複數平衡控制器，該電壓控制方法包含：產生一第一電壓訊號至該些字元線驅動器；在該些記憶單元之一自我更新週期中，將該第一電壓訊號由一第一準位降低至一第二準位；儲存一資料訊號至每一該些記憶單元；在該自我更新週期中，讀取並寫入預先儲存於每一該些記憶單元之該資料訊號至相同的該些記憶單元；產生一第二電壓訊號至該些平衡控制器；以及在該些記憶單元之該自我更新週期中，將該第二電壓訊號由一第三準位降低至一第四準位，其中該第一準位與該第二準位間之一第一比值相同於該第三準位與該第四準位間之一第二比值。
  5. 如請求項4所述的電壓控制方法，更包含：提供該第二電壓訊號至每一該些感測放大器；放大兩位元線之間的一電壓差藉此在該些記憶單元之該自我更新週期中讀取以及寫入該資料訊號至該些記憶單元；以及在該資料訊號讀取並寫入至相同的該些記憶單元之後，平衡該些位元線至相同的電壓準位。
  6. 如請求項1所述的動態隨機存取記憶體電路，其中該第三準位為該第一準位之一半，其中該第四準位為該第二準位之一半。
  7. 如請求項4所述的電壓控制方法，其中該第三準位為該第一準位之一半，其中該第四準位為該第二準位之一半。
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