KR20070108225A - 메모리 디바이스의 디코더 - Google Patents

메모리 디바이스의 디코더 Download PDF

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KR20070108225A
KR20070108225A KR1020077020181A KR20077020181A KR20070108225A KR 20070108225 A KR20070108225 A KR 20070108225A KR 1020077020181 A KR1020077020181 A KR 1020077020181A KR 20077020181 A KR20077020181 A KR 20077020181A KR 20070108225 A KR20070108225 A KR 20070108225A
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다카오 아카오기
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스펜션 엘엘씨
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Abstract

메모리 디바이스의 디코더(106B)는, 턴온되었을 때, 메모리 디바이스의 각각의 라인에 각각의 라인 전압을 각각 인가하는 구동 디바이스들(212)을 포함한다. 상기 디코더는 또한, 공통 노드(216)에서 상기 복수개의 구동 디바이스들에 접속된 하나의 제어 디바이스(220)를 포함하는바, 이는 상기 구동 디바이스들을 턴온 또는 턴오프시키도록 제어하는 전압을 발생시키기 위함이다. 또한, 상기 공통 노드에 접속된 캐패시터(222)는, 상기 공통 노드에서의 전압을 초기 부스트 전압으로부터 최종 부스트 전압으로 증가시킨다. 따라서, 최소화된 면적 및 최소화된 배선 복잡성과 함께, 메모리 디바이스의 라인이 부스트 전압으로 구동된다.
메모리, 디코더, X-디코더, 공통 노드, 국부 디코더

Description

메모리 디바이스의 디코더{DECODER FOR MEMORY DEVICE}
일반적으로, 본 발명은 가령, 플래시 메모리 디바이스와 같은 메모리 디바이스에 관한 것이며, 좀더 상세하게는 고밀도의 구동(driving) 트랜지스터들을 구비한 메모리 디바이스의 워드라인 디코더에 관한 것이다.
도1은 플래시 메모리 셀들의 블록들을 포함하는 전형적인 플래시 메모리 디바이스(100)를 도시한 도면이다. 하나의 예시적인 블록(102)의 구성요소들은 플래시 메모리 셀들(103)의 어레이를 포함한다. 8×8 플래시 메모리 셀들의 어레이가 예시적인 블록(102)에 도시되어 있는바, 이는 설명 및 도시의 단순화를 위함이다. 하지만, 전형적인 블록은 더 많은 플래시 메모리 셀들을 가질 것이다.
각각의 플래시 메모리 셀(103)은 제어 게이트, 드레인, 및 소스를 갖는다. 하나의 행(row)에 있는 모든 플래시 메모리 셀들의 제어 게이트들은 동일한 워드라인에 접속되어 있다. 하나의 열(column)에 있는 모든 플래시 메모리 셀들의 드레인들은 동일한 비트라인에 접속되어 있다. 따라서, 상기 예시적인 블록(102)은 플래시 메모리 셀들의 8개의 행들에 대해서 8개의 워드라인(WL0, WL1,..., 및 WL7)을 갖는다. 또한, 상기 예시적인 블록(102)은 8개의 선택 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)(104)들에 접속된 8개의 비트라인들을 갖는다.
더 나아가, 상기 예시적인 블록(102)은, 워드라인(WL0, WL1,...및 WL7)들 중에서 선택된 하나의 워드라인을 활성화시키는 국부(local) X-디코더(106)를 갖는다. 블록(102)내의 플래시 메모리 셀들 중 하나의 메모리 셀을 억세스하는 경우, 국부 X-디코더에 의해 부스트 전압(VBST)이 인가되었을 때, 워드라인들(WL0, WL1,..., 및 WL7) 중에서 선택된 하나의 워드라인이 활성화된다. 상기 플래시 메모리 셀을 추가적으로 억세스하기 위해서, 그 플래시 메모리 셀의 드레인에 접속된 하나의 선택 MOSFET(104)이 턴온되는바 이는 부스트 전압(YBST)을 인가하기 위함이다. 플래시 메모리 셀들의 소스들은 낮은 공급전압(VSS)에 접속되어 있다.
도1을 참조하여 더 설명하자면, 국부 X-디코더(106)는 워드라인들(WL0, WL1,..., 및 WL7) 중에서 선택된 하나의 워드라인에 부스트 전압(VBST)을 인가하는바, 전역(global) X-디코더(108)로부터의 제어 신호들인 PGW, NGW, 수직 블록 디코더(110)로부터의 WLG 및 수직 워드라인 디코더(112)로부터의 8개의 워드라인 전압들(AVW0, AVW1, ..., 및 AVW7)을 이용하여 부스트 전압(VBST)을 인가한다.
PGW 신호는, 프로그래밍과 같은 동작에서 블록(102)내의 플래시 메모리 셀이 억세스되어야 하는지 아닌지를 나타내며, 그리고 NGW는 PGW의 논리 상태의 반대이다. 전역 X-디코더는, 가령, 도1의 102 및 114와 같은 블록들의 행에 인가되는 PGW, NGW를 생성하기 위해, 어드레스 시퀀서(미도시)로부터의 블록 행 주소 비트들(block row address bits)을 디코딩한다.
WLG는 가령, 블록(102) 및 블록(116)과 같은 블록들의 열(column)이 억세스되고 있는지를 나타낸다. 수직 블록 디코더(110)는, 도1의 블록들(102 및 116)의 열에 인가되는 WLG 를 생성하도록, 어드레스 시퀀서(미도시) 로부터의 수직 블록 어드레스 비트들을 디코딩한다.
수직 워드라인 디코더(112)는, 블록들(102 및 116)의 열에 인가되는 8개의 워드라인 전압들(AVW0, AVW1,..., 및 AVW7)을 생성하도록, 어드레스 시퀀서(미도시) 로부터의 수직 워드라인 어드레스 비트들을 디코딩한다. 또한, 드레인 비트라인 부스트 전압인 YBST는, 선택된 드레인 비트라인 상에 블록들(102 및 116)의 열을 통해 인가된다. 도1은 플래시 메모리 디바이스(100)의 2×2 블록들의 어레이를 도시하고 있지만, 전형적인 플래시 메모리 디바이스들은 좀더 많은 블록들을 포함하는 것이 일반적이다.
도2는 국부 X-디코더(106)의 예시적인 구현예(106A)를 도시한 도면으로 미국특허 US 6,646,950 에 개시된 바와같다. 국부 X-디코더(106A)는, 디코더들(108, 110, 112)로부터의 제어신호들인 PGW, NGW, WLG, AVW0, AVW1,..., 및 AVW7 을 입력받는다. 이후, 국부 X-디코더(106A)는, PGW가 논리 하이 상태일 때, 부스트 전압인 VBST를 워드라인들(WL0, WL1,...WLL7) 중 하나에 인가한다.
도2를 참조하면, 국부 X-디코더(106A)는 각각의 워드라인들(WL0, WL1,...WLL7)에 대해 개별 드라이버(driver)를 포함하여 구성된다. 따라서, 제 1 드라이버(120)는 제 1 워드라인(WL0)을 위한 것이고, 제 2 드라이버(121)는 제 2 워드라인(WL1)을 위한 것이며, 다른 것들도 이하 같으며, 제 8 드라이버(127)는 제 8 워드라인(WL7)을 위한 것이다.
가령, 제 1 드라이버(120)와 같은, 각각의 드라이버는 직렬로 연결된 구동 MOSFET(132) 및 풀-다운 MOSFET(134)을 포함한다. 구동 MOSFET(132)은 수직 워드라인 디코더(112)로부터의 대응하는 라인 전압 AVW0에 접속된 드레인을 갖는다. 따라서, 제 2 드라이버(121)내의 구동 MOSFET의 드레인은 대응하는 라인 전압 AVW1에 접속되며, 다른 것들도 이하 같으며, 제 8 드라이버(127)내의 구동 MOSFET의 드레인은 대응하는 라인 전압 AVW7에 접속된다.
또한, 예시적인 드라이버(120)에서, 구동 MOSFET(132)의 소스는 풀-다운 MOSFET(134)의 드레인에 접속된다. 풀-다운 MOSFET(134)의 소스는 낮은 전압 VSS에 접속된다. 전역 X-디코더(108)로부터의 제어 신호 NGW는 풀 다운 MOSFET(134)의 게이트에 접속된다. 예시적인 드라이버(120)는 또한, 제어 노드(138)에서 구동 MOSFET(132)의 게이트에 접속된 소스를 갖는 제어 MOSFET(136)을 포함한다.
도2를 다시 참조하면, 각각의 구동기들(120, 121,...,127)은 각각의 제어 MOSFET, 각각의 구동 MOSFET, 및 각각의 풀-다운 MOSFET 으로 유사하게 구현된다. 전역 X-디코더(108)로부터의 PGW 제어 신호는 모든 드라이버들(120, 121, ... 127)의 제어 MOSFET들의 드레인들에 인가된다. 수직 블록 디코더(110)로부터의 WLG 제어 신호는 모든 드라이버들(120, 121, ... 127)의 제어 MOSFET들의 게이트들에 인가된다.
워드라인들(WLO, WLl, ..., 및 WL7) 중 하나를 부스트 전압(VBST)으로 구동하기 위해서, 제어신호들인 PGW 및 WLG 는 부스트 전압(VBST)으로 세팅된다. 제 1 워드라인(WL0)이 부스트 전압(VBST)으로 활성화될 것이라고 가정하자. 이 경우, 초기에는, AVW0는 낮은 전압인 VSS로 설정되며, 반면에 제어 신호들(PGW 및 WLG)은 원래의(original) 부스트 전압(VBST)으로 설정된다. 이러한 전압들로 인해, 초기 부스트 전압(VBST-Vth)이 제어 노드(138)에서 발생하며, 여기서 Vth 는 제어 MOSFET(136)의 임계전압이다.
그후에, 여전히 원래의 부스트 전압으로 세팅된 제어 신호들(PGW 및 WLG)과 함께, AVW0는 원래의 부스트 전압(VBST)으로 세팅되는바, 따라서 VBST+ΔV 인 최종 부스트 전압이 제어 노드(138)에서 발생한다. 여기서, ΔV 는 구동 MOSFET (132)의 게이트와 소스 사이의 전압과 대략 일치한다. 이러한 방법에 의하면, 상기 AVW0 가 원래의 부스트 전압으로 세팅되었을 때, 구동 MOSFET(132)의 게이트에서 소스로의 전압강하로 인한 전압 레벨의 저하 없이, 원래의 부스트 전압인 VBST가 워드라인 WL0에 인가될 수 있다. 다른 한편으로, 만일 AVW0가 낮은 전압인 VSS 라면, 워드라인 WL0는 낮은 전압 VSS 로 방전된다.
다른 드라이버들(121, 122...127)의 각각의 제어 MOSFET, 각각의 구동 MOSFET, 및 각각의 풀-다운 MOSFET 역시 유사하게 동작한다. 따라서, 각각의 드라이버들(120, 121...127)에 대해서, 만약, 대응하는 라인 전압(AVW)이 부스트 전압이라면, 대응하는 워드라인(WL)은 부스트 전압(VBST)으로 활성화되며, 또는 만일, 대응하는 라인 전압(AVW)이 낮은 전압인 VSS 라면, 대응하는 워드라인(WL)은 VSS 로 방전된다.
NGW 가 부스트 전압인 VBST로 활성화되면(PGW는 낮은 전압인 VSS로 비활성화됨), 모든 드라이버들(120, 121,...127)내의 구동 MOSFET 들은 턴 오프되며, 풀-다운 MOSFET들은 턴온된다. 이러한 경우, 각각의 워드라인들(WL0, WL1,...WL7)은 낮 은 전압인 VSS로 방전된다.
도2의 국부 X-디코더(106A)를 참조하면, 각각의 드라이버들(120, 121,...127)은 대응하는 제어 MOSFET(136)과 함께 구현되어 있는바, 제어 MOSFET (136)은, 각각의 제어 노드(138)에서의 제어 전압을 초기 부스트 전압(VBST-Vth) 에서 최종 부스트 전압(VBST+ΔV)으로 상승시키기 위한 것이다. 여기서, 최종 부스트 전압인 VBST+ΔV는 원래의 부스트 전압인 VBST 보다 더 높다. 따라서, 종래기술에 따른 도2를 참조하면, 이러한 8개의 제어 MOSFET들 및 각각 8 개의 제어 노드들이 8개의 드라이버들(120, 121,...127)에서 사용되고 있는바, 결과적으로 이는 면적을 증가시키고 배선을 복잡하게 한다.
따라서, 본 발명에 따른 디코더는 최소화된 면적 및 감소된 배선 복잡성을 가지며, 이러한 디코더에 의해 메모리 디바이스의 라인(line)이 부스트 전압으로 활성화된다.
본 발명의 일반적인 양상에 따르면, 메모리 디바이스의 디코더는 다수개의 구동 디바이스들을 포함하며, 상기 다수개의 구동 디바이스들은 턴온 되었을 때, 메모리 디바이스의 각각의 라인에 각각의 라인 전압을 인가한다. 또한, 본 발명에 따른 디코더는, 상기 다수개의 구동 디바이스들과 공통노드에서 접속되는 제어 디바이스를 포함하여 구성되는바, 상기 제어 디바이스는 상기 구동 디바이스들을 턴온 또는 턴 오프하도록 제어하는 전압을 공통 노드에서 발생시킨다.
본 발명의 다른 실시예에 따르면, 디코더는 공통 노드에 접속된 캐패시터를 포함하여 구성되며, 상기 캐패시터에 저장된 전하는 상기 공통 노드의 전압을 초기 부스트 전압으로부터 최종 부스트 전압으로 증가시킨다.
본 발명에 따른 예시적인 실시예에서, 상기 캐패시터는 MOSFET 인바, 상기 MOSFET은 공통 노드에 접속된 게이트를 갖으며 용량성(capacitance) 노드에 함께 접속된 드레인 및 소스를 갖는다. 이러한 경우에 있어, 초기 부스트 전압이 공통노드에서 발생된 때, 낮은 전압이 상기 용량성 노드에 인가된다.
본 발명의 또 다른 실시예에 따르면, 각각의 구동 디바이스들은 MOSFET 이며, 상기 MOSFET은 공통 노드에 접속된 게이트를 갖고, 각각의 라인 전압이 인가되는 드레인을 가지며, 각각의 라인에 접속된 소스를 갖는다. 초기 부스트 전압이 공통 노드에서 발생된 때, 각각의 구동 디바이스들에 대한 각각의 라인 전압은 낮은 전압이다. 이후, 각각의 라인 전압들 중 적어도 하나는 원래의 부스트 전압인바, 상기 원래의 부스트 전압은 공통 노드에서 최종 부스트 전압을 발생시키 위해서, 용량성 노드에도 또한 인가된다.
본 발명의 또 다른 실시예에 따르면, 제어 디바이스는, 공통 노드에 접속된 소스를 가지며, 공통 노드에 초기 부스트 전압 및 최종 부스트 전압을 발생하는 동안에 원래의 부스트 전압이 인가되는 게이트 및 드레인을 갖는다.
본 발명의 또 다른 실시예에 따르면, 디코더는, 구동 디바이스들이 턴 오프되었을 때, 메모리 디바이스의 각각의 라인에 낮은 전압을 각각 인가하는 다수개의 풀-다운 디바이스들을 포함한다. 예를 들면, 각각의 풀-다운 디바이스는, 낮은 전압이 인가되는 소스, 각각의 라인에 접속되는 드레인 및 공통 제어 단자(terminal)에 접속된 게이트를 갖는 MOSFET 이다. 상기 풀-다운 디바이스들을 구성하는 모든 MOSFET 들의 게이트들은 공통 제어 단자에 접속되어 있다. 또 다른 동작 모드에서는, 풀-다운 디바이스를 구성하는 모든 MOSFET 들을 턴온시키기 위해서, 원래의 부스트 전압이 상기 공통 제어 단자에 인가되는바, 따라서 낮은 전압이 각각의 개별 라인에 인가된다.
상기 디코더가 메모리 디바이스(플래시 메모리 디바이스)를 위한 국부 X-디코더이고, 상기 각각의 개별 라인이 플래시 메모리 디바이스의 개별적인 워드라인인 경우에, 본 발명은 특별한 장점을 가지도록 구현될 수도 있다. 하지만, 본 발명은 임의 타입의 메모리 디바이스의 임의 타입의 디코더에도 적용될 수 있다.
이러한 방법을 통해, 상기 구동 MOSFET 들은 하나의 제어 MOSFET 에 의해 제어되며, 상기 하나의 제어 MOSFET은 본 발명에 따른 디코더의 하나의 공통 노드에서의 전압을 조절한다. 따라서, 본 발명에 따른 디코더의 경우에는 면적 및 배선 복잡성이 최소화될 수 있다.
본 발명의 이러저러한 특징들 및 장점들은, 첨부된 도면과 함께 제공되는 다음과 같은 본 발명의 상세한 설명을 고려하면 좀더 잘 이해될 것이다.
도1은 종래기술에 따라, 워드 라인들을 구동하기 위한 국부 X-디코더를 포함하는 플래시 메모리 디바이스의 기본 구성요소드들을 도시한 도면이다.
도2는 종래기술에 따른, 각각의 제어 MOSFET들이 각각의 구동 MOSFET들에 접속된 국부 X-디코더를 도시한 도면으로, 더 넓은 면적과 더 복잡한 회로 배선을 가 지는 국부 X-디코더를 도시한 도면이다.
도3은 최소화된 면적 및 배선 복잡성을 갖는 본 발명의 일실시예에 따른 국부 X-디코더를 도시한 회로도면으로서, 모든 구동 MOSFET 들에 대해 하나의 제어 MOSFET을 구비한 국부 X-디코더를 도시한 도면이다.
도4는 본 발명의 일실시예에 따라 공통 노드에서 초기 부스트 전압을 발생시키기 위한 전압들을 구비한 도3의 국부 X-디코더를 도시한 도면이다.
도5는 본 발명의 일실시예에 따라 공통 노드에서 최종 부스트 전압을 발생시키기 위한 전압들을 구비한 도3의 국부 X-디코더를 도시한 도면이다.
도6은 본 발명의 일실시예에 따라 워드라인들을 낮은 전압으로 방전시키기 위한 전압들을 구비한 도3의 국부 X-디코더를 도시한 도면이다.
본 명세서에서 참조된 도면들은 예시의 명확성을 위한 것이며, 축적대로 정확히 그려진 것을 의미하지는 않는다. 도1 내지 도6에서 동일한 참조번호를 갖는 구성요소들은 유사한 구조 및 기능을 갖는 구성요소들에 해당한다.
도3은 플래시 메모리 디바이스내에서 사용될 수도 있는 X-디코더(106B)를 도시한 도면으로, 도1의 플래시 메모리 디바이스(100)내의 X-디코더(106)와 유사하다. 도3을 참조하면, X-디코더(106B)는 8개의 드라이버들(200, 201,..및 207)을 포함하며, 이들 각각은 플래시 메모리 디바이스의 워드라인(WL0, WL1,...및 WL7)을 각각 구동한다. 예시적인 드라이버(200)과 같은 각각의 드라이버는, 구동 MOSFET (212) 및 풀 다운 MOSFET(214)을 포함한다.
구동 MOSFET(212)은 개별적인 라인 전압(AVW0)이 인가된 드레인을 가진다. 상기 구동 MOSFET(212)은 또한 공통 노드(216)에 접속된 게이트를 가지며, 상기 공통 노드는 8개의 드라이버들(200, 201,..207)의 구동 MOSFET들의 모든 게이트들에 접속되어 있다. 구동 MOSFET(212)의 소스는 풀 다운 MOSFET(214)의 드레인에 접속된다.
풀 다운 MOSFET(214)은 낮은 전압 VSS에 접속된 소스를 갖는다. 8개의 드라이버들(200, 201,..207) 모두에 대해서, 상기 풀 다운 MOSFET들의 소스들은 낮은 전압 VSS에 접속된다. 상기 풀 다운 MOSFET(214)은, 공통 제어 단자(218)에 접속된 게이트를 갖는바, 상기 공통 제어 단자(218)에는 제어 신호 NGW 가 인가된다. 8개의 드라이버들(200, 201,..207) 모두에 대해서, 상기 풀 다운 MOSFET들의 게이트들은 공통 제어 단자에 접속된다.
따라서, 각각의 드라이버(200, 201,...207)는 구동 MOSFET 을 각각 갖고 있는데, 상기 각 구동 MOSFET의 드레인에는 각각의 라인 전압(AVW)이 인가되며, 이는 각각의 워드라인(WL)을 상기 라인 전압(AVW)으로 구동하기 위함이다. 구동 MOSFET들의 게이트들은 공통 노드(216)에 함께 접속되어 있다.
상기 X-디코더(106B)는 또한, 공통 노드(216)에 접속된 소스를 갖는 하나의 제어 MOSFET(220)을 포함한다. 제어신호인 PGW는 상기 제어 MOSFET(220)의 드레인에 접속되며, 제어신호인 WLG는 상기 제어 MOSFET(220)의 게이트에 접속된다.
또한, 상기 X-디코더(106B)는, 공통 노드(216) 및 용량성 노드(224) 사이에 접속된 캐패시터(222)를 포함한다. 본 발명의 일실시예에 있어서, 캐패시터(222)는 MOSFET으로 구성되어 있으며, 이 MOSFET은 공통 노드(216)에 접속된 게이트를 가지며, 용량성 노드(224)에 함께 접속된 드레인 및 소스를 갖는다.
이제, 도4, 5 및 6을 참조하여, 상기 X-디코더(106B)의 동작을 설명한다. 먼저, 워드라인들(WLO, WLl, ..., 및 WL7) 중 하나를 부스트 전압(VBST)으로 구동하기 위해서, 상기 제어신호 PGW 및 WLG는 부스트 전압(VBST) 이라고 가정하자(반면에, 제어신호 NGW 는 낮은 전압인 VSS 임). 도1 및 도4를 참조하면, 제어신호 PGW 및 NGW는 플래시 메모리 디바이스의 전역 X-디코더(108)에 의해 생성되며, 제어 신호 WLG는 플래시 메모리 디바이스의 수직 블록 디코더(110)에 의해 생성된다.
전역 X-디코더(108)는 제어신호 PGW를 부스트 전압(VBST)까지 활성화시키며, 제어신호 NGW를 낮은 전압인 VSS로 비활성화시키는바, 이에 따라 상기 드라이버(106B)는 워드라인들(WL0, WL1,..WL7) 중 하나를 부스트 전압(VBST)으로 구동한다. 예를 들어, 제 1 워드라인(WL0)이 부스트 전압인 VBST 까지 구동될 것이라고 가정하자.
도4를 참조하면, 초기에는, 8개의 드라이버들(200, 201,...207)의 구동 MOSFET들에 인가되는 모든 라인 전압들(AVW0, AVW1...AVW7)은 낮은 전압인 VSS 로 세팅된다. 또한, 상기 낮은 전압인 VSS는 용량성 노드(224)에도 인가된다. 도4에 도시된 이러한 전압들과 함께, 초기 부스트 전압인 VBST-Vth 가 공통 노드(216)에서 발생되는바, Vth는 제어 MOSFET(220)의 임계전압이다. 또한, 도4에 도시된 이러한 전압들과 함께, 낮은 전압인 VSS가 워드라인들(WL0, WL1,..WL7) 상에 발생된다.
이후에, 도5를 참조하면, 부스트 전압인 VBST가 용량성 노드(224) 및 구동 MOSFET(212)의 드레인에 동시에 인가되는바, 구동 MOSFET(212)의 드레인에 인가되는 것은 라인 전압(AVW0)으로서 인가된다. 일반적으로, 부스트 전압인 VBST 로 구동되는 워드라인들(WLO, WLl, ..., 및 WL7) 중에서 선택된 하나의 워드라인에 접속되어 있는 드라이버내의 구동 MOSFET의 드레인 상에 상기 부스트 전압(VBST)이 인가된다.
도5의 이러한 전압들과 함께, 최종 부스트 전압(VBST+ΔV)이 공통 노드(216)에서 생성되는바, 여기서 ΔV는 구동 MOSFET(212)의 임계전압과 적어도(실질적으로 대략) 같다. 따라서, 제 1 워드라인(WL0)은 원래의 부스트 전압인 VBST 로 구동된다. 다른 라인 전압들(AVW1, AVW2,,,,AVW7)이 낮은 전압인 VSS 이기 때문에, 다른 워드라인들(WL1, WL2,...WL7)은 낮은 전압인 VSS로 비활성화된다.
도4 및 도5를 참조하면, 초기 부스트 전압(VBST-Vth)이 공통 노드(216)에서 생성됨에 따라, 상기 캐패시터(222)는 도4의 바이어스 전압들로부터의 전하를 저장한다. 이후에, 도5에 도시된 바와같이, 부스트 전압(VBST)이 구동 트랜지스터(212) 및 용량성 노드(224)에 인가되었을 때, 최종 부스트 전압(VBST+ΔV)이 공통 노드(216)에서 생성된다.
이러한 최종 부스트 전압(VBST+ΔV)은 초기 부스트 전압(VBST-Vth)으로부터 상승된 것이다. 이러한 최종 부스트 전압(VBST+ΔV)은 원래의 부스트 전압(VBST) 보다 더 높으며, 구동 MOSFET(212)의 소스가 원래의 부스트 전압인 VBST로 바이어스되었을 때에, 상기 구동 MOSFET(212)을 더욱 유리하게 턴온시킬 수 있다.
8개의 드라이버들(200, 201,...207)에 대한 8개의 구동 MOSFET들의 게이트들 이 공통 노드(216)에 접속되어 있기 때문에, 상기 공통 노드(222)에서의 전압을 유지하기 위해서 캐패시터는 공통 노드(216)에 접속된다. 캐패시터(222)의 캐패시턴스는, 8개의 드라이버들(200, 201,..207)에 대한 각각의 구동 MOSFET 들의 게이트 캐패시턴스보다 더 크게 디자인되는바, 이는 공통 노드(216)에서의 전압 저하를 방지하기 위함이다. 임의의 다른 드라이버들(201, 202,..207)은 상기 드라이버(200)와 유사하게 동작하는바, 즉, 구동 MOSFET의 드레인에서 대응하는 라인 전압인 AVW 가 부스트 전압(VBST)으로 활성화되었을 때, 각각의 워드라인(WL)을 부스트 전압(VBST)으로 구동한다.
도6은 제어신호 PGW가 낮은 전압인 VSS로 비활성화되고 제어신호 NGW가 부스트 전압인 VBST 로 활성화된 때를 도시한 도면으로, 이 경우에는 8개의 워드라인들 (WL0, WL1, ...및 WL7)은 저전압인 VSS 로 비활성화된다. 이러한 케이스에서, 각각의 드라이버들(200, 201,..207)내의 풀 다운 MOSFET들(가령, 214와 같은)은 턴온되는바, 이에 따라 8개의 워드라인들(WLO, WLl, ..., 및 WL7) 각각은 VSS 전압 소스에 접속된다. 또한, 공통 노드(216)에는, 용량성 노드(224)에 인가된 전압에 관계없이, 낮은 전압인 VSS 가 생성된다.
이와같은 방법으로, X-디코더(106B)는, 8개의 드라이버들(200, 201,... 207)에 대해 공통인 단지 하나의 제어 MOSFET(220) 및 캐패시터(222)로 구현된다. 따라서, 이러한 X-디코더(106B)는 최소화된 갯수의 제어 MOSFET(200)으로 구현될 수 있다. 더 나아가, 상기 하나의 공통 노드(216)는 8개 드라이버들(200, 201,... 207)의 구동 MOSFET 들의 게이트들을 바이어스 하도록 사용된다. 이러한 공통 노 드(216)는, 8개 드라이버들(200, 201,... 207)에 대한 배선 연결을 최소화하는데 있어 유리한 점을 갖는다. 결과적으로, 상기 8개의 드라이버들은 최소화된 면적으로 조밀하게(compactly) 제조될 수 있다.
전술한 바와같은 내용은 단지 예시적인 것이며, 한정을 하기 위한 의도가 아니다. 예를 들어, 본 발명은 플래시 메모리 디바이스내의 국부 X-디코더에 관해 기술되었다. 하지만, 이러한 본 발명은 임의 타입의 메모리 디바이스내의 임의 타입의 디코더에 대해서도 적용될 수도 있다. 또한, 본 명세서에서 예시되고 설명된 임의 갯수의 구성요소들은 단지 일례적인 것일 뿐이며, 임의 갯수의 이러한 구성요소들에 대해서 본 발명이 사용될 수도 있다. 본 발명은 다음과 같은 청구항 및 이의 등가물에서 정의된 바에 의해 제한될 뿐이다.

Claims (10)

  1. 메모리 디바이스의 디코더(106B)에 있어서,
    턴온 된때, 상기 메모리 디바이스의 각각의 라인에 각각의 라인 전압을 각각 인가하는 복수개의 구동 디바이스들(212); 그리고
    상기 구동 디바이스들을 턴온 또는 턴오프 하도록 제어하는 전압을 공통노드(216)에서 발생시키도록, 상기 공통 노드(216)에서 상기 복수개의 구동 디바이스들과 접속하는 제어 디바이스(220)
    를 포함하여 이루어진 것을 특징으로 하는 메모리 디바이스의 디코더.
  2. 제 1 항에 있어서,
    상기 공통 노드에 접속된 캐패시터(222)를 더 포함하여 이루어지며,
    상기 캐패시터에 저장된 전하는, 상기 공통 노드에서의 전압을 초기 부스트 전압으로부터 최종 부스트 전압으로 증가시키는 것을 특징으로 하는 메모리 디바이스의 디코더.
  3. 제 2 항에 있어서,
    상기 캐패시터는, 상기 공통 노드에 접속된 게이트를 가지며 용량성 노드(224)에 함께 접속된 드레인 및 소스를 갖는 MOSFET 인 것을 특징으로 하는 메모리 디바이스의 디코더.
  4. 제 3 항에 있어서,
    상기 초기 부스트 전압이 상기 공통 노드에서 발생될 때, 저 전압이 상기 용량성 노드에 인가되며,
    상기 초기 부스트 전압이 상기 공통 노드에서 발생될 때, 상기 구동 디바이스들 각각에 대한 상기 각각의 라인 전압은 상기 저 전압이며,
    상기 각각의 라인 전압들 중 하나는 원래의 부스트 전압이며, 상기 원래의 부스트 전압은, 상기 공통 노드에서 상기 최종 부스트 전압을 발생시키도록 상기 용량성 노드에도 또한 인가되는 것을 특징으로 하는 메모리 디바이스의 디코더.
  5. 제 1 항에 있어서,
    상기 구동 디바이스들이 턴오프된 때, 저 전압을 상기 메모리 디바이스의 각각의 라인에 각각 인가하는 복수개의 풀 다운 디바이스들
    을 더 포함하는 것을 특징으로 하는 메모리 디바이스의 디코더.
  6. 메모리 디바이스의 라인들을 구동하는 방법에 있어서,
    상기 메모리 디바이스의 복수개의 라인들 각각에 각각의 라인 전압을 인가하도록, 복수개의 구동 디바이스들(212)을 턴온 하는 단계; 그리고
    상기 복수개의 구동 디바이스들에 접속하는 공통 노드(216)에서 발생된 전압을 조정함으로써, 상기 구동 디바이스들을 턴온 또는 턴오프 하도록 제어하는 단계
    를 포함하여 이루어진 메모리 디바이스의 라인들을 구동하는 방법.
  7. 제 6 항에 있어서,
    상기 공통 노드에서의 상기 전압을 초기 부스트 전압으로부터 최종 부스트 전압으로 증가시키도록, 상기 공통 노드에 접속된 캐패시터(222)에 전하를 저장하는 단계
    를 더 포함하여 이루어진 메모리 디바이스의 라인들을 구동하는 방법.
  8. 제 7 항에 있어서,
    상기 캐패시터는, 상기 공통 노드에 접속된 게이트를 가지며 용량성 노드(224)에 함께 접속된 드레인 및 소스를 갖는 MOSFET 인 것을 특징으로 하는 메모리 디바이스의 라인들을 구동하는 방법.
  9. 제 8 항에 있어서,
    상기 공통 노드에서 상기 초기 부스트 전압이 발생될 때, 상기 용량성 노드에 저 전압을 인가하는 단계
    를 더 포함하는 것을 특징으로 하는 메모리 디바이스의 라인들을 구동하는 방법.
  10. 제 9 항에 있어서,
    상기 초기 부스트 전압이 상기 공통 노드에서 발생될 때 상기 구동 디바이스들 각각에 대한 상기 각각의 라인 전압은 상기 저 전압이며,
    상기 각각의 라인 전압들 중 하나는 원래의 부스트 전압이며, 상기 원래의 부스트 전압은, 상기 공통 노드에서 상기 최종 부스트 전압을 발생시키도록 상기 용량성 노드에도 또한 인가되는 것을 특징으로 하는 메모리 디바이스의 라인들을 구동하는 방법.
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