JP2988319B2 - バッファ回路 - Google Patents
バッファ回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に用
いられるバッファ回路に関する。
いられるバッファ回路に関する。
【０００２】
【従来の技術】大規模半導体集積回路（ＬＳＩ）におい
ては、大電流駆動を行う多くのバッファ回路が用いられ
る。これらのバッファ回路が同時にスイッチングすると
大きな電源ノイズ、いわゆる同時スイッチングノイズが
出る。この同時スイッチングノイズは、電源配線、接地
配線等の電流容量に限界があり、且つインダクタンス成
分をもつことが原因となる。即ち、多くのバッファ回路
が“Ｈ”レベル出力を出して電源線が急峻な大電流を供
給するときに、内部電源電位が低下し、反対に“Ｌ”レ
ベル出力を出して接地線が急峻な電流を吸い込むときに
は接地電位上昇をもたらし、これらが論理回路等の誤動
作を引き起こすノイズとなる。
ては、大電流駆動を行う多くのバッファ回路が用いられ
る。これらのバッファ回路が同時にスイッチングすると
大きな電源ノイズ、いわゆる同時スイッチングノイズが
出る。この同時スイッチングノイズは、電源配線、接地
配線等の電流容量に限界があり、且つインダクタンス成
分をもつことが原因となる。即ち、多くのバッファ回路
が“Ｈ”レベル出力を出して電源線が急峻な大電流を供
給するときに、内部電源電位が低下し、反対に“Ｌ”レ
ベル出力を出して接地線が急峻な電流を吸い込むときに
は接地電位上昇をもたらし、これらが論理回路等の誤動
作を引き起こすノイズとなる。
【０００３】
【発明が解決しようとする課題】従来より、大電流バッ
ファ回路の同時スイッチングノイズを抑えるために、電
源線やボンディングワイヤ、さらにはパッケージ等のイ
ンダクタンス成分をできるだけ小さくする工夫がなされ
ているが、まだ十分ではない。また、強制的に同時スイ
ッチングを行わせるＬＳＩのテスト時に、同時スイッチ
ングノイズにより良品が誤って不良品と判定されるのを
防止するため、テスト時にバッファ回路の駆動能力を制
限するといった提案もなされている（例えば特開平６−
６１４６号参照）。しかしこれは、ＬＳＩの通常動作時
の同時スイッチングノイズを低減するものではない。
ファ回路の同時スイッチングノイズを抑えるために、電
源線やボンディングワイヤ、さらにはパッケージ等のイ
ンダクタンス成分をできるだけ小さくする工夫がなされ
ているが、まだ十分ではない。また、強制的に同時スイ
ッチングを行わせるＬＳＩのテスト時に、同時スイッチ
ングノイズにより良品が誤って不良品と判定されるのを
防止するため、テスト時にバッファ回路の駆動能力を制
限するといった提案もなされている（例えば特開平６−
６１４６号参照）。しかしこれは、ＬＳＩの通常動作時
の同時スイッチングノイズを低減するものではない。
【０００４】この発明は、上記の点に鑑みなされたもの
で、駆動能力を可変制御して同時スイッチングノイズの
低減を可能としたバッファ回路を提供することを目的と
している。
で、駆動能力を可変制御して同時スイッチングノイズの
低減を可能としたバッファ回路を提供することを目的と
している。
【０００５】
【課題を解決するための手段】この発明にかかるバッフ
ァ回路は、第１に、バッファ回路本体と、このバッファ
回路本体の入力端子と電源端子の間に少なくとも一つ挿
入され、前記入力端子と接地端子の間に少なくとも一つ
挿入されたダイオード接続ＭＯＳトランジスタと、これ
らのダイオード接続ＭＯＳトランジスタのそれぞれに併
設された短絡スイッチ用ＭＯＳトランジスタと備え、前
記各短絡スイッチ用ＭＯＳトランジスタのオン又はオフ
を選択することにより、前記ダイオード接続ＭＯＳトラ
ンジスタの等価抵抗と前記バッファ回路本体の前段トラ
ンジスタのオン抵抗の合成により決まる前記入力端子の
電圧振幅が切り替えられ、前記バッファ回路本体の駆動
能力が最適設定されるようにしたことを特徴としてい
る。
ァ回路は、第１に、バッファ回路本体と、このバッファ
回路本体の入力端子と電源端子の間に少なくとも一つ挿
入され、前記入力端子と接地端子の間に少なくとも一つ
挿入されたダイオード接続ＭＯＳトランジスタと、これ
らのダイオード接続ＭＯＳトランジスタのそれぞれに併
設された短絡スイッチ用ＭＯＳトランジスタと備え、前
記各短絡スイッチ用ＭＯＳトランジスタのオン又はオフ
を選択することにより、前記ダイオード接続ＭＯＳトラ
ンジスタの等価抵抗と前記バッファ回路本体の前段トラ
ンジスタのオン抵抗の合成により決まる前記入力端子の
電圧振幅が切り替えられ、前記バッファ回路本体の駆動
能力が最適設定されるようにしたことを特徴としてい
る。
【０００６】この発明にかかるバッファ回路は、第２
に、バッファ回路本体と、このバッファ回路本体の入力
端子に直列に少なくとも一つ挿入され、前記入力端子と
接地端子の間に少なくとも一つ挿入されたダイオード接
続ＭＯＳトランジスタと、これらのダイオード接続ＭＯ
Ｓトランジスタのそれぞれに併設された短絡スイッチ用
ＭＯＳトランジスタとを備え、前記各短絡スイッチ用Ｍ
ＯＳトランジスタのオン又はオフを選択することによ
り、前記ダイオード接続ＭＯＳトランジスタの等価抵抗
と前記バッファ回路本体の前段トランジスタのオン抵抗
の合成により決まる前記入力端子の電圧振幅が切り替え
られ、前記バッファ回路本体の駆動能力が最適設定され
るようにしたことを特徴としている。
に、バッファ回路本体と、このバッファ回路本体の入力
端子に直列に少なくとも一つ挿入され、前記入力端子と
接地端子の間に少なくとも一つ挿入されたダイオード接
続ＭＯＳトランジスタと、これらのダイオード接続ＭＯ
Ｓトランジスタのそれぞれに併設された短絡スイッチ用
ＭＯＳトランジスタとを備え、前記各短絡スイッチ用Ｍ
ＯＳトランジスタのオン又はオフを選択することによ
り、前記ダイオード接続ＭＯＳトランジスタの等価抵抗
と前記バッファ回路本体の前段トランジスタのオン抵抗
の合成により決まる前記入力端子の電圧振幅が切り替え
られ、前記バッファ回路本体の駆動能力が最適設定され
るようにしたことを特徴としている。
【０００７】
【作用】この発明によるバッファ回路では、その入力バ
ッファ回路本体の入力部に挿入した複数のダイオード接
続ＭＯＳトランジスタの等価抵抗による分圧を利用し
て、バッファ回路本体の入力電圧レベルを抑圧できるよ
うにし、且つ短絡スイッチ用ＭＯＳトランジスタを選択
的にオンオフ駆動することによって、その入力電圧レベ
ルを選択してバッファ回路の駆動能力を最適設定できる
ようにしている。以上のようにバッファ回路の駆動能力
を可変すれば、必要以上の電流を流さないようにするこ
とができるから、ＬＳＩの高速化や消費電力低減も可能
になる。
ッファ回路本体の入力部に挿入した複数のダイオード接
続ＭＯＳトランジスタの等価抵抗による分圧を利用し
て、バッファ回路本体の入力電圧レベルを抑圧できるよ
うにし、且つ短絡スイッチ用ＭＯＳトランジスタを選択
的にオンオフ駆動することによって、その入力電圧レベ
ルを選択してバッファ回路の駆動能力を最適設定できる
ようにしている。以上のようにバッファ回路の駆動能力
を可変すれば、必要以上の電流を流さないようにするこ
とができるから、ＬＳＩの高速化や消費電力低減も可能
になる。
【０００８】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るＣＭＯＳ
ＬＳＩに用いられるＣＭＯＳバッファ回路である。バッ
ファ回路本体１１は、ゲートが共通接続されたｐチャネ
ルＭＯＳ（以下、ＰＭＯＳ）トランジスタＱP11 とｎチ
ャネルＭＯＳ（以下、ＮＭＯＳ）トランジスタＱN11 に
より構成された通常のＣＭＯＳインバータバッファであ
る。
説明する。図１は、この発明の一実施例に係るＣＭＯＳ
ＬＳＩに用いられるＣＭＯＳバッファ回路である。バッ
ファ回路本体１１は、ゲートが共通接続されたｐチャネ
ルＭＯＳ（以下、ＰＭＯＳ）トランジスタＱP11 とｎチ
ャネルＭＯＳ（以下、ＮＭＯＳ）トランジスタＱN11 に
より構成された通常のＣＭＯＳインバータバッファであ
る。
【０００９】バッファ回路本体１１の入力端子Ｎ１と電
源端子の間には、ダイオード接続された二個のＰＭＯＳ
トランジスタＱP12 ，ＱP13 が直列接続され、入力端子
Ｎ１と接地端子の間には、やはりダイオード接続された
二個のＮＭＯＳトランジスタＱN12 ，ＱN13 が直列接続
されている。ＰＭＯＳトランジスタＱP12 ，ＱP13 には
それぞれ並列に短絡スイッチ用ＰＭＯＳトランジスタＱ
P14 ，ＱP15 が接続され、同様にＮＭＯＳトランジスタ
ＱN12 ，ＱN13 にはそれぞれ並列に短絡スイッチ用ＮＭ
ＯＳトランジスタＱN14 ，ＱN15 が接続されている。
源端子の間には、ダイオード接続された二個のＰＭＯＳ
トランジスタＱP12 ，ＱP13 が直列接続され、入力端子
Ｎ１と接地端子の間には、やはりダイオード接続された
二個のＮＭＯＳトランジスタＱN12 ，ＱN13 が直列接続
されている。ＰＭＯＳトランジスタＱP12 ，ＱP13 には
それぞれ並列に短絡スイッチ用ＰＭＯＳトランジスタＱ
P14 ，ＱP15 が接続され、同様にＮＭＯＳトランジスタ
ＱN12 ，ＱN13 にはそれぞれ並列に短絡スイッチ用ＮＭ
ＯＳトランジスタＱN14 ，ＱN15 が接続されている。
【００１０】スイッチ用ＰＭＯＳトランジスタＱP14，
ＱP15及びＮＭＯＳトランジスタＱN14，ＱN15はデコー
ダ１２により選択的にオンオフ駆動されるようになって
いる。具体的にこの実施例の場合、バッファ回路の出力
端子Ｎ２には複数の負荷１３ａ〜１３ｃが接続され、こ
れらの負荷１３ａ〜１３ｃの状態（活性化か不活性か、
あるいは接続されているか否か）が状態検出回路１４に
より検出される。そしてその検出結果に基づいて、デコ
ーダ１２は選択的にスイッチ用ＰＭＯＳトランジスタＱ
P14，ＱP15及びＮＭＯＳトランジスタＱN14，ＱN15を駆
動する。
ＱP15及びＮＭＯＳトランジスタＱN14，ＱN15はデコー
ダ１２により選択的にオンオフ駆動されるようになって
いる。具体的にこの実施例の場合、バッファ回路の出力
端子Ｎ２には複数の負荷１３ａ〜１３ｃが接続され、こ
れらの負荷１３ａ〜１３ｃの状態（活性化か不活性か、
あるいは接続されているか否か）が状態検出回路１４に
より検出される。そしてその検出結果に基づいて、デコ
ーダ１２は選択的にスイッチ用ＰＭＯＳトランジスタＱ
P14，ＱP15及びＮＭＯＳトランジスタＱN14，ＱN15を駆
動する。
【００１１】負荷１３ａ〜１３ｃは、このＣＭＯＳＬＳ
Ｉの外部負荷でもよいし、内部負荷でもよい。負荷１３
ａ〜１３ｃが外部負荷であり、状態検出回路１４も外部
回路であるとすれば、ＬＳＩとしては、デコーダ１２の
入力端子が外部端子として設けられることになる。
Ｉの外部負荷でもよいし、内部負荷でもよい。負荷１３
ａ〜１３ｃが外部負荷であり、状態検出回路１４も外部
回路であるとすれば、ＬＳＩとしては、デコーダ１２の
入力端子が外部端子として設けられることになる。
【００１２】このように構成されたバッファ回路の動作
を次に説明する。バッファ回路の入力端子Ｎ１につなが
る前段回路が例えばＣＭＯＳインバータであるとする。
またスイッチ用ＰＭＯＳトランジスタＱP14 ，ＱP15 及
びＮＭＯＳトランジスタＱN14 ，ＱN15 を無視して、ダ
イオード接続ＰＭＯＳトランジスタＱP12 ，ＱP13 の直
列等価抵抗をＲ１、ＮＭＯＳトランジスタＱN12 ，ＱN1
3 の直列等価抵抗をＲ２とする。前段ＣＭＯＳインバー
タのＰＭＯＳトランジスタがオンしたとき、そのオン抵
抗をＲ０とすると、入力端子Ｎ１に与えられる“Ｈ”レ
ベル電位は、下記数１となる。
を次に説明する。バッファ回路の入力端子Ｎ１につなが
る前段回路が例えばＣＭＯＳインバータであるとする。
またスイッチ用ＰＭＯＳトランジスタＱP14 ，ＱP15 及
びＮＭＯＳトランジスタＱN14 ，ＱN15 を無視して、ダ
イオード接続ＰＭＯＳトランジスタＱP12 ，ＱP13 の直
列等価抵抗をＲ１、ＮＭＯＳトランジスタＱN12 ，ＱN1
3 の直列等価抵抗をＲ２とする。前段ＣＭＯＳインバー
タのＰＭＯＳトランジスタがオンしたとき、そのオン抵
抗をＲ０とすると、入力端子Ｎ１に与えられる“Ｈ”レ
ベル電位は、下記数１となる。
【００１３】
【数１】ＶDD・Ｒ２（Ｒ０＋Ｒ１）／｛Ｒ０・Ｒ１＋Ｒ
２（Ｒ０＋Ｒ１）｝
２（Ｒ０＋Ｒ１）｝
【００１４】具体的に例えば、Ｒ０＝Ｒ１＝Ｒ２と仮定
すれば、数１は、ＶDD（２／３）となり、入力信号レベ
ルが抑圧されたことになる。デコーダ１２により、スイ
ッチ用ＰＭＯＳトランジスタＱP14 ，ＱP15 のいずれか
あるいは二つがオン駆動されていると、上述の抵抗Ｒ１
が実質的に小さくなるから、入力端子Ｎ１の振幅レベル
は上の値より高くなる。逆に、ＮＭＯＳトランジスタＱ
N14 ，ＱN15 のいずれかあるいは二つがオン駆動されて
いると、入力端子Ｎ１の振幅レベルはより低い値にな
る。以上によりこの実施例のバッファ回路は、接続され
る負荷１３ａ〜１３ｃの状態に応じて、駆動能力を最適
に設定することができ、従って同時スイッチングノイズ
の低減、無駄な消費電力の削減が図られる。
すれば、数１は、ＶDD（２／３）となり、入力信号レベ
ルが抑圧されたことになる。デコーダ１２により、スイ
ッチ用ＰＭＯＳトランジスタＱP14 ，ＱP15 のいずれか
あるいは二つがオン駆動されていると、上述の抵抗Ｒ１
が実質的に小さくなるから、入力端子Ｎ１の振幅レベル
は上の値より高くなる。逆に、ＮＭＯＳトランジスタＱ
N14 ，ＱN15 のいずれかあるいは二つがオン駆動されて
いると、入力端子Ｎ１の振幅レベルはより低い値にな
る。以上によりこの実施例のバッファ回路は、接続され
る負荷１３ａ〜１３ｃの状態に応じて、駆動能力を最適
に設定することができ、従って同時スイッチングノイズ
の低減、無駄な消費電力の削減が図られる。
【００１５】図２は、この発明の別の実施例によるＣＭ
ＯＳＬＳＩのバッファ回路である。図１と対応する部分
には図１と同一符号を付して詳細な説明は省く。図１の
実施例に対してこの実施例では、二つのダイオード接続
ＰＭＯＳトランジスタＱP12，ＱP13 及びこれらに併設
されるスイッチ用ＰＭＯＳトランジスタＱP14 ，ＱP15
の部分がバッファ回路本体１１の入力端子Ｎ１に直列に
入っている。
ＯＳＬＳＩのバッファ回路である。図１と対応する部分
には図１と同一符号を付して詳細な説明は省く。図１の
実施例に対してこの実施例では、二つのダイオード接続
ＰＭＯＳトランジスタＱP12，ＱP13 及びこれらに併設
されるスイッチ用ＰＭＯＳトランジスタＱP14 ，ＱP15
の部分がバッファ回路本体１１の入力端子Ｎ１に直列に
入っている。
【００１６】この実施例のバッファ回路では、前段から
の信号は、ＰＭＯＳトランジスタＱP12 ，ＱP13 の部分
の内部抵抗と、ＮＭＯＳトランジスタＱN12 ，ＱN13 の
部分の内部抵抗とで分圧されて、バッファ回路本体１１
に供給される。即ちデコーダ１２により、スイッチ用Ｐ
ＭＯＳトランジスタＱP14 ，ＱP15 及びＮＭＯＳトラン
ジスタＱN14 ，ＱN15 の状態を選択することにより、バ
ッファ回路本体１１への入力信号振幅、従ってバッファ
回路の駆動能力を適宜選択することができる。
の信号は、ＰＭＯＳトランジスタＱP12 ，ＱP13 の部分
の内部抵抗と、ＮＭＯＳトランジスタＱN12 ，ＱN13 の
部分の内部抵抗とで分圧されて、バッファ回路本体１１
に供給される。即ちデコーダ１２により、スイッチ用Ｐ
ＭＯＳトランジスタＱP14 ，ＱP15 及びＮＭＯＳトラン
ジスタＱN14 ，ＱN15 の状態を選択することにより、バ
ッファ回路本体１１への入力信号振幅、従ってバッファ
回路の駆動能力を適宜選択することができる。
【００１７】図３は、この発明の更に別の実施例による
ＣＭＯＳＬＳＩのバッファ回路である。この実施例によ
るバッファ回路は、入力端子Ｎ１及び出力端子Ｎ２がそ
れぞれ共通接続された３個のバッファ回路ユニット３１
ａ，３１ｂ，３１ｃに分割されている。各バッファ回路
ユニット３１ａ，３１ｂ，３１ｃはそれぞれ、ＰＭＯＳ
トランジスタＱP31 ，ＱP33 ，ＱP35 と、ＮＭＯＳトラ
ンジスタＱN31 ，ＱN33 ，ＱN35 の対がインバータバッ
ファ本体を構成する。
ＣＭＯＳＬＳＩのバッファ回路である。この実施例によ
るバッファ回路は、入力端子Ｎ１及び出力端子Ｎ２がそ
れぞれ共通接続された３個のバッファ回路ユニット３１
ａ，３１ｂ，３１ｃに分割されている。各バッファ回路
ユニット３１ａ，３１ｂ，３１ｃはそれぞれ、ＰＭＯＳ
トランジスタＱP31 ，ＱP33 ，ＱP35 と、ＮＭＯＳトラ
ンジスタＱN31 ，ＱN33 ，ＱN35 の対がインバータバッ
ファ本体を構成する。
【００１８】各バッファ回路ユニット３１ａ，３１ｂ，
３１ｃを選択的に活性化するために、それぞれ電源側に
スイッチ用ＰＭＯＳトランジスタＱP32 ，ＱP34 ，ＱP3
6 、接地側にスイッチ用ＮＭＯＳトランジスタＱN32 ，
ＱN34 ，ＱN36 が挿入されている。これらのスイッチ用
ＰＭＯＳトランジスタＱP32 ，ＱP34 ，ＱP36 及びＮＭ
ＯＳトランジスタＱN32 ，ＱN34 ，ＱN36 はデコーダ３
２の出力により選択駆動される。デコーダ３２の各出力
には、インバータＩ１〜Ｉ３によりそれぞれ反転出力が
得られ、この相補出力を利用することで各バッファ回路
ユニット３１ａ〜３１ｃの電源側と接地側のスイッチ用
ＭＯＳトランジスタが同時にオンオフ駆動されるように
なっている。
３１ｃを選択的に活性化するために、それぞれ電源側に
スイッチ用ＰＭＯＳトランジスタＱP32 ，ＱP34 ，ＱP3
6 、接地側にスイッチ用ＮＭＯＳトランジスタＱN32 ，
ＱN34 ，ＱN36 が挿入されている。これらのスイッチ用
ＰＭＯＳトランジスタＱP32 ，ＱP34 ，ＱP36 及びＮＭ
ＯＳトランジスタＱN32 ，ＱN34 ，ＱN36 はデコーダ３
２の出力により選択駆動される。デコーダ３２の各出力
には、インバータＩ１〜Ｉ３によりそれぞれ反転出力が
得られ、この相補出力を利用することで各バッファ回路
ユニット３１ａ〜３１ｃの電源側と接地側のスイッチ用
ＭＯＳトランジスタが同時にオンオフ駆動されるように
なっている。
【００１９】この実施例によると、デコーダ３２により
バッファ回路ユニット３１ａ〜３１ｃの一つあるいは二
つ、又は全部を同時に活性化することにより、適宜駆動
能力を選択できることになる。
バッファ回路ユニット３１ａ〜３１ｃの一つあるいは二
つ、又は全部を同時に活性化することにより、適宜駆動
能力を選択できることになる。
【００２０】図４は、図１と図３の実施例を組み合わせ
た実施例である。従って先の実施例と対応する部分には
先の実施例と同一符号を付して詳細な説明は省く。この
実施例によると、一層幅の広い駆動能力選択ができる。
た実施例である。従って先の実施例と対応する部分には
先の実施例と同一符号を付して詳細な説明は省く。この
実施例によると、一層幅の広い駆動能力選択ができる。
【００２１】図５は、更に他の実施例のＣＭＯＳＬＳＩ
におけるバッファ回路である。このバッファ回路は、Ｐ
ＭＯＳトランジスタＱP51とＮＭＯＳトランジスタＱN51
の対がバッファ回路本体を構成する。このバッファ回路
本体の電源側には、二つのダイオード接続ＰＭＯＳトラ
ンジスタＱP52，ＱP53が直列に負荷として挿入され、そ
れぞれにスイッチ用ＰＭＯＳトランジスタＱP54，ＱP55
が並列接続されている。接地側にも同様に、二つのダイ
オード接続ＮＭＯＳトランジスタＱN52，ＱN53が直列に
負荷として挿入され、それぞれにスイッチ用ＮＭＯＳト
ランジスタＱN54，ＱN55が並列接続されている。
におけるバッファ回路である。このバッファ回路は、Ｐ
ＭＯＳトランジスタＱP51とＮＭＯＳトランジスタＱN51
の対がバッファ回路本体を構成する。このバッファ回路
本体の電源側には、二つのダイオード接続ＰＭＯＳトラ
ンジスタＱP52，ＱP53が直列に負荷として挿入され、そ
れぞれにスイッチ用ＰＭＯＳトランジスタＱP54，ＱP55
が並列接続されている。接地側にも同様に、二つのダイ
オード接続ＮＭＯＳトランジスタＱN52，ＱN53が直列に
負荷として挿入され、それぞれにスイッチ用ＮＭＯＳト
ランジスタＱN54，ＱN55が並列接続されている。
【００２２】電源側スイッチ用ＰＭＯＳトランジスタＱ
P54 ，ＱP55 は、デコーダ５１ａにより、全てオフ、全
てオン、あるいはいずれか一つがオンという選択駆動が
なされる。接地側ＮＭＯＳトランジスタＱN54 ，ＱN55
も同様にデコーダ５１ｂにより選択駆動がなされる。
P54 ，ＱP55 は、デコーダ５１ａにより、全てオフ、全
てオン、あるいはいずれか一つがオンという選択駆動が
なされる。接地側ＮＭＯＳトランジスタＱN54 ，ＱN55
も同様にデコーダ５１ｂにより選択駆動がなされる。
【００２３】この実施例によると、出力振幅が“Ｈ”レ
ベル側，“Ｌ”レベル側とも制限されるが、先の各実施
例と同様に駆動能力を選択的に切替えて最適設定し、同
時スイッチングノイズの低減、及び消費電力低減を図る
ことができる。
ベル側，“Ｌ”レベル側とも制限されるが、先の各実施
例と同様に駆動能力を選択的に切替えて最適設定し、同
時スイッチングノイズの低減、及び消費電力低減を図る
ことができる。
【００２４】この発明は上記実施例に限られない。例え
ば図１では、駆動能力切換えの為に入力端子の電源側に
２段のダイオード接続ＰＭＯＳトランジスタ、接地側に
同様に２段のダイオード接続ＮＭＯＳトランジスタを挿
入しているが、電源側と接地側にそれぞれ少なくとも１
段ずつあればよい。また図１では、電源側にはＰＭＯＳ
トランジスタ、接地側にはＮＭＯＳトランジスタを用い
ているが、全てＰＭＯＳトランジスタあるいは全てＮＭ
ＯＳトランジスタとすることもできる。図２の実施例に
ついても同様である。また図３の実施例においては、３
個のユニット分割の場合を示したが、２個あるいは４個
以上のユニットとすることもできる。
ば図１では、駆動能力切換えの為に入力端子の電源側に
２段のダイオード接続ＰＭＯＳトランジスタ、接地側に
同様に２段のダイオード接続ＮＭＯＳトランジスタを挿
入しているが、電源側と接地側にそれぞれ少なくとも１
段ずつあればよい。また図１では、電源側にはＰＭＯＳ
トランジスタ、接地側にはＮＭＯＳトランジスタを用い
ているが、全てＰＭＯＳトランジスタあるいは全てＮＭ
ＯＳトランジスタとすることもできる。図２の実施例に
ついても同様である。また図３の実施例においては、３
個のユニット分割の場合を示したが、２個あるいは４個
以上のユニットとすることもできる。
【００２５】
【発明の効果】以上述べたようにこの発明によるバッフ
ァ回路は、入力振幅の制限、ユニット分割等により駆動
能力を適宜可変設定できるようにして、同時スイッチン
グノイズの低減を図り、また無駄な消費電力の削減や高
速化を図ることができる。
ァ回路は、入力振幅の制限、ユニット分割等により駆動
能力を適宜可変設定できるようにして、同時スイッチン
グノイズの低減を図り、また無駄な消費電力の削減や高
速化を図ることができる。
【図１】 この発明の実施例によるバッファ回路を示
す。
す。
【図２】 他の実施例によるバッファ回路を示す。
【図３】 他の実施例によるバッファ回路を示す。
【図４】 他の実施例によるバッファ回路を示す。
【図５】 他の実施例によるバッファ回路を示す。
１１…バッファ回路本体、ＱP12 ，ＱP13 …ダイオード
接続ＰＭＯＳトランジスタ、ＱN12 ，ＱN13 …ダイオー
ド接続ＮＭＯＳトランジスタ、ＱP14 ，ＱP15 …スイッ
チ用ＰＭＯＳトランジスタ、ＱN14 ，ＱN15 …スイッチ
用ＮＭＯＳトランジスタ、１２…デコーダ、１３ａ〜１
３ｃ…負荷、１４…状態検出回路、３１ａ〜３１ｃ…バ
ッファ回路ユニット、３２…デコーダ。
接続ＰＭＯＳトランジスタ、ＱN12 ，ＱN13 …ダイオー
ド接続ＮＭＯＳトランジスタ、ＱP14 ，ＱP15 …スイッ
チ用ＰＭＯＳトランジスタ、ＱN14 ，ＱN15 …スイッチ
用ＮＭＯＳトランジスタ、１２…デコーダ、１３ａ〜１
３ｃ…負荷、１４…状態検出回路、３１ａ〜３１ｃ…バ
ッファ回路ユニット、３２…デコーダ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/687 H03K 17/04 H03K 17/16
Claims (6)
- 【請求項１】 バッファ回路本体と、 このバッファ回路本体の入力端子と電源端子の間に少な
くとも一つ挿入され、前記入力端子と接地端子の間に少
なくとも一つ挿入されたダイオード接続ＭＯＳトランジ
スタと、 これらのダイオード接続ＭＯＳトランジスタのそれぞれ
に併設された短絡スイッチ用ＭＯＳトランジスタとを備
え、 前記各短絡スイッチ用ＭＯＳトランジスタのオン又はオ
フを選択することにより、前記ダイオード接続ＭＯＳト
ランジスタの等価抵抗と前記バッファ回路本体の前段ト
ランジスタのオン抵抗の合成により決まる前記入力端子
の電圧振幅が切り替えられ、前記バッファ回路本体の駆
動能力が最適設定されるようにした ことを特徴とするバ
ッファ回路。 - 【請求項２】 バッファ回路本体と、 このバッファ回路本体の入力端子に直列に少なくとも一
つ挿入され、前記入力端子と接地端子の間に少なくとも
一つ挿入されたダイオード接続ＭＯＳトランジスタと、 これらのダイオード接続ＭＯＳトランジスタのそれぞれ
に併設された短絡スイッチ用ＭＯＳトランジスタとを備
え、 前記各短絡スイッチ用ＭＯＳトランジスタのオン又はオ
フを選択することにより、前記ダイオード接続ＭＯＳト
ランジスタの等価抵抗と前記バッファ回路本体の前段ト
ランジスタのオン抵抗の合成により決まる前記入力端子
の電圧振幅が切り替えられ、前記バッファ回路本体の駆
動能力が最適設定されるようにしたことを特徴とするバ
ッファ回路。 - 【請求項３】 前記バッファ回路本体の負荷の状態を検
出する状態検出回路と、 この状態検出回路による検出結果に基づいて前記短絡用
ＭＯＳトランジスタを選択的にオン駆動するデコーダと
を更に備えたことを特徴とする請求項１又は２に記載の
バッファ回路。 - 【請求項４】 前記バッファ回路本体は、入力及び出力
がそれぞれ並列接続されて選択的に活性化される複数個
のバッファ回路ユニットを有することを特徴とする請求
項１記載のバッファ回路。 - 【請求項５】 入力及び出力がそれぞれ並列接続された
複数個のＣＭＯＳバッファ回路ユニットと、 各ＣＭＯＳバッファ回路ユニットの電源側及び接地側に
それぞれ挿入されたスイッチ用ＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタと、 これらのスイッチ用ＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタを駆動することにより前記複数のＣＭＯＳ
バッファ回路ユニットのいくつかあるいは全部を活性化
する選択手段とを有することを特徴とするバッファ回
路。 - 【請求項６】 バッファ回路本体と、 このバッファ回路本体の電源側及び接地側にそれぞれ少
なくとも一つずつ挿入されたダイオード接続ＭＯＳトラ
ンジスタと、 これらのダイオード接続ＭＯＳトランジスタにそれぞれ
併設されたスイッチ用ＭＯＳトランジスタとを備え、 前記各スイッチ用ＭＯＳトランジスタを選択的に駆動す
ることにより前記バッファ回路本体の駆動能力が最適設
定されるようにしたことを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134828A JP2988319B2 (ja) | 1995-05-08 | 1995-05-08 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134828A JP2988319B2 (ja) | 1995-05-08 | 1995-05-08 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307231A JPH08307231A (ja) | 1996-11-22 |
| JP2988319B2 true JP2988319B2 (ja) | 1999-12-13 |
Family
ID=15137424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134828A Expired - Fee Related JP2988319B2 (ja) | 1995-05-08 | 1995-05-08 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988319B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009128186A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 放射線検出装置 |
| JP5406470B2 (ja) * | 2008-06-20 | 2014-02-05 | キヤノン株式会社 | バッファ駆動装置 |
| JP5533968B2 (ja) * | 2012-09-26 | 2014-06-25 | セイコーエプソン株式会社 | 温度補償型発振器および電子機器 |
-
1995
- 1995-05-08 JP JP7134828A patent/JP2988319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307231A (ja) | 1996-11-22 |
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