JPS62613B2

JPS62613B2 -

Info

Publication number: JPS62613B2
Application number: JP53078972A
Authority: JP
Inventors: Akira Osami
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-06-28
Filing date: 1978-06-28
Publication date: 1987-01-08
Also published as: JPS555563A

Description

【発明の詳細な説明】本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた集積回路に関するものである。

以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用い、かつＮチヤンネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし、回路的にはＰチヤンネルMOSTでも本質
的に同様である。

MOSランダムアクセスメモリ（以下MOSRAM
と称す）集積回路の大容量化及び高速化の方向に
伴ない、MOSトランジスタのマスク寸法基準は
必然的に小さく抑える必要があり、特にドレイ
ン・ソース間隔、即ちチヤネル長の縮小化により
MOSトランジスタの閾値電圧は、低下する傾向
を辿つている。このため回路周辺からTTL論理
レベル入力を受けるアドレス・インバータ・バツ
フア及び内部クロツクタイミング発生回路の入力
段では、入力信号の低レベルに対する雑音余裕が
狭まり、入力トランジスタの閾値電圧より入力信
号の低レベルが高くなる場合は、従来の回路では
電源電圧の低い領域での動作マージンの劣化が予
想される。集積回路内部においては、レシオ出力
回路の低レベルを動作マージンに影響しないよう
充分低く抑えるとか、レシオ出力の使用を極力減
らすといつた対策が考えられるが外部入力を受け
る入力段では入力トランジスタの閾値電圧を実質
的に高くするような保護対策が必要になつてく
る。

外部からTTLレベルのクロツク入力を受けて
MOSレベルの内部クロツクタイミングに変換す
るインバータバツフアとして第１図に示す回路構
成が従来用いられている。この回路では、TTL
クロツク入力φTTLが高レベル期間はリセツト
状態にあり、MOSTQ₃の電流能力をMOSTQ₂よ
り充分大きく採つて節点２は閾値電圧より充分低
いレシオ低レベルに置かれる。このとき
MOSTQ₄は非導通であり、MOSTQ₅が_TLLによ
り導通するため節点３は大地電位である。_TTL
が高レベルから低レベルに移行し回路の活性期間
に入ると、MOSTQ₃が非導通になり、MOSTQ₂
を通して節点２が上昇し始めブートストラツプコ
ンデンサCIFにより節点１のレベルがリセツト期
間での（Ｖ_DD−閾値電圧）レベルから持ち上げら
れＶ_DD−閾値電圧＋Ｃ１Ｆ／Ｃ１＋Ｃ１Ｆ×V₂ となる。

ここでC1は節点１の容量であり、V₂は節点２
の電圧である。

MOSTQ₂は非飽和領域に駆動されて節点２は
Ｖ_DDレベルまで達する。MOSTQ₅は非導通であ
りMOSTQ₄を通して節点３が上昇し、（Ｖ_DD−閾
値電圧）レベルに至る。MOSTQ₂はリセツト期
期、すなわち_TTLが高レベルのとき、直流電流
が流れるため、消費電力を小さく抑える上から、
電流能力は大きく採れずインバータ初段出力の節
点２には負荷を小さくする必要が伴なう。従つて
MOSRAMでまず始めに作動するアドレス・イン
バータ・バツフア回路の第１活性化タイミングと
しては、必然的に節点３に用いられることにな
る。これが第１図の通常の回路動作であるが、
MOSTの閾値電圧が低くこれが_TTLの低レベル
以下であれば次のようにレベル変換効率が劣化す
る。リセツト期間は問題ないが、活性期間に入
り、節点２が上昇し始めるときMOSTQ₃は_TTL
が低レベルにあるものの、僅かながら導通するた
め節点２の上昇速度が抑えられ、導通の程度によ
りＶ_DDレベルまで達しないこともある。節点３も
この結果として上昇が遅れ、レベルの低下にも連
がり得る。

アドレスインバータバツフアの予備増幅（プリ
アンプ）部分の従来の回路例を第２図に示す。

リセツト期間ではクロツクＰがVDDレベル、
クロツクΦ_１及びΦ_２は大地電位にあり、節点
１、節点３及び節点５は（Ｖ_DD−閾値電圧）レベ
ル、節点４は（Ｖ_DD−２×閾値電圧）レベルに充
電され、節点２及び節点６は大地電位に置かれ
る。第１図の節点３のクロツクΦ_１がRAMを活
性化するTTLクロツク入力_TTLが高レベルから
低レベルへの移行に対応して活性期間に入ると、
アドレス・インバータ・バツフアに最初に取り込
まれるタイミングクロツクとなる。Φ_１が上昇す
るとMOSTQ₂が導通して、節点１の充電電荷が
節点２に移されアドレス入力Ａのレベルに応じて
節点２に次のようなレベル変化が生じる。即ち、
アドレス入力Ａが高レベルのときはMOSTQ₂及
びQ₃を通して節点１の充電電荷が放電され節点
２は大地電位になり、MOSTQ₆は非導通のまま
である。低レベルのときは、MOSTQ₃は非導通
で節点１の充電電荷がMOSTQ₂を通して節点２
に移されＣ１／Ｃ１＋Ｃ２×（Ｖ_DD−閾値電圧） (1) （ここでC1、C2はそれぞれ節点１、節点２の容量
である。）という容量分割レベルに節点２は達する。一方
MOSTQ₁₂が導通して、節点５の充電電荷が節点
６との間で容量分割され、節点５のレベルは、Ｃ５／Ｃ５＋Ｃ６×（Ｖ_DD−閾値電圧） (2) に移行する。アドレス入力Ａが高レベルのときは
節点３は（Ｖ_DD−閾値電圧）の充電レベルのまま
であり、低レベルのときは、MOSTQ₆が(1)式に
示すゲートレベルで導通し、節点３は放電されて
最終的には大地電位に至る。このようにアドレス
入力Ａのレベルに応じて節点３及び節点５にレベ
ル差が生じ、MOSTQ₇及びQ₉のフリツプフロツ
プのオフセツト電圧以上充分に差がついてから、
クロツクタイミング発生回路においてΦ_１に次い
で活性化されるクロツクΦ_２を上昇させ、
MOSTQ₁₀を通してフリツプフロツプを活性化す
る。これによりアドレス入力Ａが高レベルのとき
は節点３は（Ｖ_DD−閾値電圧）レベルのままで節
点５は大地電位に移行し、低レベルのときは、節
点３は大地電位に至り、節点５は(2)式のレベルに
置かれる。このレベル変化がバツフア部Ｂ１に伝
達され、アドレス真補出力A′，′が得られるこ
とになる。第２図でアドレス入力低レベルより
MOSTの閾値電圧が低くなる場合を考えると、
Φ_１が活性化されてMOSTQ₂が導通すると、
MOSTQ₃が非導通であれば節点２は(1)式のレベ
ルに上昇するがこの場合は、MOSTQ₃が僅かな
がら導通するため、節点２のレベル上昇は(1)式よ
り低く抑えられ且つ時間と共にレベルが減衰して
いく。従つて、MOSTQ₆による節点３の放電が
遅れてしまうとか、節点５より充分低いレベルと
なるまで放電しきれないということもあり得る。
いずれにせよ、アドレスインバータバツフアが低
レベル入力にしても高レベル入力と受け取つて動
作してしまう危険性に連がる。

本発明の目的は、外部入力信号の低レベルが入
力電界効果トランジスタの閾値電圧を越えるよう
な場合における回路の誤動作、不安定動作を除去
した半導体回路を提供することにある。

本発明による半導体回路は、一端が第１の電源
端子に接続した負荷素子と、上記負荷素子の他端
にソースおよびドレインの一方が接続した第１の
絶縁ゲート型電界効果トランジスタと、上記第１
のトランジスタのソースおよびドレインの他方と
ソースおよびドレインの一方が接続し、ソースお
よびドレインの他方が第２の電源端子に接続され
た第２の絶縁ゲート型電界効果トランジスタと、
上記第１および第２のトランジスタのゲートに共
通に接続された信号端子と、上記信号端子に印加
される信号が絶対値において小さい値の理論値の
ときに上記第１のトランジスタのソースおよびド
レインの他方に上記理論値よりも絶対値の大きい
電位を印加する手段とを含むことを特徴とする。

本発明によれば、ドレインが第１節点、ゲート
が第1TTLレベルクロツク入力、ソースが第２節
点に接続される第１の絶縁ゲート型電界効果トラ
ンジスタ（以下IGFETと称す）、ドレインが第２
節点、ゲートが第1TTLレベルクロツク入力ソー
スが大地電源に接続される第２のIGFET、ドレ
インが第１電源、ゲートが第１電源により振幅の
決まる第１クロツクタイミング、ソースが第３節
点に接続される第３のIGFET、ドレインが第３
節点、ゲートが第１電源により振幅の決まる第１
クロツクタイミングと逆相の第２クロツクタイミ
ング、ソースが第２節点に接続される第４の
IGFET、ドレインが第２節点、ゲートが第１電
源により振幅の決まる第１クロツクタイミングと
同相の第３クロツクタイミング、ソースが大地電
源に接続される第５のIGFET、第３節点に接続
される第１の付加コンデンサ及び第１電源により
第１節点を充電する負荷手段から構成され、第１
節点に第1TTLレベルクロツク入力と、逆相の出
力を発生し、第1TTLレベルクロツク入力が低レ
ベルのとき、第１のIGFETの閾値電圧を必要な
期間だけ実質的に高めるようにした半導体回路が
得られる。

第３図にクロツク発生回路入力段における本発
明の回路構成図を示し、第４図に動作波形図を示
す。第３図のMOSTの番号及び節点番号は第１
図に対応させてあり、本発明の構成は、 (1) 第１図のMOSTQ₃をMOSTQ₃₁とMOSTQ₃₂
の直列に接続された２個のMOSTに分ける。

(2) MOSTQ₆，Q₇及びQ₈を加える。

ことから成る。TTLが高レベルにあるリセツ
ト期間では直列MOSTQ₃₁及びQ₃₂の電流能力
は、MOSTQ₂より充分大きく採り、節点２及び
節点４は閾値電圧より充分低いレシオ低レベルに
ある。タイミングクロツクＰは高レベルにあり、
（Ｖ_DD−閾値電圧）レベルとすると節点５は
MOSTQ₆により（Ｖ_DD−２×閾値電圧）レベル
に充電される。タイミングクロツクP₀はリセツト
期間においてＰと同期して上昇するワンシヨツト
タイミングでMOSTQ₃₂と共に節点４を低レベル
に抑えることに短期間ではあるが寄与する。
MOSTQ₄は非導通であり、導通するMOSTQ₅に
より節点３は大地電位になる。TTLが高レベ
ルから低レベルに移行して活性期間に入ると、ま
ずTTLの低レベルがMOSTの閾値電圧より低
い場合は、MOSTQ₃₁，Q₃₂及びQ₅が非導通にな
り、MOSTQ₂を通して節点２が上昇し、ブー
ト・ストラツプコンデンサＣ１Ｆにより節点１が
VDDレベル以上に持ち上つてMOSTQ₂が非飽和
領域に駆動され節点２はＶ_DDレベルに達する。

MOSTQ₇の導通により、節点４は（Ｖ_DD−２
×閾値電圧）レベルまで充電され、MOSTQ₃₁は
ゲートは入力低レベル、ソースは（Ｖ_DD−２×閾
値電圧）レベルとなり完全に非導通になる。但
し、MOSTQ₆のゲートはこの間高レベルに保た
れているものとする。節点２の上昇により同時に
MOSTQ₄も導通し、節点３が上昇して（Ｖ_DD−
閾値電圧）レベルまで達する。_TTLの低レベル
がMOSTの閾値電圧より高い場合はMOSTQ₃₁，
Q₃₂及びQ₅が僅かながら導通するため、節点２の
上昇ははじめは抑えられるがMOSTQ₇を導通し
てMOSTQ₆及びQ₇により充電され節点４のレベ
ルが上昇すると、MOSTQ₃₁は直ちに完全に非導
通となるため、節点２はΦ_TTLの低レベルが
MOSTの閾値電圧より低い場合と同等に上昇
し、Ｖ_DDレベルまで達する。MOSTQ₄の電流能
力は大きく採ることができ、節点３は、節点２の
上昇を受け、MOSTQ₄を通して（Ｖ_DD−閾値電
圧）レベルまで上昇する。第３図の場合、
MOSTQ₂の電流能力には、_TTLが高レベルの期
間のスタンドバイ電流の規格上、制約が加わるた
め、本発明の構成により、節点２のレベル確保に
当たつたわけであるが、節点３のような内部回路
節点でもドライバMOSTの僅かな導通が出力節
点の上昇に関し、不安材料となる場合は、ドライ
バMOSTを直列に２分割し、本発明を適用すれ
ば出力応答の改善が行なわれる。クロツクＰは節
点２が充分上昇してから低レベルに移行させる
と、MOSTQ₆のその後の活性期間の電流分を零
にできる。MOSTQ₆は節点２の上昇を受け、
MOSTQ₇を通して節点４を充電することだけが
役割であるから、ゲートはクロツクＰの代わりに
電源Ｖ_DDとしても構わない。MOSTQ₃₂が僅かな
がら導通するので、活性期間においてMOSTQ₆
或いはQ₂のいずれかで僅かの電流が流れること
になり、第３図のようにMOSTQ₆のゲートをク
ロツクＰとするとMOSTQ₂で流れ、ゲートを電
源Ｖ_DDとすると、MOSTQ₆で流れることにな
る。_TTLが低レベルから高レベルに移行してリ
セツト期間に入ると、MOSTQ₃₁，Q₃₂及びQ₅が
導通してまず節点２が低レベルに移行し、次いで
節点３が大地電位に至る。節点３の低下を受け
て、Ｐが上昇し節点５をプリチヤージすると共
に、Ｐと同期してP₀にワンシヨツトの波形を生じ
させ、節点４のレベルを抑えるのにMOSTQ₈が
短期間ではあるが寄与することになる。第３図の
場合、MOSTQ₈の役割は目立つものではない
が、第５図に示す回路のようにMOSTQ₁のドレ
インがΦ_TTLとは別の入力クロツクにより発生す
る活性化タイミングΦｐに連がり、Φｐが先にリ
セツトされてから、_TTLを低レベルから高レベ
ルに移行させる場合を考えると、節点２は
MOSTQ₃₁及びQ₃₂により放電されるが、P₀があ
る期間Ｐに同期して上昇すると、MOSTQ₈は節
点４及び節点２の放電を大きく助け、節点２の大
地電位への移行が速く促進される。

次にアドレスインバータバツフア入力段におけ
る本発明の回路構成図を第６図に動作波形図を第
７図に示す。第６図のMOSTの番号及び節点番
号は第２図に対応させてあり、本発明の構成は、 (1) 第２図のMOSTQ₃をMOSTQ₃₁とMOSTQ₃₂
の直列に接続された２個のMOSTに分ける。

(2) MOSTQ₁₄，Q₁₅及びQ₁₆に加える。

ことであり、クロツク発生回路入力段の場合と全
く同様である。問題となるアドレス入力Ａが低レ
ベルで且つ、MOSTの閾値電圧を越える場合に
絞つて考えると、プリチヤージクロツクＰが高レ
ベルから低レベルに移行し、アドレス・インバー
タバツフアが活性化される状態に入り、まずクロ
ツクΦ_１が上昇する。節点１の充電電荷が
MOSTQ₂を通して節点２に移されるが、
MOSTQ₃₁及びQ₃₂が僅かながら導通し得るため
放置すれば放電してしまい、入力低レベルに対す
る雑音余裕を縮めるか、或いは誤動作に連がつて
しまう。第６図の回路については、Φ_１の上昇に
よりMOSTQ₂と同時にMOSTQ₁₅が導通して、節
点８の充電電荷が節点７に移され、節点２と共に
節点７のレベルが上昇するため、MOSTQ₃₁は完
全に非導通になる。従つて、節点２はアドレス入
力Ａの低レベルがMOSTの閾値電圧より低い場
合と同等にレベル上昇し、MOSTQ₆を導通させ
て節点３を節点５より充分低いレベルに駆動す
る。次いで、Φ_２を上昇させるとMOSTQ₇，Q₉
を含むプリアンプが活性化され節点３が大地電圧
に低下し、節点５は(2)式のレベルに保たれる。こ
れがバツフアＢ１に伝わり′：高レベル、A′：
低レベルという真補アドレス出力が得られること
になる。Φ_１の上昇により節点２及び節点７のレ
ベルが上昇するものの、ダイナミツクに維持され
た充電電荷の容量分割分によるものであるため時
間と共にMOSTQ₃₂及びQ₃₁により共に放電さ
れ、第７図に示すように、節点２及び節点７には
一瞬上昇し、直ちに放電された大地電位に至ると
いう波形が得られる。この場合、節点２の上昇す
るレベルについては、MOSTQ₆を導通させてΦ
_２を活性化するまでに節点３のレベルを節点５よ
り、MOSTQ₇及びQ₉から成るフリツプフロツプ
のオフセツト電圧以上充分に低下させれば必要十
分であり、これは第６図の回路で充分満足され
る。

第３図及び第６図に共通して本発明の基本は、
入力低レベルがMOSTの閾値電圧より高い場
合、MOSTQ₃₁を必要な期間即ち、外部入力低レ
ベルがクロツク発生回路、或いはアドレス・イン
バータ・バツフアの動作マージンの劣化を引き起
し得る期間、ソースを充電し、レベルを上昇させ
て完全に非導通にして、入力低レベルの動作マー
ジンに対する影響を除去することにある。

本発明を用いた具体的な実施例を、第８図Ａ，
Ｂの主要節点の動作波形を第９図に示す。ここで
第８図Ａ，Ｂは同一であるべき図面を便宜上２つ
の部分に分割して示したものであり、以下の説明
では両図を含めて単に第８図として言及すること
があることを断つておく。

第８図の回路は外部TTLクロツク入力_TTLを
受け、アドレス・インバータ・バツフアを駆動す
るのに寄与するクイミングの発生回路部分及びア
ドレス入力Ａを受けるアドレス・インバータ・バ
ツフアである。アドレス入力Ａは低レベルが入る
ものとし、クロツク入力_TTLの低レベルと共に
MOSTの閾値電圧より高い場合を考える。

_TTLが高レベルであるリセツト期間ではまず
直列に接続されたMOSTQ₃及びQ₄の電流能力
は、MOSTQ₂より充分大きく採り、節点２は閾
値電圧より充分低いレベルにあり、MOSTQ₈は
非導通でΦ_１は大地電位である。節点８は
MOSTQ₁₃によりまず充電され、MOSTQ₁₅〜Q₂₀
の遅延回路に応答を受け、ブートストラツプ容量
Ｃ８Ｆにより、Ｖ_DD−閾値電圧＋Ｃ８Ｆ／Ｃ８＋Ｃ８Ｆ×V₁₁ （ここでC8は節点８の容量であり、V₁₁は節点１
１の電圧である。）というレベルまで達して、MOSTQ₂₁及びQ₂₃は
非飽和領域に駆動され、Ｐ及びP′はVDDレベル
にある。タイミングP₀はＰと同期して上昇し、
MOSTQ₄₃〜Q₄₈のインバータ段がP₀を受けて応
答し、節点２３が上昇するとMOSTQ₄₀及びQ₄₂
が導通して、大地電圧に移行するというワンシヨ
ツトタイミングであり、リセツト期間の内に所要
のリセツト或いはプリチヤージ機能を果してい
る。かかるタイミングPoの発生は特願昭51−
35825により、すでに本発明者が提案していると
ころである。タイミングRAは、メモリセルのア
ドレス線を駆動するタイミングであり、大地電位
に置かれる。アドレス・インバータ・バツフアに
ついては節点２８、節点３１、節点３２、節点３
４、節点３６及び節点４１が（Ｖ_DD−閾値電圧）
レベル、節点３３が（Ｖ_DD−２×閾値電圧）レベ
ルに充電され、A′、′を始め他の残りの節点は
大地電位である。_TTLが高レベルから低レベル
に移行し、活性期間に入ると、MOSTQ₂を通し
て節点２が上昇し始めるが、MOSTQ₃及びQ₄が
入力低レベルが閾値電圧より高く、僅かながら導
通するため放置すれば鈍い立ち上りになつてしま
う。ここでは、節点２の上昇を受けてMOSTQ₆
が導通し、MOSTQ₅及びQ₆により節点３が充電
され、レベルが上昇するため直ちにMOSTQ₃が
非導通になり、節点２は入力低レベルの影響が完
全に除かれて、Ｖ_DDレベルまで上昇する。
MOSTQ₈の導通によりΦ_１が上昇し始めるが、
ここでもMOSTQ₉が僅かながら導通するもの
の、MOSTQ₈の電流能力は大きく採るため、Φ
_１はほとんど（Ｖ_DD−閾値電圧）のレベルに達す
る。Φ_１の上昇により、アドレスインバータの初
段が活性化される。節点２８、節点３２及び節点
３４は、ワンシヨツトタイミングP₀により（Ｖ_DD
−閾値電圧）レベルにプリチヤージされ、ここで
Ｐはこのレベルを維持するのに用いられている。
即ち、MOSTQ₅₉，Q₆₉及びQ₇₅は回路動作に実質
的に効かない小さい電流能力としている。Φ_１が
上昇するとMOSTQ₆₀が導通して節点２８の充電
電荷が節点２９に移され容量分割により節点２９
は大地電位からレベル上昇するが、アドレス入力
Ａの低レベルが閾値電圧より高いため、
MOSTQ₆₁及びQ₆₃が僅かながら導通し、節点２
９に移された電荷が放電してしまう可能性があ
る。ここではΦ_１の上昇によりMOSTQ₆₀と同時
にMOSTQ₆₆が導通して、節点３１の充電電荷が
節点３０に移され、節点３０のレベルが上昇して
MOSTQ₆₁は直ちに非導通になり、この可能性は
除かれる。即ち、節点２９は容量分割レベルに上
昇して、MOSTQ₇₀を導通させ、節点３２を放電
し、レベルを低下させる。一方、節点３４につい
てはΦ_１の上昇により、MOSTQ₇₇が導通して節
点３５との容量分割レベル、即ちＣ３４／Ｃ３４＋Ｃ３５×（Ｖ_DD−閾値電圧） (3) に移行し、これがプリアンプのリフアレンスレベ
ルとなる。この場合、節点３２のレベルが(3)式の
レベルより、MOSTQ₇₁及びQ₇₃のフリツプフロ
ツプのオフセツト電圧以上充分に低くなればよく
第８図の回路では、これが達成されてから節点２
９及び節点３０はMOSTQ₆₁及びQ₆₃を通して放
電してしまう。Φ_１と同時に、MOSTQ₂₅を通
し、節点１４が上昇し始める。節点１４及びΦ
_２，Φ_３の大地電位へのリセツトは、タイミング
P₀で行ない、Ｐは各節点を大地電位に維持するた
めにだけ用いられる。即ち、前述のアドレスイン
バータのプリアンプ部と同様、MOSTQ₂₇，Q₃₅
及びQ₃₈は回路動作に実質的に効かない小さい電
流能力としている。従つて節点１４は（Ｖ_DD−閾
値電圧）レベルまで上昇し、MOSTQ₃₃及びQ₃₆
をそれぞれ通してΦ_２及びΦ_３が上昇し始める。
一方、Φ_１の上昇によりMOSTQ₁₂の電流能力
を、MOSTQ₁₁より充分大きく採つてあるので節
点７は閾値電圧より充分低いレベルに移行し、次
いで節点８が大地電位に至る。MOSTQ₂₁及び
Q₂₃が非導通になり、Ｐは大地電位に移行する
が、この時点でRAは上昇していないのでP′はダ
イナミツクに維持されるＶ_DDレベルとなる。
MOSTQ₂₉の電流能力はMOSTQ₂₈より充分大き
く採り、Φ_２の上昇を受け、節点１５が低レベル
に、Ｐが低レベルになつてからは大地電位に移行
する。MOSTQ₃₁が非導通になると、MOSTQ₃₀
を通して節点１６が上昇し始め、ブートストラツ
プ容量Ｃ１４Ｆにより、節点１４が（Ｖ_DD−閾値
電圧）レベルから更に持ち上げられて、Ｖ_DD−閾値電圧＋Ｃ１４Ｆ／Ｃ１４＋Ｃ１４Ｆ×V_1
6 （ここでＣ１４は節点１４の容量であり、V₁₆は節
点１６の電圧である。）で表わされるレベルとなる。従つて、
MOSTQ₃₀，Q₃₃、及びQ₃₆は非飽和領域に駆動さ
れ、節点１６及びΦ_２，Φ_３はＶ_DDレベルまで達
する。アドレスインバータバツフアにおいて、Φ
_２の上昇によりMOSTQ₇₄が導通し、MOSTQ₇₁
及びQ₇₃のフリツプフロツプが活性化されて節点
３２は大地電位に移行し、節点３４は(3)式のレベ
ルのままとなる。節点３２と節点３４のいずれか
が、低レベルに移行するまではMOSTQ₈₁，
Q₈₂，Q₈₇及びQ₈₈はすべて導通しており、Φ_３の
上昇は抑えられる。即ちMOSTQ₈₂はMOSTQ₈₁
より、且つMOSTQ₈₈はMOSTQ₈₇よりそれぞれ
電流能力を大きく採り、節点３７及び節点４０が
低レベルに保たれるようにしている。節点３２が
大地電位に移行すると、MOSTQ₈₂は非導通にな
り、MOSTQ₈₁を通し、節点３７がΦ_３とほゞ同
期して上昇し始める。節点３７の上昇により
MOSTQ₉₀が導通して、節点４１が大地電位とな
り、MOSTQ₈₇が非導通となつて、節点４０が大
地電位に至る。この結果、MOSTQ₈₅が非導通と
なりMOSTQ₈₆は導通しているからA′は大地電位
となる。ブート・ストラツプ容量Ｃ３６Ｆによ
り、節点３６は、Ｖ_DD−閾値電圧＋Ｃ３６Ｆ／Ｃ３６＋Ｃ３６Ｆ×V_3
7 （ここでC36は節点３６の容量であり、V₃₇は節点
３７の電圧である。）というレベルに上昇し、MOSTQ₈₁は非飽和領域
に駆動され、節点３７はΦ_３に一致してＶ_DDレベ
ルまで達する。節点４０は大地電位でMOSTQ₈₄
は非導通であり、MOSTQ₈₃を通して、′が上
昇し（Ｖ_DD−閾値電圧）レベルに至る。
MOSTQ₄₉，Q₅₀及びQ₅₁はダミー・デコーダの役
割を果し、デコーダの選択、非選択動作が完了し
てからRAを上昇させる。即ち、′が上昇する
と、MOSTQ₅₁が導通して節点２４は放電し、大
地電位に至る。節点２４の応答と同期して行デコ
ーダの選択非選択動作が行なわれる。MOSTQ₅₂
を通してΦ_２により節点２５は（Ｖ_DD−閾値電
圧）レベルに充電されているので、MOSTQ₅₄及
びQ₅₆が非導通になるとMOSTQ₅₃及びQ₅₅を通し
てそれぞれ節点２６及びRAが上昇し始めブー
ト・ストラツプ容量Ｃ２５Ｆにより節点２５が、Ｖ_DD−閾値電圧＋Ｃ２５Ｆ／Ｃ２５＋Ｃ２５Ｆ×V_2
6 （ここでC25は節点２５の容量であり、V₂₆は節点
２６の電圧である。）というレベルに上昇し、MOSTQ₅₃及びQ₅₅が非
飽和領域に駆動されて、節点２６及びRAはＶ_DD
レベルまで達する。RAの上昇によりMOSTQ₂₄
が導通してP′は大地電位に至り、MOSTQ₅が非
導通になつて、MOSTQ₅を流れる電流分が遮断
される。第８図の回路動作は以上のように説明さ
れ、_TTL及びアドレス入力Ａの入力低レベルが
MOSTの閾値電圧より高い場合でも、本発明の
効果により入力MOSTの僅かな導通に影響され
ず節点２の立ち上り及び節点２９の応答レベルは
入力低レベルがMOSTの閾値電圧より低く入力
MOSTが非導通の場合と同等になる。

以上述べたように本発明によれば、入力低レベ
ルがソース接地の入力MOSTの閾値電圧より高
い場合、入力MOSTを２個の直列MOSTに分
け、共通ドレイン・ソース節点を動作マージン劣
化を引き起こし得る期間、充電してレベルを上昇
させることにより、入力MOSTの僅かに導通す
る影響を除くことができる。

【図面の簡単な説明】

第１図は従来のTTLレベルクロツク入力を受
けMOSレベルに変換するインバータ・バツフア
の構成を示す回路図、第２図は従来のTTLレベ
ルアドレス入力を受けるアドレス・インバータ・
バツフアの例を示す回路図、第３図は、本発明の
回路ブロツクを取り入れたTTLレベルクロツク
入力を受けMOSレベルに変換するインバータバ
ツフアを示す回路図、第４図はその動作を示す波
形図、第５図は本発明における初段負荷MOST
がクロツクで充電される場合を示す回路図、第６
図は本発明によるアドレス・インバータ・バツフ
アを示す回路図、第７図はその動作波形図を示す
図、第８図Ａ，Ｂは本発明の具体的な実施例を示
す回路図であり、第９図はその主要節点の動作波
形を示す図である。図中の符号、Q₁〜Q₉₄……MOSトランジスタ、
Ｃ１Ｆ〜Ｃ４１Ｆ……ブートストラツプ容量、Ｖ
_DD……電源、Ｐ，P₀……タイミングパルス。

Claims

【特許請求の範囲】

１第１の電源端子と第１節点との間に接続され
た負荷素子と、前記第１節点と第２節点との間に
接続された第１の絶縁ゲート型電界効果トランジ
スタと、前記第２節点と第２の電源端子との間に
接接された第２の絶縁ゲート型電界効果トランジ
スタと、前記第１および第２の絶縁ゲート型電界
効果トランジスタのゲートに共通に接続された入
力信号端子と、前記第１の電源端子と第３の節点
との間に接続されゲートに同期信号が印加された
第３の絶縁ゲート型電界効果トランジスタと、前
記第３節点と第２節点との間に接続されてゲート
が前記第１節点に接続された第４の絶縁ゲート型
電界効果トランジスタを含み、前記入力信号端子
に印加される信号が絶対値において小さい電位の
論理値のときに前記第３および第４の絶縁ゲート
型電界効果トランジスタを通して前記第２節点に
前記論理値よりも絶対値の大きい電位を与えるこ
とを特徴とする半導体回路。