JP2011061891A - 負荷駆動回路 - Google Patents

Abstract

【課題】チャージポンプ回路の貫通電流の大きさに伴って増大するノイズを、さらに低減させる。
【解決手段】電源３０と負荷３１との間を接続する出力ＭＯＳトランジスタ３２と、電源３０を昇圧して出力ＭＯＳトランジスタ３２のゲートに供給するチャージポンプ回路４０と、電源３０の電圧と出力ＭＯＳトランジスタ３２のゲート電圧との差電圧を検出する検出回路１１２と、差電圧に応じてチャージポンプ回路４０における電源電流（貫通電流）を制御する可変電流源１１３と、を備える。
【選択図】図１

Description

本発明は、負荷駆動回路に関し、特にチャージポンプ回路を備えた負荷駆動回路に関する。

負荷に電流を供給する出力トランジスタと、出力トランジスタをオンオフ制御する制御回路を備えた負荷駆動回路が知られている。出力トランジスタがＮチャネル型トランジスタである場合、ゲートに電圧を付与して充分にオン（フルオン）させるためのチャージポンプ回路が備えられ、ソースフォロワ動作するハイサイドスイッチ（高圧側スイッチ）として機能する（特許文献１参照）。

図７は、特許文献１に記載されているチャージポンプ回路の回路図である。図７において、電源３０の正端子（電源電圧Ｖｃｃ）は、出力トランジスタとしてのＮチャネル型パワーＭＯＳＦＥＴ３２（以下、ＭＯＳＦＥＴ３２と呼ぶ）を介して負荷３１に接続される。また、電源３０の負端子と負荷３１の一端は接地される。ＭＯＳＦＥＴ３２をオンさせるため、ＭＯＳＦＥＴ３２のゲートに電源電圧Ｖｃｃよりも高い電圧を付与するチャージポンプ回路４０を備える。

チャージポンプ回路４０は、負側の電源をフローティングノード５１とし、定電流源５３を介して接地する。チャージポンプ回路４０の正端子側のノード４９とノード５１の間には、電圧レギュレータとしてのツェナダイオード５４が接続される。

スイッチ４７は、ノード４９と電源３０の正端子間に接続され、両者の接続／切断を切換える。スイッチ４８は、ＭＯＳＦＥＴ３２のゲートと接地の間に接続され、両者の接続／切断を切換える。

図８は、チャージポンプ回路４０の詳細な回路図である。チャージポンプ回路４０は、発振回路４１、インバータバッファ４２（以下、単にバッファ４２と呼ぶ）、コンデンサ４４、ダイオード４５、４６を備える。発振回路４１の出力（出力ノード４３）がバッファ４２を介してコンデンサ４４の一端に接続される。コンデンサ４４の他端は、ダイオード４５のカソードおよびダイオード４６のアノードに接続され、ダイオード４５を介して電源３０に接続されると共に、ダイオード４６を介してＭＯＳＦＥＴ３２のゲートに接続される。

次に、チャージポンプ回路４０の動作について説明する。発振信号を出力するバッファ４２の出力ノード４３が「Ｌ（低電位）」であるとき、コンデンサ４４はダイオード４５を介して電源電圧Ｖｃｃに充電される。バッファ４２の出力ノード４３が「Ｈ（高電位）」であるとき、コンデンサ４４の充電電荷は、ダイオード４６を介してＭＯＳＦＥＴ３２のゲートに放電される。この放電により、ＭＯＳＦＥＴ３２のゲート電圧は、２Ｖｃｃに向けて段階的に上昇していき、ＭＯＳＦＥＴ３２をオンさせる。

ＭＯＳＦＥＴ３２をオフするためには、スイッチ４８を閉じてＭＯＳＦＥＴ３２のゲート電圧を接地電位に引き下げる。さらに、スイッチ４７を開きノード４９を電源３０から遮断し、チャージポンプ回路４０への電源供給を停止する。

チャージポンプ回路４０は、定電流源５３を介して接地され、昇圧動作において電源電流（貫通電流）が流れる。定電流源５３が存在することで、チャージポンプ４０の動作によって生ずるノイズが、定電流源５３が存在しない場合に比べて低減される。

特開平８−３３６２７７号公報

以下の分析は本発明において与えられる。

ところで、図８のチャージポンプ回路４０は、発振回路４１を有しており、発振回路４１が発生するクロック信号などが、チャージポンプ回路４０を構成する発振回路４１やバッファ４２を流れる電源電流（貫通電流）を変動させる。この貫通電流の変動は、ノイズの発生源となって周辺回路に悪影響を及ぼす。このため、チャージポンプ回路４０を備えた負荷駆動回路では、このノイズをより低減することが求められる。定電流源５３が存在することでノイズが低減されるものの、定電流源５３を備えるだけでは貫通電流の大きさに伴って増大するノイズを、さらに低減させることは困難である。

本願発明者は、従来のチャージポンプ回路４０の昇圧動作は、ＭＯＳＦＥＴ３２の動作状態に関わらず常に一定であることに着目した。つまり、ＭＯＳＦＥＴ３２がターンオン状態であっても、フルオン状態であっても、昇圧動作が一定であるため貫通電流の大きさも一定であることに着目した。

そして、チャージポンプ回路４０に要求される昇圧動作は、ＭＯＳＦＥＴ３２の動作状態（ターンオン状態であるかフルオン状態であるか）によって異ならせても問題は無いと考えた。すなわち、ＭＯＳＦＥＴ３２のゲート容量が数十ｎＦ程度と大きい場合、ターンオン状態では、十分な昇圧動作が要求される一方、フルオン状態では、ゲートからのリーク分を補うだけの昇圧動作をすればよく、ターンオン状態に比較して、チャージポンプ回路４０の昇圧動作を抑制しても問題は無く、フルオン状態におけるノイズを低減することが可能であると考えた。

本発明の１つのアスペクト（側面）に係る負荷駆動回路は、電源と負荷との間を接続する出力ＭＯＳトランジスタと、電源を昇圧して出力ＭＯＳトランジスタのゲートに供給するチャージポンプ回路と、電源の電圧と出力ＭＯＳトランジスタのゲート電圧との差電圧を検出する検出回路と、差電圧に応じてチャージポンプ回路における電源電流を制御する可変電流源と、を備える。

本発明によれば、電源の電圧と出力ＭＯＳトランジスタのゲート電圧との差電圧に応じてチャージポンプ回路における電源電流を制御するので、ノイズをより低減することが可能である。

本発明の第１の実施例に係る負荷駆動回路の回路図である。 検出回路および可変電流源の詳細な回路図である。 Ｐチャンネル型のデプレッションＭＯＳＦＥＴの電流特性を示す図である。 従来（ａ）と本発明（ｂ）における貫通電流およびノイズの波形を示す図である。 本発明の第２の実施例に係る負荷駆動回路の回路図である。 本発明の第３の実施例に係る負荷駆動回路の回路図である。 従来の負荷駆動回路の回路図である。 従来のチャージポンプ回路の詳細な回路図である。

本発明の実施形態に係る負荷駆動回路は、電源（図１の３０）と負荷（図１の３１）との間を接続する出力ＭＯＳトランジスタ（図１の３２）と、電源を昇圧して出力ＭＯＳトランジスタのゲートに供給するチャージポンプ回路（図１の４０）と、電源の電圧と出力ＭＯＳトランジスタのゲート電圧との差電圧を検出する検出回路（図１の１１２）と、差電圧に応じてチャージポンプ回路における電源電流を制御する可変電流源（図１の１１３）と、を備える。

本発明の負荷駆動回路において、出力ＭＯＳトランジスタは、ＮＭＯＳトランジスタであって、検出回路が、出力ＭＯＳトランジスタのゲート電圧が電源の電圧に所定値を加えた値を超えて高くなったことを検出した場合、可変電流源は、電源電流を減少させることが好ましい。

本発明の負荷駆動回路において、チャージポンプ回路は、電源電流が減少した場合、昇圧動作を抑制し、電源電流が増加した場合、昇圧動作を活性化させるように機能することが好ましい。

本発明の負荷駆動回路において、検出回路は、ソースを電源に接続し、ゲートを出力ＭＯＳトランジスタのゲートに接続し、ドレインを可変電流源の一端に接続するＰＭＯＳトランジスタ（図２の１２１）で構成され、可変電流源は、一端をＰＭＯＳトランジスタのドレインに接続し、他端をチャージポンプ回路に接続するカレントミラー回路（図２の１２２、１２３に相当）で構成されることが好ましい。

本発明の負荷駆動回路において、ＰＭＯＳトランジスタは、デプレッショントランジスタであることが好ましい。

本発明の負荷駆動回路において、検出回路は、ＰＭＯＳトランジスタのゲートと出力ＭＯＳトランジスタのゲートとの間に第１の抵抗素子（図５の１３２）と、ＰＭＯＳトランジスタのゲートと電源との間に、ＰＭＯＳトランジスタのゲートから電源の方向に順方向となるダイオード（図５の１３４）と第２の抵抗素子（図５の１３３）からなる直列回路と、をさらに備えることが好ましい。

本発明の負荷駆動回路において、検出回路は、ＰＭＯＳトランジスタのゲートと出力ＭＯＳトランジスタのゲートとの間に第１の抵抗素子（図６の１４２）と、ＰＭＯＳトランジスタのゲートと電源との間に検出制御用ＮＭＯＳトランジスタ（図６の１４３）と、検出制御用ＮＭＯＳトランジスタのゲートを電源または接地に接続する切替制御を行うスイッチ（図６の１４４）と、をさらに備えることが好ましい。

本発明の負荷駆動回路において、検出制御用ＮＭＯＳトランジスタは、デプレッショントランジスタであることが好ましい。

以上のような負荷駆動回路によれば、出力ＭＯＳトランジスタが充分にオンとなった状態（フルオン状態）では、チャージポンプ回路のムダな昇圧動作を抑制する。これにより、フルオン状態ではターンオフ状態に比べてチャージポンプ回路の貫通電流を減少させることができ、それに伴ってノイズをより低減することができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る負荷駆動回路の回路図である。図１において、図７と同じ部分には同一符号を付し、その説明を省略する。図１に示す負荷駆動回路は、電源電圧Ｖｃｃと出力トランジスタとしてのＭＯＳＦＥＴ３２のゲート電圧との差電圧ΔＶを検出し、差電圧ΔＶに応じた出力電流を出力する検出回路１１２をさらに備える。また、図７の定電流源５３に替えて、チャージポンプ回路４０と接地間に配置され、チャージポンプ回路４０の貫通電流を制御する可変電流源１１３を備える。

検出回路１１２は、一方の入力端子を電源３０の電源電圧Ｖｃｃに接続し、他方の入力端子をＭＯＳＦＥＴ３２のゲートに接続し、電源電圧ＶｃｃとＭＯＳＦＥＴ３２のゲート電圧との差電圧ΔＶに応じた出力電流を可変電流源１１３に出力する。可変電流源１１３は、検出回路１１２からの出力電流を入力し、チャージポンプ回路４０の貫通電流を可変制御することで、チャージポンプ回路４０の昇圧動作を制御する。

より具体的には、ＭＯＳＦＥＴ３２が充分にオン状態（フルオン状態）であるとき、ＭＯＳＦＥＴ３２のゲート電圧は、電源電圧Ｖｃｃよりも閾値電圧相当分以上高い。検出回路１１２は、差電圧ΔＶに応じて出力電流を可変電流源１１３に出力して、チャージポンプ回路４０の貫通電流を減少させ、チャージポンプ回路４０の昇圧動作を抑制する。

一方、ＭＯＳＦＥＴ３２がターンオン状態であるとき、ＭＯＳＦＥＴ３２のゲート電圧は、電源電圧Ｖｃｃに閾値電圧相当加算した値よりも低い。検出回路１１２は、差電圧ΔＶに応じて出力電流を可変電流源１１３に出力して、貫通電流を増加させ、チャージポンプ回路４０の昇圧動作を活性化させる。

このように、本実施例の負荷駆動回路は、検出回路１１２と可変電流源１１３とを備え、ＭＯＳＦＥＴ３２の動作状態が、ターンオン状態であるかフルオン状態であるかに応じて、チャージポンプ回路４０の貫通電流を可変制御し、それによってチャージポンプ回路４０の昇圧動作を制御する。すなわち、チャージポンプ回路４０を構成する発振回路４１やバッファ４２からの貫通電流をまとめて制御することで、貫通電流の大きさに比例して増大するノイズを低減することができる。

次に、検出回路および可変電流源について説明する。検出回路および可変電流源の具体的な回路を図２に示す。

検出回路１１２ａは、Ｐチャネル型のデプレッションＭＯＳＦＥＴ１２１で構成される。デプレッションＭＯＳＦＥＴ１２１は、ソースを電源電圧Ｖｃｃに接続し、ゲートをＭＯＳＦＥＴ３２のゲートに接続し、ドレインを可変電流源１１３を介して接地する。

可変電流源１１３は、ミラー接続された２個のＮチャネル型のＭＯＳＦＥＴ１２２、１２３で構成される。Ｎチャネル型のＭＯＳＦＥＴ１２２、１２３は、ゲートを共通に接続する。ＭＯＳＦＥＴ１２２は、ドレインとゲートを接続し、ソースを接地する。ＭＯＳＦＥＴ１２３は、ドレインをノード５１に接続し、ソースを接地する。

次に、ＭＯＳＦＥＴ３２の動作について説明する。デプレッションＭＯＳＦＥＴ１２１のゲート電圧は、ＭＯＳＦＥＴ３２のゲート電圧に基づいて変化する。この場合、デプレッションＭＯＳＦＥＴ１２１のゲート電圧は、ＭＯＳＦＥＴ３２のゲート電圧と等しくなるように変化する。

このため、ターンオン状態において、ＭＯＳＦＥＴ３２のゲート電圧が徐々に上昇し、Ｎチャネル型のＭＯＳＦＥＴ３２がオン状態になっていくに従って、図３に示すように、Ｐチャンネル型のデプレッションＭＯＳＦＥＴ１２１に流れる電流は、反対に減少する関係となる。ここで、デプレッションＭＯＳＦＥＴ１２１は、ＭＯＳＦＥＴ３２がフルオンしたときのゲート電圧において、所望の電流Ｉｄ（貫通電流を制限したい電流値）が流れるように選定される。

デプレッションＭＯＳＦＥＴ１２１に流れる電流が減少すると、ＭＯＳＦＥＴ１２２に流れる電流が減少し、それに伴って、ＭＯＳＦＥＴ１２３に流れる貫通電流も減少する。

ＭＯＳＦＥＴ３２のゲート電圧が接地電位であるとき、ＭＯＳＦＥＴ１２１には最大出力電流が流れ、チャージポンプ回路４０の貫通電流も最大となり、チャージポンプ回路４０において十分な昇圧動作が行われる。一方、ＭＯＳＦＥＴ３２のゲート電圧が高くＭＯＳＦＥＴ３２がフルオン状態のとき、デプレッションＭＯＳＦＥＴ１２１には最小出力電流が流れ、チャージポンプ回路４０の貫通電流も最小となり、チャージポンプ回路４０において昇圧動作が抑制される。

図４に、従来における貫通電流およびノイズの波形（図４（ａ））と、本発明における貫通電流およびノイズの波形（図４（ｂ））を示す。図中、「ＯＵＴ」はＭＯＳＦＥＴ３２のソース電圧、「ＧＡＴＥ」はＭＯＳＦＥＴ３２のゲート電圧、「Ｉｇｎｄ」は貫通電流である。図４（ａ）では、ＭＯＳＦＥＴ３２の動作状態に依らず、一定の大きさの貫通電流が流れ、ノイズの大きさも一定となっている。他方、図４（ｂ）において、ＭＯＳＦＥＴ３２の動作状態がフルオン状態（ゲート電圧が一定となった領域）では、貫通電流が抑制されるため、ターンオン状態に比較して貫通電流が減少し、それに伴ってノイズの大きさも減少していることが示される。

従来のチャージポンプ回路は、出力トランジスタの動作状態が、フルオン状態であっても、ターンオン状態であっても、常に一定の昇圧動作を行っていた。これに対して、本発明の負荷駆動回路では、ＭＯＳＦＥＴ３２がフルオン状態のときには、昇圧動作を抑制する。これにより、フルオン状態でのチャージポンプ回路４０における貫通電流を減少させ、それに伴って、貫通電流と共に増大するノイズをより低減することができる。

図５は、本発明の第２の実施例に係る負荷駆動回路の回路図である。図５において、図２と同一の符号は同一物を表し、その説明を省略する。検出回路１１２ｂは、Ｐチャネル型のデプレッションＭＯＳＦＥＴ１３１と、抵抗素子１３２、１３３と、ダイオード１３４とで構成される。

デプレッションＭＯＳＦＥＴ１３１において、ソースは電源電圧Ｖｃｃに接続され、ゲートは、抵抗素子１３２を介してＭＯＳＦＥＴ３２のゲートに接続されると共に、直列接続された抵抗素子１３３およびダイオード１３４を介して電源電圧Ｖｃｃに接続される。また、ドレインは可変電流源１１３を介して接地される。尚、ダイオード１３４は、カソードを電源電圧Ｖｃｃに、アノードを抵抗素子１３３の一端に接続し、スイッチ４８がオンとされる場合に逆バイアスとなって電源から接地に向けてのリーク電流を遮断する。

以上のような構成の検出回路１１２ｂにおいて、電源電圧ＶｃｃとＭＯＳＦＥＴ３２のゲート電圧との差電圧を抵抗素子１３２と抵抗素子１３３で分圧し、その分圧電圧でデプレッションＭＯＳＦＥＴ１３１を制御する。

このような回路構成によれば、抵抗素子１３２、１３３で分圧した分圧電圧でデプレッションＭＯＳＦＥＴ１３１を制御するので、図２（第１の実施例）に比べて、デプレッションＭＯＳＦＥＴ１３１における図３の特性の選択の自由度が増し好適である。

図６は、本発明の第３の実施例に係る負荷駆動回路の回路図である。図６において、図２と同一の符号は同一物を表し、その説明を省略する。検出回路１１２ｃは、Ｐチャネル型のデプレッションＭＯＳＦＥＴ１４１と、抵抗素子１４２と、Ｎチャネル型のデプレッションＭＯＳＦＥＴ１４３と、スイッチ１４４とを備える。

デプレッションＭＯＳＦＥＴ１４１において、ソースは電源電圧Ｖｃｃに接続され、ゲートは抵抗素子１４２を介してＭＯＳＦＥＴ３２のゲートに接続されると共に、デプレッションＭＯＳＦＥＴ１４３を介して電源電圧Ｖｃｃに接続され、ドレインは可変電流源１１３を介して接地される。

デプレッションＭＯＳＦＥＴ１４３は、ゲートとバックゲートとが共通接続され、スイッチ１４４の一端に接続される。デプレッションＭＯＳＦＥＴ１４３のドレインは、デプレッションＭＯＳＦＥＴ１４１のゲートと抵抗素子１４２の一端とに接続され、ソースは電源電圧Ｖｃｃに接続される。

スイッチ１４４は、一端を、負荷駆動回路のオン時には電源電圧Ｖｃｃに接続し、負荷駆動回路のオフ時には接地するように外部入力信号Ｖｉｎによって切り換える。スイッチ１４４は、負荷駆動回路のオフ時、すなわちスイッチ４８がオンとされる場合に、デプレッションＭＯＳＦＥＴ１４３をオフとして電源から接地に向けてのリーク電流を遮断する。

このような回路構成によれば、抵抗素子１４２とデプレッションＭＯＳＦＥＴ１４３で分圧した分圧電圧でデプレッションＭＯＳＦＥＴ１４１のゲートを制御するので、図２（第１の実施例）に比べて、デプレッションＭＯＳＦＥＴ１４１における図３の特性の選択の自由度が増し好適である。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

３０ 電源
３１ 負荷
３２ ＭＯＳＦＥＴ
４０ チャージポンプ回路
４７、４８、１４４ スイッチ
５４ ツェナダイオード
１１２ 検出回路
１１３ 可変電流源
１２１、１３１、１４１ デプレッションＭＯＳＦＥＴ
１２２、１２３ ＭＯＳＦＥＴ
１３２、１３３、１４２ 抵抗素子
１３４ ダイオード
１４３ デプレッションＭＯＳＦＥＴ

Claims (8)

1. 電源と負荷との間を接続する出力ＭＯＳトランジスタと、
   前記電源を昇圧して前記出力ＭＯＳトランジスタのゲートに供給するチャージポンプ回路と、
   前記電源の電圧と前記出力ＭＯＳトランジスタのゲート電圧との差電圧を検出する検出回路と、
   前記差電圧に応じて前記チャージポンプ回路における電源電流を制御する可変電流源と、
   を備えることを特徴とする負荷駆動回路。
2. 前記出力ＭＯＳトランジスタは、ＮＭＯＳトランジスタであって、
   前記検出回路が、前記出力ＭＯＳトランジスタのゲート電圧が前記電源の電圧に所定値を加えた値を超えて高くなったことを検出した場合、前記可変電流源は、前記電源電流を減少させることを特徴とする請求項１記載の負荷駆動回路。
3. 前記チャージポンプ回路は、前記電源電流が減少した場合、昇圧動作を抑制し、前記電源電流が増加した場合、昇圧動作を活性化させるように機能することを特徴とする請求項１または２記載の負荷駆動回路。
4. 前記検出回路は、ソースを前記電源に接続し、ゲートを前記出力ＭＯＳトランジスタのゲートに接続し、ドレインを前記可変電流源の一端に接続するＰＭＯＳトランジスタで構成され、
   前記可変電流源は、一端を前記ＰＭＯＳトランジスタのドレインに接続し、他端を前記チャージポンプ回路に接続するカレントミラー回路で構成されることを特徴とする請求項１乃至３のいずれか一に記載の負荷駆動回路。
5. 前記ＰＭＯＳトランジスタは、デプレッショントランジスタであることを特徴とする請求項４記載の負荷駆動回路。
6. 前記検出回路は、
   前記ＰＭＯＳトランジスタのゲートと前記出力ＭＯＳトランジスタのゲートとの間に第１の抵抗素子と、
   前記ＰＭＯＳトランジスタのゲートと前記電源との間に、前記ＰＭＯＳトランジスタのゲートから前記電源の方向に順方向となるダイオードと第２の抵抗素子からなる直列回路と、
   をさらに備えることを特徴とする請求項４または５記載の負荷駆動回路。
7. 前記検出回路は、
   前記ＰＭＯＳトランジスタのゲートと前記出力ＭＯＳトランジスタのゲートとの間に第１の抵抗素子と、
   前記ＰＭＯＳトランジスタのゲートと前記電源との間に検出制御用ＮＭＯＳトランジスタと、
   前記検出制御用ＮＭＯＳトランジスタのゲートを前記電源または接地に接続する切替制御を行うスイッチと、
   をさらに備えることを特徴とする請求項４または５記載の負荷駆動回路。
8. 前記検出制御用ＮＭＯＳトランジスタは、デプレッショントランジスタであることを特徴とする請求項７記載の負荷駆動回路。

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