JP2011061891A5 - - Google Patents

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このような回路構成によれば、抵抗素子１４２とデプレッションＭＯＳＦＥＴ１４３で分圧した分圧電圧でデプレッションＭＯＳＦＥＴ１４１のゲートを制御するので、図２（第１の実施例）に比べて、デプレッションＭＯＳＦＥＴ１４１における図３の特性の選択の自由度が増し好適である。
なお、本発明において、さらに下記の形態が可能である。
［形態１］
上記１つのアスペクト（側面）に係る負荷駆動回路のとおりである。
［形態２］
前記出力ＭＯＳトランジスタは、ＮＭＯＳトランジスタであって、
前記検出回路が、前記出力ＭＯＳトランジスタのゲート電圧が前記電源の電圧に所定値を加えた値を超えて高くなったことを検出した場合、前記可変電流源は、前記電源電流を減少させることを特徴とする形態１記載の負荷駆動回路。
［形態３］
前記チャージポンプ回路は、前記電源電流が減少した場合、昇圧動作を抑制し、前記電源電流が増加した場合、昇圧動作を活性化させるように機能することを特徴とする形態１または２記載の負荷駆動回路。
［形態４］
前記検出回路は、ソースを前記電源に接続し、ゲートを前記出力ＭＯＳトランジスタのゲートに接続し、ドレインを前記可変電流源の一端に接続するＰＭＯＳトランジスタで構成され、
前記可変電流源は、一端を前記ＰＭＯＳトランジスタのドレインに接続し、他端を前記チャージポンプ回路に接続するカレントミラー回路で構成されることを特徴とする形態１乃至３のいずれか一に記載の負荷駆動回路。
［形態５］
前記ＰＭＯＳトランジスタは、デプレッショントランジスタであることを特徴とする形態４記載の負荷駆動回路。
［形態６］
前記検出回路は、
前記ＰＭＯＳトランジスタのゲートと前記出力ＭＯＳトランジスタのゲートとの間に第１の抵抗素子と、
前記ＰＭＯＳトランジスタのゲートと前記電源との間に、前記ＰＭＯＳトランジスタのゲートから前記電源の方向に順方向となるダイオードと第２の抵抗素子からなる直列回路と、
をさらに備えることを特徴とする形態４または５記載の負荷駆動回路。
［形態７］
前記検出回路は、
前記ＰＭＯＳトランジスタのゲートと前記出力ＭＯＳトランジスタのゲートとの間に第１の抵抗素子と、
前記ＰＭＯＳトランジスタのゲートと前記電源との間に検出制御用ＮＭＯＳトランジスタと、
前記検出制御用ＮＭＯＳトランジスタのゲートを前記電源または接地に接続する切替制御を行うスイッチと、
をさらに備えることを特徴とする形態４または５記載の負荷駆動回路。
［形態８］
前記検出制御用ＮＭＯＳトランジスタは、デプレッショントランジスタであることを特徴とする形態７記載の負荷駆動回路。

Claims (1)

  1. 電源と負荷との間を接続する出力ＭＯＳトランジスタと、
    前記電源を昇圧して前記出力ＭＯＳトランジスタのゲートに供給するチャージポンプ回路と、
    前記電源の電圧と前記出力ＭＯＳトランジスタのゲート電圧との差電圧を検出する検出回路と、
    前記差電圧に応じて前記チャージポンプ回路における電源電流を制御する可変電流源と、
    を備えることを特徴とする負荷駆動回路。
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