JP3159749B2 - 集積回路 - Google Patents

集積回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には集積回路中の
電圧増倍回路に関するものであり、特にはバック（背
面）ゲートバイアス電圧を減少させた電荷ポンプを有す
る集積回路に関するものである。
【０００２】
【従来の技術】例えば本明細書の図１又は米国特許第4,
439,692 号明細書のFig.１に示すような従来の電荷ポン
プ回路は代表的に、入力端子と、出力端子と、１つ以上
の中間端子とを有する複数個の直列接続ダイオードを用
いており、各中間端子には容量結合された駆動器により
給電されている。この回路の目的は電圧を増倍すること
である為、電荷ポンプにおける直列接続されたダイオー
ドは通常の電源電圧範囲を越える電圧に耐える必要があ
る。標準のＭＯＳ処理技術を用いて製造したＭＯＳ装置
に電荷ポンプ回路を必要とする場合、これらダイオード
の比較的高い電圧のｐｎ接合を分離するのが困難とな
り、通常追加の処理工程を必要とする。
【０００３】この問題に対する１つの可能な解決策は米
国特許第4,439,692 号明細書に開示されているように、
従来の電荷ポンプ回路の通常のダイオードに対してＭＯ
Ｓ構造のダイオード（ダイオードとして接続したＭＯＳ
トランジスタ）を用いることである。しかし、これらの
ＭＯＳ構造ダイオードは代表的に通常のｐｎ接合の0.7
ボルトに比べて大きなダイオード電圧降下（数ボルト）
を有する為、電荷ポンプの電圧増倍容量が可成り減少す
る。換言すれば、電荷ポンプから所定の出力電圧レベル
を達成するのに、すべてＭＯＳ構造ダイオードとした電
荷ポンプにおける縦続接続段の段数が通常のｐｎ接合ダ
イオード回路における段数よりも多くなってしまう。従
って、回路が一層複雑となり、追加の珪素領域を占め、
その動作が遅くなってしまう。従って、従来技術を用い
ると著しい欠点があるものであり、これらの欠点が無け
れば電荷ポンプ回路を製造するのにＭＯＳ技術を用いる
のが望ましいものである。
【０００４】ＭＯＳ構造ダイオードにおけるダイオード
電圧降下が比較的大きくなる基本的な理由は２つある。
第１に、ＭＯＳ処理技術では、通常しきい値イオン注入
工程を用いてしきい値電圧を強制的に約１及び２ボルト
間にしている。従って、例えば米国特許第4,439,692 号
明細書ではそのFig.３の電荷ポンプ回路18におけるすべ
てのトランジスタを "Ｈ"(ハード) トランジスタとして
示している。このような関係においては、“ハード”ト
ランジスタはいわゆる“ソフト”トランジスタのしきい
値電圧よりも可成り大きな正又は負のしきい値電圧を有
するトランジスタであるものと思われる。従って、米国
特許第4,439,692 号明細書のFig.４に開示されているよ
うに、いわゆる“ハード”トランジスタはエンハンスメ
ントモードＦＥＴの場合約＋１ボルトのしきい値電圧を
有し、デプレションモードＦＥＴの場合約−３ボルトの
しきい値電圧を有している。これらの“ハード”トラン
ジスタが比較的低いしきい値電圧を有することは決して
ない。その理由は、“ハード”トランジスタは一層負又
は一層正のしきい値電圧値を有するトランジスタと定義
されている為である。
【０００５】第２に、しきい値電圧は、電荷ポンプ回路
にＭＯＳトランジスタを用いた集積回路において大きな
ソース−基板電圧により生ぜしめられる大きな基板効果
により一層高められる。この効果は、ＭＯＳトランジス
タのソースをこれらトランジスタ（代表的にＮＭＯＳ装
置）が形成されているＰ型ウェル基板に結合できない為
に生じるものである。その理由は、装置を所望通りに機
能させるためにソースを電源電圧よりも高める必要があ
る為である。
【０００６】構造が比較的簡単で小型であり、効率が良
く、動作が高速であり、すべてＭＯＳ構造のダイオード
より成る電荷ポンプ回路を有する集積回路を形成するた
めには、従来の構造に固有のこれらの問題を解決する必
要がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は上述し
た問題を解決し、効率、動作速度、構造の簡単性及び小
型化を改善した電荷ポンプを有する集積回路を提供せん
とするにある。
【０００８】
【課題を解決するための手段】本発明は、ダイオード構
造のＮＭＯＳトランジスタと、このＮＭＯＳトランジス
タを囲みそのバックゲートを構成するＰ型ウェルとを有
する少なくとも１つのダイオード型電圧増倍段及び出力
端子が設けられた電荷ポンプを具える集積回路であっ
て、前記の電荷ポンプは前記のＰ型ウェルに印加すべき
バックバイアス電圧の関数としてこのバックゲートバイ
アス電圧よりも小さいバイアス電圧を連続的に発生する
バイアス回路を具えており、このバイアス回路は、前記
の出力端子に接続されこの出力端子から連続的に取出さ
れた入力信号が供給される入力端と、前記のＰ型ウェル
に接続されこのＰ型ウェルに連続的に出力信号を与える
出力端とを有していることを特徴とする。
【０００９】この集積回路においては、バルクに対して
いかなるＰ型ウェルをも或いはソース接合に対してＰ型
ウェルを順方向バイアスすることなく、できるだけ最大
の電位でＰ型ウェルをバイアスするようにするのが有利
である。このようにすれば、ＮＭＯＳトランジスタのソ
ースとＰ型ウェルとの間の電圧差を最小にすることがで
きる。これによりＮＭＯＳトランジスタのしきい値を減
少させ、その結果すべてがＭＯＳ構造のダイオードより
成る電荷ポンプの動作を従来のｐｎ接合ダイオード回路
の動作に近似した構造が得られる。
【００１０】本発明においては、ダイオード構造のトラ
ンジスタのしきい値を比較的低く（バックゲートバイア
スを零にした場合１ボルトよりも低く）選択するのが好
適である。電荷ポンプ回路でバイアス電圧を発生せしめ
るのに用いるバイアス回路はソースホロワとして接続し
た他のＮＭＯＳトランジスタを以って構成し、そのゲー
トを電荷ポンプ回路の出力端子に接続し、そのソース
を、ダイオード接続されたＭＯＳトランジスタが形成さ
れているＰ型ウェルに抵抗を介して結合するのが有利で
ある。この構造によれば常に、出力が電源電圧よりも低
い場合に、電荷ポンプの出力端子の電圧よりも１つのゲ
ート−ソース電圧と１つの抵抗の電圧降下との合計だけ
低い電圧にＰ型ウェルをバイアスし、出力が電源電圧よ
りも高い場合に電源電圧よりも丁度１つの抵抗の電圧降
下だけ低い電圧にＰ型ウェルをバイアスするようにな
る。抵抗の電圧降下の値は所望の出力電圧値を確保する
ように選択しうる。このバイアス回路は、電荷ポンプが
オン状態の場合にバックゲートバイアスを最小にし、電
荷ポンプがオフ状態の場合にＰ型ウェルからバルク接合
への順方向導通を阻止する作用をする。
【００１１】以下図面につき説明するに、図１は直列接
続されたｐｎ接合ダイオード100,102 及び104 を用いた
従来の電荷ポンプ回路10を示す。電源電圧ＶCCはスイッ
チングトランジスタ106を経てダイオード100 の陽極に
与えられ、電荷ポンプの出力電圧はＶOUT で示すように
ダイオード104 の陰極に生ぜしめられる。ダイオード直
列回路の中間点はキャパシタ108 及び110 に接続されて
おり、これらキャパシタはインバータ112, 114及び116
と入力端ＶOFF 及びＶCLK を有するＮＯＲゲート118 と
により順次に駆動される。この回路はＭＯＳトランジス
タ106 及び120 によりターン・オン及びターン・オフさ
れ、これらＭＯＳトランジスタは回路をターン・オンし
た際にそれぞれダイオード100 の陽極を電源に接続し、
出力端子ＶOUT を電源（大地）から分断する作用をし、
この切換えはトランジスタ106 及び120 のゲートに与え
られる信号ＶOFF の関数として達成される。出力端子Ｖ
OUT に接続された負荷のキャパシタンスはこの出力端子
と大地との間に破線で示すように接続したキャパシタ12
2 により線図的に示してある。
【００１２】図１の従来回路は米国特許第4,439,692 号
明細書のFig.１に示されている電荷ポンプ18の動作と同
様に通常のように動作する為、その詳細な説明は省略す
るも、簡単に説明すると以下の通りである。ＶCLK は高
周波（約１MHz)のクロック信号であり、これによりイン
バータ112及び116 の入力端に給電する。ＶOFF は制御
信号であり、この制御信号により高レベルの際にＶCLK
信号を遮断し且つ負荷キャパシタ122 を放電させること
により電荷ポンプを不作動にする。ＶOFF が低レベルに
なると、ＶCLK信号がゲート118 を通りうるようにな
り、一方トランジスタ106 がターン・オンし且つトラン
ジスタ120 がターン・オフする。この状態では電荷ポン
プはオン状態となり、ノードＶOUT はまず最初にＶCCよ
りも３つのダイオード電圧降下分だけ低い値に引き込ま
れ、キャパシタ108 及び110 をＶCLK 周波数で駆動する
交流パルスにより電荷パケットを有効に伝達し、これら
電荷パケットによりキャパシタ122 の端子間電圧ＶOUT
を上昇せしめる。ダイオード(100, 102, 104) の単方向
接続は電荷を出力の方向にのみ流すようにする電圧増倍
回路を構成する。
【００１３】このことから、ＶOUT の達成しうる定常状
態値は
【数１】ＶOUT ＝ＶCC＋２Ｖp −３Ｖd となることが分かる。ここにＶp は反転駆動器112 及び
114 の出力振幅であり、Ｖd はダイオード100, 102及び
104 の各々のダイオード降下電圧である。従って、ダイ
オード降下電圧が最小となると、ＶOUT が最大となるこ
と明らかである。
【００１４】図１に示すような通常の電荷ポンプ回路で
はｐｎ接合ダイオード100, 102及び104 におけるノード
電圧は電源電圧ＶCCを越える。この種類の回路を、標準
ＭＯＳ処理技術を用いたＭＯＳ構造で構成すると、これ
らの高電圧ｐｎ接合を分離するのが困難となり、通常追
加の処理を必要とする。これらの問題を解決する一方法
は、例えば米国特許第4,439,692 号明細書に開示されて
いるように、電荷ポンプ回路にｐｎ接合ダイオードの代
わりにＭＯＳ構造のダイオードを用いることである。し
かし、ＭＯＳトランジスタは代表的に大きなダイオード
電圧降下（代表的なｐｎ接合に対する 0.7ボルトに比べ
て数ボルトの電圧降下) を有する為、電荷ポンプ回路の
電圧増倍容量が可成り減少する。従って、ｐｎ接合ダイ
オードの代わりにＭＯＳトランジスタを用いると、電荷
ポンプから所定の出力電圧を得るのに、縦続接続段の個
数を増大させる必要がある。これにより回路の動作速度
に著しい悪影響を及ぼし、しかも追加の珪素面積をも必
要となる。
【００１５】ＭＯＳダイオード電圧降下がこのように比
較的大きくなり、その結果動作が劣化する主たる理由
は、電荷ポンプ中のＭＯＳ装置のソースを動作中に電源
電圧以上に高める必要がある為にこのＭＯＳ装置のソー
スをＰ型ウェル（井戸）基板に結合できないということ
である。米国特許第4,439,692 号明細書に開示されてい
るような従来のＭＯＳ電荷ポンプ回路に存在するこの問
題により電荷ポンプ回路の構造を大型に、動作を遅く、
効率を悪くする。
【００１６】
【実施例】図２は本発明による改善した電荷ポンプ回路
20を示す。本例では上述した問題が殆ど無くなり、従っ
て高速で小型で効率の良い、すべてＭＯＳトランジスタ
より成る電荷ポンプ回路を実現しうる。図２には２段の
電荷ポンプ回路を示しているが、本発明による電荷ポン
プ回路は１段のみを以って或いは３段以上を以って構成
することもできることに注意すべきである。明瞭とする
ために、図２において図１の素子と対応する素子には、
図１の参照符号の下２桁の数字を同じにした符号を付し
た。
【００１７】図２において、（この図の上部に示す）容
量結合駆動器を有する基本的な電荷ポンプは、ｐｎ接合
ダイオード100, 102及び104 の代わりにダイオード接続
ＭＯＳトランジスタ200, 202及び204 をそれぞれ用いた
ということを除いて図１の電荷ポンプと同じである。本
発明によれば従来の教えと相違してこれらのトランジス
タをしきい値電圧が１ボルトよりも低いイオン注入され
ない低しきい値ＮＭＯＳトランジスタとするのが有利で
ある。このようなトランジスタは、トランジスタのゲー
トをしきい値のイオン注入前に設けたポリ層を以って構
成し、これによりチャネルからのイオン注入を有効に遮
蔽することにより、二重ポリ処理で追加のマスクを用い
ることなく、容易に形成しうる。
【００１８】更に、図２の下側部分に示す新規なバイア
ス回路によれば、ダイオード接続されたＭＯＳトランジ
スタ200, 202及び204 が形成されているＰ型ウェルに対
するバックゲートバイアス電圧を、電荷ポンプがオン状
態の際に減少させる。更にこのバイアス回路は電荷ポン
プがオフ状態にある場合にＰ型ウェルからバルク接合へ
の順方向導通を阻止する。ダイオードのバックゲート端
子は物理的には、図３に示すように電気的に互いに結合
されたこれらダイオードの個々のＰ型ウェルとするか或
いは、これら3 つのダイオードを囲む１つの共通のＰ型
ウェルとすることができる。図３は一例としてダイオー
ド接続トランジスタ、この場合図２のトランジスタ200
の簡単化した断面を示す。このトランジスタ200 では、
この場合ｎ型導電性とした基板300 に、多量にドーピン
グされたｎ型接点層302 と、Ｐ型ウェル304 とが設けら
れている。このウェル304 内にはｎ型導電性としたドレ
イン領域306 及びソース領域308 がＰ型バックゲート接
点310 と一緒に設けられている。この装置の上側面上に
は代表的に二酸化珪素より成っている絶縁層312 が設け
られており、この絶縁層にはドレイン領域、ソース領域
及びバックゲート接点用の孔があけられている。この絶
縁層のうち薄肉とした部分の上にゲート電極314 が設け
られ、このゲート電極がドレイン領域306 に接続されて
いる。明瞭とするために、トランジスタ200 の対応する
端子Ａ，Ｂ，Ｃ及びＤを図２及び３の双方に示した。前
述したようにダイオード接続トランジスタのすべてを１
つのＰ型ウェル内に形成することもできる。
【００１９】図２の回路では、出力電圧ＶOUT を装置の
出力領域から取出し、追加のＭＯＳトランジスタ224 の
ゲートに与える。このＭＯＳトランジスタ224 はそのチ
ャネルを電源電圧ＶCCと抵抗226 の一端との間に接続し
たソースホロワ形態に接続されている。抵抗226 の他端
は電流源228 の一方の端子に接続され、この電流源228
の他方の端子は接地されている。バイアス回路の出力は
抵抗226 と電流源228 との間の接続点に得られ、この接
続点に生じるバイアス電圧をＶb として示す。このバイ
アス電圧Ｖb はＰ型ウェルを有するトランジスタ200, 2
02, 204 及び224 のバックゲートに与えられる。図２に
破線で示すキャパシタ230 はＰ型ウェルのキャパシタン
スを示している。又、電荷ポンプがオフ状態にされた際
にバイアス電圧を大地に放電させる追加のトランジスタ
232 が設けられており、電荷ポンプ出力電圧ＶOUT はト
ランジスタ220により大地に放電される。
【００２０】各動作段階では、ＭＯＳトランジスタのＰ
型ウェル電位をＶCC電位よりも低く且つこれらトランジ
スタの最低のソース又はドレイン電位よりも常に低く保
つことが重要である。その理由は、さもないと、寄生の
ｐｎ接合が能動化され、これにより回路のラッチアップ
を破壊せしめてしまうおそれがある為である。更に、こ
れと同時にバックゲート基板効果を、従ってこれらダイ
オード（ダイオード接続トランジスタ）のしきい値電圧
を最小にするために、Ｐ型ウェル電位をできるだけ高く
することが重要である。図２に示すバイアス回路は、Ｖ
OUT が（出力の過渡的な充電段階中に）依然としてＶCC
よりも低い場合にＰ型ウェル電位をダイオードの最低の
ソース電位よりも少なくとも１つのゲート−ソース電圧
分だけ低くバイアスし、ＶOUT が（定常状態中）ＶCCよ
りも高くなるとＰ型ウェル電位を約ＶCCにバイアスす
る。
【００２１】バイアス電圧は抵抗226 に生じる任意的な
電圧降下を用いることにより更に減少せしめることがで
きる為、基板効果の量を、従ってダイオード接続ＭＯＳ
トランジスタのしきい値電圧を調整して定常状態におけ
る出力の値を正確にすることができる。バイアス回路は
ソース−ホロワトランジスタ224 のゲートにおける電圧
ＶOUT を受け、ほぼ
【数２】ＶCC−Ｉ228 ・Ｒ226 に等しいバイアス電圧Ｖb を発生する。従って、このバ
イアス電圧を、ダイオード接続ＭＯＳトランジスタ200,
202及び204 にまたがるダイオード電圧降下が最適にな
るように正確に制御することができる。電荷ポンプをタ
ーン・オフせしめる場合、トランジスタ220 及び232 を
電圧ＶOFF により動作させ、これによりＶ OUT 及びＶb
の双方を大地に放電させる。特定の回路分野にとってバ
イアス電圧を良好に制御する必要がない場合には、本発
明による利点を犠牲にすることなく抵抗226 の値を零に
設定することができる。
【００２２】ＶOUT がＶb よりも早く放電してトランジ
スタ204 の出力領域の接合に対するＰ型ウェルを順方向
バイアスするおそれを無くすために、トランジスタ220
及び232 の幅対長さの比をＰ型ウェルキャパシタンス23
0 に対する負荷キャパシタンス222 の比に応じて調整す
ることができる。本発明は上述した実施例に限定され
ず、種々の変更を加えうること勿論である。例えば電荷
ポンプの段数を異ならせたり、異なる極性の装置を用い
たりすることができる。
【図面の簡単な説明】
【図１】従来の電荷ポンプ回路の一例を示す回路図であ
る。
【図２】トランジスタをすべてＭＯＳ型とした本発明に
よる電荷ポンプ回路の一実施例を示す回路図である。
【図３】本発明による集積化電荷ポンプ回路に用いた半
導体装置の断面を簡単化して示した断面図である。
【符号の説明】
20 電荷ポンプ回路 200, 202, 204 ダイオード接続ＭＯＳトランジスタ 300 基板 302 接点層 304 ウェル 306 ドレイン領域 308 ソース領域 310 バックゲート接点 312 絶縁層 314 ゲート電極
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 平１−8653（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/822 H01L 27/04 H01L 27/088

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 ダイオード構造のＮＭＯＳトランジスタ
    と、このＮＭＯＳトランジスタを囲みそのバックゲート
    を構成するＰ型ウェルとを有する少なくとも１つのダイ
    オード型電圧増倍段及び出力端子が設けられた電荷ポン
    プを具える集積回路であって、前記の電荷ポンプは前記
    のＰ型ウェルに印加すべきバックゲートバイアス電圧の
    関数としてこのバックゲートバイアス電圧よりも小さい
    バイアス電圧を連続的に発生するバイアス回路を具えて
    おり、このバイアス回路は、前記の出力端子に接続され
    この出力端子から連続的に取出された入力信号が供給さ
    れる入力端と、前記のＰ型ウェルに接続されこのＰ型ウ
    ェルに連続的に出力信号を与える出力端とを有している
    ことを特徴とする集積回路。
  2. 【請求項２】 請求項１に記載の集積回路において、前
    記のＮＭＯＳトランジスタは低しきい値トランジスタで
    あることを特徴とする集積回路。
  3. 【請求項３】 請求項２に記載の集積回路において、Ｎ
    ＭＯＳトランジスタのしきい値電圧はバックゲートバイ
    アス電圧が零の際に約１ボルトよりも低いことを特徴と
    する集積回路。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載の集
    積回路において、前記のバイアス回路がソースホスワと
    して接続した他のＮＭＯＳトランジスタを具え、このソ
    ースホロワの入力端が前記の出力端子に接続され、この
    ソースホロワの出力端が前記のＰ型ウェルに結合されて
    いることを特徴とする集積回路。
  5. 【請求項５】 請求項４に記載の集積回路において、こ
    の集積回路が抵抗と電流源との直列接続回路を具え、こ
    の抵抗の第１端子が前記の他のＮＭＯＳトランジスタの
    ソースに接続され、この抵抗の第２端子が前記の電流源
    の第１端子に接続され且つ前記のソースホロワの出力端
    を構成しており、前記の電流源の第２端子が接続され、
    前記の他のＮＭＯＳトランジスタのドレインが動作中電
    圧源に接地されるようになっていることを特徴とする集
    積回路。
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Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9100398A (nl) * 1991-03-06 1992-10-01 Philips Nv Regelbare spanning-stroomomzetter met derde graads vervormingsreductie.
JPH07501679A (ja) * 1991-10-30 1995-02-16 ザイリンクス，インコーポレイテッド ポンプ電圧発生器用レギュレータ
US5381051A (en) * 1993-03-08 1995-01-10 Motorola Inc. High voltage charge pump
JP3307453B2 (ja) * 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
JP2570591B2 (ja) * 1993-09-16 1997-01-08 日本電気株式会社 トランジスタ回路
US5394027A (en) * 1993-11-01 1995-02-28 Motorola, Inc. High voltage charge pump and related circuitry
JP3238826B2 (ja) * 1994-04-13 2001-12-17 富士通株式会社 出力回路
JP2679617B2 (ja) * 1994-04-18 1997-11-19 日本電気株式会社 チャージポンプ回路
TW271011B (ja) 1994-04-20 1996-02-21 Nippon Steel Corp
JPH07322606A (ja) * 1994-05-27 1995-12-08 Sony Corp 昇圧回路及びこれを用いた固体撮像装置
JP3184065B2 (ja) * 1994-07-25 2001-07-09 セイコーインスツルメンツ株式会社 半導体集積回路装置及び電子機器
KR0145758B1 (ko) * 1994-08-24 1998-08-01 김주용 반도체 소자의 전압 조정 회로
JP3638641B2 (ja) * 1994-10-05 2005-04-13 株式会社ルネサステクノロジ 昇圧電位発生回路
US5604693A (en) * 1995-08-16 1997-02-18 Micron Technology, Inc. On-chip program voltage generator for antifuse repair
US5841165A (en) * 1995-11-21 1998-11-24 Programmable Microelectronics Corporation PMOS flash EEPROM cell with single poly
EP0880783B1 (en) * 1996-02-15 1999-10-13 Advanced Micro Devices, Inc. Low supply voltage negative charge pump
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
JP3394133B2 (ja) * 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
KR100203136B1 (ko) * 1996-06-27 1999-06-15 김영환 래치-업을 방지하는 상승전압발생기
DE69619112D1 (de) * 1996-10-11 2002-03-21 St Microelectronics Srl Verbesserte positive Ladungspumpe
KR100251987B1 (ko) * 1996-12-27 2000-05-01 김영환 하나의 회로로 형성된 포지티브 및 네거티브 차지펌프로 사용이 가능한 차지펌핑회로
EP0887932A1 (en) * 1997-06-24 1998-12-30 STMicroelectronics S.r.l. Control of the body voltage of a high voltage LDMOS
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6232826B1 (en) * 1998-01-12 2001-05-15 Intel Corporation Charge pump avoiding gain degradation due to the body effect
KR100290282B1 (ko) * 1998-11-23 2001-05-15 윤종용 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치
US6037622A (en) * 1999-03-29 2000-03-14 Winbond Electronics Corporation Charge pump circuits for low supply voltages
IT1320718B1 (it) * 2000-10-20 2003-12-10 St Microelectronics Srl Generatore di alta tensione di tipo capacitivo.
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6466489B1 (en) 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
US6859102B2 (en) * 2001-09-27 2005-02-22 Powerq Technologies, Inc. Amplifier circuit and method
US6784744B2 (en) * 2001-09-27 2004-08-31 Powerq Technologies, Inc. Amplifier circuits and methods
FR2830137B1 (fr) 2001-09-27 2003-12-26 Suisse Electronique Microtech Generateur de haute tension incorpore dans un circuit integre
US6804502B2 (en) * 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
DE10157865A1 (de) 2001-11-26 2003-06-26 Infineon Technologies Ag Programmierbare Spannungspumpe mit Masse-Option
EP1320168A1 (en) 2001-12-12 2003-06-18 Dialog Semiconductor GmbH Power switch for battery protection
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6781897B2 (en) * 2002-08-01 2004-08-24 Infineon Technologies Flash Ltd. Defects detection
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7148739B2 (en) * 2002-12-19 2006-12-12 Saifun Semiconductors Ltd. Charge pump element with body effect cancellation for early charge pump stages
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US20040130387A1 (en) * 2003-01-06 2004-07-08 Andrew Marshall Logic circuitry with reduced standby leakage using charge pumped switches
US20040151032A1 (en) * 2003-01-30 2004-08-05 Yan Polansky High speed and low noise output buffer
US6842383B2 (en) 2003-01-30 2005-01-11 Saifun Semiconductors Ltd. Method and circuit for operating a memory cell using a single charge pump
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6885244B2 (en) 2003-03-24 2005-04-26 Saifun Semiconductors Ltd. Operational amplifier with fast rise time
US7034601B2 (en) * 2003-04-04 2006-04-25 Stmicroelectronics, S.R.L. Hybrid inductive-capacitive charge pump with high diode driving capability
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7088171B2 (en) * 2003-06-13 2006-08-08 Texas Instruments Incorporated Charge pump with constant output current
US6906966B2 (en) 2003-06-16 2005-06-14 Saifun Semiconductors Ltd. Fast discharge for program and verification
US6861895B1 (en) * 2003-06-17 2005-03-01 Xilinx Inc High voltage regulation circuit to minimize voltage overshoot
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
US7652930B2 (en) * 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
JP4659826B2 (ja) 2004-06-23 2011-03-30 ペレグリン セミコンダクター コーポレーション Ｒｆフロントエンド集積回路
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
EP1684308A1 (en) 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Methods for preventing fixed pattern programming
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
DE602005008396D1 (de) * 2005-05-20 2008-09-04 St Microelectronics Srl Hochspannungsschalter mit niedriger Welligkeit im Ausgang für nicht-flüchtigen Schwebegatespeicher
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7804126B2 (en) * 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
JP4944571B2 (ja) * 2006-10-31 2012-06-06 オンセミコンダクター・トレーディング・リミテッド チャージポンプ回路
JP4883780B2 (ja) * 2006-11-14 2012-02-22 ルネサスエレクトロニクス株式会社 チャージポンプ回路
US7960772B2 (en) * 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2009183111A (ja) * 2008-01-31 2009-08-13 Panasonic Corp チャージポンプ回路およびそれを備える電子機器
US8994452B2 (en) * 2008-07-18 2015-03-31 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
JP5087670B2 (ja) 2010-11-01 2012-12-05 株式会社東芝 電圧発生回路
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
JP6048026B2 (ja) * 2012-09-20 2016-12-21 富士通株式会社 電源回路及び電源装置
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9634559B2 (en) 2014-02-07 2017-04-25 The Hong Kong University Of Science And Technology Charge pumping apparatus for low voltage and high efficiency operation
US10109620B1 (en) 2017-07-26 2018-10-23 Globalfoundries Inc. Method for reducing switch on state resistance of switched-capacitor charge pump using self-generated switching back-gate bias voltage

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7103303A (ja) * 1970-03-13 1971-09-15
US4559548A (en) * 1981-04-07 1985-12-17 Tokyo Shibaura Denki Kabushiki Kaisha CMOS Charge pump free of parasitic injection
US4439692A (en) * 1981-12-07 1984-03-27 Signetics Corporation Feedback-controlled substrate bias generator
US4513212A (en) * 1982-07-22 1985-04-23 Electronics Pty. Ltd. Automatic P-well clamping for CMOS integrated circuit
US4647956A (en) * 1985-02-12 1987-03-03 Cypress Semiconductor Corp. Back biased CMOS device with means for eliminating latchup
US4675557A (en) * 1986-03-20 1987-06-23 Motorola Inc. CMOS voltage translator
JPS63290159A (ja) * 1987-05-20 1988-11-28 Matsushita Electric Ind Co Ltd 昇圧回路
NL8701278A (nl) * 1987-05-29 1988-12-16 Philips Nv Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator.
US4825142A (en) * 1987-06-01 1989-04-25 Texas Instruments Incorporated CMOS substrate charge pump voltage regulator
IT1221261B (it) * 1988-06-28 1990-06-27 Sgs Thomson Microelectronics Moltiplicatore di tensione omos

Also Published As

Publication number Publication date
JPH04364776A (ja) 1992-12-17
EP0485016A2 (en) 1992-05-13
DE69113399T2 (de) 1996-05-15
EP0485016A3 (en) 1993-02-10
US5081371A (en) 1992-01-14
EP0485016B1 (en) 1995-09-27
DE69113399D1 (de) 1995-11-02

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