KR20080078783A - 전류 미러 회로 - Google Patents

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KR20080078783A
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유키마사 미나미
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세이코 인스트루 가부시키가이샤
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Abstract

전류 미러 회로를 형성하는 인접한 MOS 트랜지스터의 게이트를 폴리실리콘으로 서로 직접 접속하고, 기판에 접속되는 퓨즈를, 폴리실리콘으로 접속되는 게이트부에 더 접속함으로써, 반도체 소자의 제조 공정 중에 전류 미러 회로를 형성하는 인접한 MOS 트랜지스터의 각 게이트 상에 전하의 효과를 고르게 분포할 수 있고, 기판으로 전하를 소산시킴으로써 상기 효과를 감소시킬 수 있는 반도체 소자가 제공된다. 퓨즈는 트리밍 프로세스 중에 차단된다.

Description

전류 미러 회로{CURRENT MIRROR CIRCUIT}
본 발명은 전류 미러 회로의 미러비의 편차를 억제하는 전류 미러 회로를 형성하는 방법에 관한 것이다.
도 7은 종래 기술의 전류 미러 회로를 도시한 기본적인 회로 구성도이다. 도 7에 도시된 바와 같이, 2개의 p형 MOS 트랜지스터(301 및 302)를 포함하는 전류 미러 회로가 공지되어 있다. MOS 트랜지스터(301)는 전류원(303)에 접속된 소스를 가지고, 드레인에 접속된 게이트를 가지며, 그 사이의 공통 접속부는 접지된다. 또한, MOS 트랜지스터(302)는 MOS 트랜지스터(301)의 게이트에 접속된 게이트, 전류원(303)에 접속된 소스, 및 접지된 드레인을 갖는다. 단자 간의 상호 접속부는 도 7에 도시된 바와 같이 금속 상호 접속부(312)와 같은 금속선으로 형성된다.
상술한 구성을 가진 전류 미러 회로에서, 입력 전류(i1)는 전류원(303)로부터 MOS 트랜지스터(301)의 소스에 공급된다. MOS 트랜지스터(301)의 소스를 통해 흐르는 출력 전류(i2)는 그 게이트에 인가된 전압에 의해 제어된다. 입력 전류(i1)와 출력 전류(i2) 간의 비 i2/i1 (전류 미러비)는 MOS 트랜지스터(301)와 MOS 트랜지스터(302) 간의 트랜지스터 사이즈 W/L의 비를 기초로 하여 결정된다. 이 경우에, W는 MOS 트랜지스터의 게이트 폭을 나타내고, L은 MOS 트랜지스터의 게이트 길이를 나타낸다. 예컨대, 전류 미러 회로를 형성하는 MOS 트랜지스터(301)와 MOS 트랜지스터(302) 간의 비가 1:100이면, MOS 트랜지스터(301)를 통해 흐르는 전류의 100배의 전류가 MOS 트랜지스터(302)를 통해 흐른다 (예컨대, JP 2001-175343 A 참조).
그러나, 전류 미러비 i2/i1가 MOS 트랜지스터의 사이즈에 의해 결정되지만, 많은 경우에, 전류 미러비 i2/i1가 반도체 기판의 표면에 걸친 공정 변동 및 비균질성으로 인해 원하는 값에서 벗어나는 문제가 있었다. 이런 이유로, 제품 공정 중에 (인프로세스(in-process)) 게이트 전하에 의해 유발된 임계 전압의 변동이 발생한다. 이것은 전류 미러 회로를 형성하는 인접한 MOS 트랜지스터의 게이트의 전위가 게이트가 금속 상호 접속부를 통해 서로 접속될 때까지 부동이고, 전하의 영향의 정도가 게이트 영역에 따라 변화하기 때문이다.
본 발명은 상술한 환경을 고려하여 제조되었으며, 본 발명의 목적은 인프로세스에서 유발된 전하 효과를 감소시킴으로써 고 정확도를 가진 전류 미러비를 획득할 수 있는 전류 미러 회로를 형성하는 방법을 제공하는 것이다.
상술한 문제를 해결하기 위해, 본 발명은 다음의 수단:
(1) 입력 전류가 공급되는 제 1 MOS 트랜지스터 및; 제 1 MOS 트랜지스터의 게이트에 접속된 게이트를 가지고, 입력 전류에 전류 미러비를 곱한 크기의 출력 전류를 생성하는 제 2 MOS 트랜지스터를 포함하고, 제 1 MOS 트랜지스터의 게이트 및 제 2 MOS 트랜지스터의 게이트는 각각 폴리실리콘으로 형성되고, 제 1 MOS 트랜지스터의 게이트 및 제 2 MOS 트랜지스터의 게이트는 폴리실리콘으로 서로 직접 접속되는 것을 특징으로 하는 전류 미러 회로,
(2) 퓨즈를 더 포함하는 전류 미러 회로로서, 폴리실리콘으로 서로 직접 접속되는 제 1 게이트 및 제 2 게이트 간의 게이트부에, 상기 퓨즈의 일 단이 접속되고, 상기 퓨즈의 타 단은 접지되는 것을 특징으로 하는 전류 미러 회로 및;
(3) 전류 미러 회로의 제조 공정을 종료한 후에 실행되는 트리밍 공정 동안에, 상기 퓨즈가 차단되는 것을 특징으로 하는 전류 미러 회로를 이용한다.
상술한 바와 같이, 본 발명에서는, 전류 미러 회로를 형성하는 인접한 MOS 트랜지스터의 게이트는 폴리실리콘으로 서로 직접 접속되고, 기판에 접속된 퓨즈는 게이트부에 접속되어, 인프로세스에서 인접한 MOS 트랜지스터의 각 게이트 상의 전하의 효과는 고르게 분포된다. 결과로서, 임계값의 편차는 감소될 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 기술한다. 먼저, 도 2 내지 6을 참조로, 본 발명의 실시예에 따라 전류 미러 회로를 형성하는 MOS 트랜지스터를 제조하는 방법에 대한 대표적인 개요를 설명한다. 도 2에 도시된 바와 같이, 웰(202)은 반도체 기판(201) 내에 형성되고, 수백 nm의 두께를 가진 열 산화막은 LOCOS 공 정을 통해 필드 절연막(203)으로서 형성된다. 그 다음, MOS 트랜지스터를 형성하는 영역 상의 절연막이 제거되어, 채널 형성부(204)를 형성한다. 그 후, 도 3에 도시된 바와 같이, 희생 산화막(sacrificial oxide film)(205)은, 예컨대, 반도체 기판(201) 상에서 15 nm의 두께로 성장된다. 그 다음, 채널형성부(205)는 임계 전압의 조정을 위해 이온 주입될 수 있다. 그 다음, 도 4에 도시된 바와 같이, 희생 산화막(205)은 플루오르화 수소산계 용액(hydrofluoricacid based solution)으로 에칭되고, 게이트 절연막(206)은 예컨대 수십 nm의 두께로 성장되며, 폴리실리콘(207)은 게이트 절연막(206)상에 증착된다. 그 다음,사전 증착(predeposition) 또는 이온 주입에 의해 불순물이 도입되고, 폴리실리콘의 게이트 전극(207)을 형성하도록 패턴화가 실행된다. 후속하여, 도 5에 도시된 바와 같이, 폴리실리콘 게이트 전극(207)의 양 단부에서 드레인 고 농도 영역(208) 및 소스 고 농도 영역(209)을 형성하기 위해, 붕소 이온은 1×1014 내지 1×1016 atoms/㎠의 양으로 주입된다. 그 다음, 도 6에 도시된 바와 같이, 소스 고 농도 영역(209) 및 드레인 고 농도 영역(208)에 대한 콘택 홀(contact hole)을 형성하여 금속 상호 접속부와 접속하기 위해 층간 유전막(210)이 약 200 nm 내지 800 nm의 두께로 증착된다.
그 다음, 와이어링 금속은 스퍼터링 등에 의해 증착되고, 패턴화가 실행되어, 와이어링 금속(212)이 콘택 홀(211)을 통해 드레인 고 농도 영역(208) 및 소스 고 농도 영역(209)의 각 표면에 접속된다.
도 1은 상술한 제조 공정에 의해 형성되는, 본 발명의 실시예에 따르는 전류 미러 회로를 도시한 구성도이다. 도 1에 도시된 바와 같이, 도 4에 도시된 제조 단계에서, 서로 인접한 각각의 MOS 트랜지스터(101) 및 MOS 트랜지스터(102)의 게이트(207a) 및 게이트(207b)는 폴리실리콘(207)으로 서로 직접 접속된다. 따라서, 게이트(207a) 및 게이트(207b)가 서로 접속되면, 인프로세스에서 유발되는 전하의 효과는, 예컨대, 와이어링 금속(212)의 형성 전에 평탄화가 실행되거나, 와이어링 금속(212)이 스퍼터링 등에 의해 형성되고, 패턴화가 실행될 시에, MOS 트랜지스터(101)의 게이트(207a) 및 MOS 트랜지스터(102)의 게이트(207b)의 각각 고르게 분포될 수 있다. 결과로서, 임계값의 편차는 또한 감소될 수 있다.
또한, 기판에 직접 접속되는 퓨즈(213)는 LOCOS 프로세스에 의해 형성되는 필드 절연막(203) 상에 형성되고, 폴리실리콘(207)으로 직접 접속되는 게이트(207a) 및 게이트(207b) 간의 게이트 전극부에 접속된다. 결과로서, 인프로세스에서 게이트(207a) 및 게이트(207b) 간의 게이트 전극부에 인가되는 전하는 효율적으로 반도체 기판(201)에 소산될 수 있다. 반도체 웨이퍼의 제조 공정이 마무리되면, 퓨즈(213)는 그의 역할을 완료한다. 따라서, 퓨즈(213)가 후속 검사 단계 중 하나인 트리밍 프로세스 중에 차단되는 한, IC의 성능에는 문제가 발생하지 않는다.
도 1은 본 발명의 실시예에 따라 반도체 소자를 도시한 회로도.
도 2는 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 단계 시퀀스 단면도.
도 3은 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 단계 시퀀스 단면도.
도 4는 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 단계 시퀀스 단면도.
도 5는 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 단계 시퀀스 단면도.
도 6은 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 단계 시퀀스 단면도.
도 7은 종래 기술에 따라 반도체 소자를 도시한 회로도.

Claims (3)

  1. 입력 전류가 공급되는 제 1 MOS 트랜지스터 및;
    제 1 MOS 트랜지스터의 게이트에 접속된 게이트를 가지고, 입력 전류의 크기에 전류 미러비를 곱한 크기의 출력 전류를 생성하는 제 2 MOS 트랜지스터를 포함하고,
    제 1 MOS 트랜지스터의 게이트 및 제 2 MOS 트랜지스터의 게이트는 각각 폴리실리콘으로 형성되고,
    제 1 MOS 트랜지스터의 게이트 및 제 2 MOS 트랜지스터의 게이트는 폴리실리콘으로 서로 직접 접속되는 것을 특징으로 하는 전류 미러 회로.
  2. 청구항 1에 있어서,
    퓨즈를 더 포함하고,
    폴리실리콘으로 서로 직접 접속되는 제 1 게이트 및 제 2 게이트 사이의 게이트부에, 상기 퓨즈의 일 단이 접속되고,
    상기 퓨즈의 타 단은 접지되는, 전류 미러 회로.
  3. 청구항 2에 있어서,
    상기 전류 미러 회로의 제조 공정을 종료한 후에 실행되는 트리밍 공정 동안, 상기 퓨즈가 차단되는, 전류 미러 회로.
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