JP2001284579A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001284579A JP2001284579A JP2000089734A JP2000089734A JP2001284579A JP 2001284579 A JP2001284579 A JP 2001284579A JP 2000089734 A JP2000089734 A JP 2000089734A JP 2000089734 A JP2000089734 A JP 2000089734A JP 2001284579 A JP2001284579 A JP 2001284579A
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- mos capacitor
- film
- capacitor
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Abstract
(57)【要約】
【課題】製造途中で発生するプラズマからＭＯＳＦＥＴ
を効果的に保護する。 【解決手段】ＭＯＳＦＥＴ１のゲートに、ＭＯＳＦＥＴ
１よりも絶縁耐圧の低いＭＯＳキャパシタ２を接続す
る。
を効果的に保護する。 【解決手段】ＭＯＳＦＥＴ１のゲートに、ＭＯＳＦＥＴ
１よりも絶縁耐圧の低いＭＯＳキャパシタ２を接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
途中で発生するプラズマからＭＯＳＦＥＴを保護するこ
とができる半導体装置に関する。
途中で発生するプラズマからＭＯＳＦＥＴを保護するこ
とができる半導体装置に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり素子の微細化により実現できる。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり素子の微細化により実現できる。
【０００３】素子の微細化に伴い配線も微細化してい
る。微細な配線を形成するためのエッチング法として
は、反応性イオンエッチング（ＲＩＥ：Reactive Ion E
tching）法が広く使用されている。
る。微細な配線を形成するためのエッチング法として
は、反応性イオンエッチング（ＲＩＥ：Reactive Ion E
tching）法が広く使用されている。
【０００４】図９に、従来のＲＩＥ法を用いたゲート配
線、ソース／ドレイン配線の工程断面図を示す。
線、ソース／ドレイン配線の工程断面図を示す。
【０００５】まず、周知の方法に従って、図９（ａ）に
示すように、ｐ型シリコン基板７１にＭＯＳＦＥＴを形
成する。図中、７２はｎ+ 型ソース／ドレイン拡散層、
７３はゲート酸化膜、７４は不純物が添加されたポリシ
リコン膜からなるゲート電極を示している。
示すように、ｐ型シリコン基板７１にＭＯＳＦＥＴを形
成する。図中、７２はｎ+ 型ソース／ドレイン拡散層、
７３はゲート酸化膜、７４は不純物が添加されたポリシ
リコン膜からなるゲート電極を示している。
【０００６】次に同図（ａ）に示すように、全面に層間
絶縁膜７５を堆積した後、この層間絶縁膜７５に接続孔
を開孔し、ゲート接続電極７６およびソース／ドレイン
電極７７を形成する。
絶縁膜７５を堆積した後、この層間絶縁膜７５に接続孔
を開孔し、ゲート接続電極７６およびソース／ドレイン
電極７７を形成する。
【０００７】次に図９（ｂ）に示すように、全面にＴｉ
膜７８、ＴｉＮ膜７９、Ａｌ膜８０を順次堆積する。
膜７８、ＴｉＮ膜７９、Ａｌ膜８０を順次堆積する。
【０００８】次に図９（ｃ）に示すように、Ａｌ膜８０
上にレジストパターン８１を形成した後、このレジスト
パターン８１をマスクにしてＡｌ膜８０、ＴｉＮ膜７
９、Ｔｉ膜７８の積層膜をＲＩＥ法にてエッチングし、
ゲート配線８２G 、ソース／ドレイン配線８２SDを形成
する。この後、レジストパターン８１を剥離する。
上にレジストパターン８１を形成した後、このレジスト
パターン８１をマスクにしてＡｌ膜８０、ＴｉＮ膜７
９、Ｔｉ膜７８の積層膜をＲＩＥ法にてエッチングし、
ゲート配線８２G 、ソース／ドレイン配線８２SDを形成
する。この後、レジストパターン８１を剥離する。
【０００９】ところで、この種のＲＩＥ法を用いたゲー
ト配線８２G 、ソース／ドレイン配線８２SDの形成方法
には、以下のような問題があった。
ト配線８２G 、ソース／ドレイン配線８２SDの形成方法
には、以下のような問題があった。
【００１０】ＲＩＥ法はプラズマを利用しているため、
Ａｌ膜８０のエッチングの際に、プラズマ中の電子やイ
オンがＡｌ膜８０が衝突する。
Ａｌ膜８０のエッチングの際に、プラズマ中の電子やイ
オンがＡｌ膜８０が衝突する。
【００１１】ここで、Ａｌ膜８０、ＴｉＮ膜７９、Ｔｉ
膜７８からなる積層膜がゲート配線８２G 、ソース／ド
レイン配線８２SDに分離される前のエッチングの際に
は、ゲート配線となる部分のＡｌ膜８０に衝突し帯電し
た電子やイオンは、ソース／ドレイン電極７６、ソース
／ドレイン拡散層７２を介して、接地されたｐ型シリコ
ン基板８１に逃げる。
膜７８からなる積層膜がゲート配線８２G 、ソース／ド
レイン配線８２SDに分離される前のエッチングの際に
は、ゲート配線となる部分のＡｌ膜８０に衝突し帯電し
た電子やイオンは、ソース／ドレイン電極７６、ソース
／ドレイン拡散層７２を介して、接地されたｐ型シリコ
ン基板８１に逃げる。
【００１２】しかしながら、Ａｌ膜８０等からなる積層
膜がゲート配線８２G とソース／ドレイン配線８２SDと
に分離された後のオーバーエッチングの際には、プラズ
マに晒されている部分（側面）のゲート配線８２G がア
ンテナとして働くため、ゲート配線８２G に多くの電子
やイオンが集まる。
膜がゲート配線８２G とソース／ドレイン配線８２SDと
に分離された後のオーバーエッチングの際には、プラズ
マに晒されている部分（側面）のゲート配線８２G がア
ンテナとして働くため、ゲート配線８２G に多くの電子
やイオンが集まる。
【００１３】その結果、ゲート酸化膜７３にトンネル電
流の一種であるＦＮ（Fowler-Nordheim）トンネル電流
が流れ、ゲート破壊に至るという問題が起こる。このよ
うな問題は、ＲＩＥ以外の他のプラズマを利用したエッ
チング、さらにはプラズマＣＶＤ、レジストのアッシン
グ等の他のプラズマを利用した処理を用いた場合にも起
こる。
流の一種であるＦＮ（Fowler-Nordheim）トンネル電流
が流れ、ゲート破壊に至るという問題が起こる。このよ
うな問題は、ＲＩＥ以外の他のプラズマを利用したエッ
チング、さらにはプラズマＣＶＤ、レジストのアッシン
グ等の他のプラズマを利用した処理を用いた場合にも起
こる。
【００１４】このような問題を解決するために、図１０
に示すように、ＭＯＳＦＥＴ９１に保護用ダイオード９
２を接続することが提案されている。また、図１１に、
ＭＯＳＦＥＴ９１および保護用ダイオード９２の平面図
を示す。
に示すように、ＭＯＳＦＥＴ９１に保護用ダイオード９
２を接続することが提案されている。また、図１１に、
ＭＯＳＦＥＴ９１および保護用ダイオード９２の平面図
を示す。
【００１５】図中、９３はＭＯＳＦＥＴ９１と保護用ダ
イオード９２を接続するＡｌ配線等の金属配線、９４は
基板表面に形成されたカソードとしての基板と逆導電型
の拡散層をそれぞれ示している。
イオード９２を接続するＡｌ配線等の金属配線、９４は
基板表面に形成されたカソードとしての基板と逆導電型
の拡散層をそれぞれ示している。
【００１６】このような構成において、ＭＯＳＦＥＴ９
１が絶縁破壊される量の電子やイオンがゲート配線に流
れる前に、保護用ダイオード９２がブレークダウンする
ように、保護用ダイオード９２を設計しておけば、大量
の電子やイオンを保護用ダイオード９２に迂回させるこ
とができ、ＭＯＳＦＥＴ９１をプラズマから保護するこ
とができる。
１が絶縁破壊される量の電子やイオンがゲート配線に流
れる前に、保護用ダイオード９２がブレークダウンする
ように、保護用ダイオード９２を設計しておけば、大量
の電子やイオンを保護用ダイオード９２に迂回させるこ
とができ、ＭＯＳＦＥＴ９１をプラズマから保護するこ
とができる。
【００１７】しかし、近年のＭＯＳＦＥＴ９１の高性能
化によって、基板濃度が低くなるなどして、保護用ダイ
オード９２の接合耐圧が高くなる方向に進んでいるた
め、保護用ダイオード８２がブレークダウンする前に、
ＭＯＳＦＥＴ９１が絶縁破壊する可能性がでてきた。
化によって、基板濃度が低くなるなどして、保護用ダイ
オード９２の接合耐圧が高くなる方向に進んでいるた
め、保護用ダイオード８２がブレークダウンする前に、
ＭＯＳＦＥＴ９１が絶縁破壊する可能性がでてきた。
【００１８】すなわち、近年のＭＯＳＦＥＴ９１の高性
能化によって、ＭＯＳＦＥＴ９１が絶縁破壊される量の
電子やイオンがゲート配線に流れる前に、保護用ダイオ
ード９２がブレークダウンするように、保護用ダイオー
ド９２を設計することが困難になってきた。
能化によって、ＭＯＳＦＥＴ９１が絶縁破壊される量の
電子やイオンがゲート配線に流れる前に、保護用ダイオ
ード９２がブレークダウンするように、保護用ダイオー
ド９２を設計することが困難になってきた。
【００１９】また、保護用ダイオード９２の拡散層９４
（カソード）は、金属配線９３によって、ＭＯＳＦＥＴ
９１のゲートに接続される。そのため、金属配線９３を
形成する前は、ＭＯＳＦＥＴ９１をプラズマから保護す
ることができない。
（カソード）は、金属配線９３によって、ＭＯＳＦＥＴ
９１のゲートに接続される。そのため、金属配線９３を
形成する前は、ＭＯＳＦＥＴ９１をプラズマから保護す
ることができない。
【００２０】
【発明が解決しようとする課題】上述の如く、保護用ダ
イオードによりＭＯＳＦＥＴをプラズマから保護するこ
とが提案されていたが、近年のＭＯＳＦＥＴの高性能化
によって保護用ダイオードの絶縁耐圧を低く設計するこ
とが困難になり、ＭＯＳＦＥＴをプラズマから保護する
ことが困難になってきた。また、ＭＯＳＦＥＴの形成直
後は、ＭＯＳＦＥＴを保護することができなかった。
イオードによりＭＯＳＦＥＴをプラズマから保護するこ
とが提案されていたが、近年のＭＯＳＦＥＴの高性能化
によって保護用ダイオードの絶縁耐圧を低く設計するこ
とが困難になり、ＭＯＳＦＥＴをプラズマから保護する
ことが困難になってきた。また、ＭＯＳＦＥＴの形成直
後は、ＭＯＳＦＥＴを保護することができなかった。
【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、製造途中で発生するプ
ラズマからＭＯＳＦＥＴを効果的に保護できる半導体装
置を提供することにある。
ので、その目的とするところは、製造途中で発生するプ
ラズマからＭＯＳＦＥＴを効果的に保護できる半導体装
置を提供することにある。
【００２２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの簡単に説明すれば、下記の
通りである。すなわち、上記目的を達成するために、本
発明に係る半導体装置は、ＭＯＳＦＥＴと、このＭＯＳ
ＦＥＴのゲートに接続され、かつ前記ＭＯＳＦＥＴより
も絶縁耐圧が低いＭＯＳキャパシタとを備えたことを特
徴とする。
発明のうち、代表的なものの簡単に説明すれば、下記の
通りである。すなわち、上記目的を達成するために、本
発明に係る半導体装置は、ＭＯＳＦＥＴと、このＭＯＳ
ＦＥＴのゲートに接続され、かつ前記ＭＯＳＦＥＴより
も絶縁耐圧が低いＭＯＳキャパシタとを備えたことを特
徴とする。
【００２３】このような構成であれば、ＭＯＳＦＥＴが
絶縁破壊される量の電子やイオンがゲート配線に流れる
前に、ＭＯＳキャパシタが絶縁破壊するので、大量の電
子やイオンをＭＯＳキャパシタに迂回させることができ
る。さらに、ＭＯＳキャパシタはＭＯＳＦＥＴとはほぼ
同じプロセスを用いることで同時に完成させることがで
きるため、ＭＯＳＦＥＴの形成直後から保護することが
できる。さらにまた、ＭＯＳキャパシタの絶縁耐圧は、
実施の形態で詳説するように、ＭＯＳＦＥＴの高性能化
とは関係なく決めることができる。したがって、本発明
によれば、製造途中で発生するプラズマからＭＯＳＦＥ
Ｔを効果的に保護できる。
絶縁破壊される量の電子やイオンがゲート配線に流れる
前に、ＭＯＳキャパシタが絶縁破壊するので、大量の電
子やイオンをＭＯＳキャパシタに迂回させることができ
る。さらに、ＭＯＳキャパシタはＭＯＳＦＥＴとはほぼ
同じプロセスを用いることで同時に完成させることがで
きるため、ＭＯＳＦＥＴの形成直後から保護することが
できる。さらにまた、ＭＯＳキャパシタの絶縁耐圧は、
実施の形態で詳説するように、ＭＯＳＦＥＴの高性能化
とは関係なく決めることができる。したがって、本発明
によれば、製造途中で発生するプラズマからＭＯＳＦＥ
Ｔを効果的に保護できる。
【００２４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００２５】図１は、本発明の一実施形態に係るＭＯＳ
ＦＥＴの保護回路を示す等価等回である。
ＦＥＴの保護回路を示す等価等回である。
【００２６】図中、１はＭＯＳＦＥＴを示しており、こ
のＭＯＳＦＥＴ１のゲートは保護用ＭＯＳキャパシタ２
に接続している。ＭＯＳキャパシタ２の耐圧は保護用Ｍ
ＯＳＦＥＴ１の耐圧よりも低い。すなわち、ＭＯＳＦＥ
Ｔ１が絶縁破壊される量の電子やイオンがゲート配線に
流れる前に、保護用ＭＯＳキャパシタ２が絶縁破壊する
ように、保護用ＭＯＳキャパシタ２は設計されている。
のＭＯＳＦＥＴ１のゲートは保護用ＭＯＳキャパシタ２
に接続している。ＭＯＳキャパシタ２の耐圧は保護用Ｍ
ＯＳＦＥＴ１の耐圧よりも低い。すなわち、ＭＯＳＦＥ
Ｔ１が絶縁破壊される量の電子やイオンがゲート配線に
流れる前に、保護用ＭＯＳキャパシタ２が絶縁破壊する
ように、保護用ＭＯＳキャパシタ２は設計されている。
【００２７】これにより、大量の電子やイオンを絶縁破
壊した保護用ＭＯＳキャパシタ２に迂回させることがで
き、製造途中で発生するプラズマからＭＯＳＦＥＴ１を
保護できる。さらに、ＭＯＳキャパシタ２はＭＯＳＦＥ
Ｔ１とはほぼ同じプロセスを用いることによって同時に
完成させることができるため、ＭＯＳＦＥＴ１の作製直
後から保護することができる。
壊した保護用ＭＯＳキャパシタ２に迂回させることがで
き、製造途中で発生するプラズマからＭＯＳＦＥＴ１を
保護できる。さらに、ＭＯＳキャパシタ２はＭＯＳＦＥ
Ｔ１とはほぼ同じプロセスを用いることによって同時に
完成させることができるため、ＭＯＳＦＥＴ１の作製直
後から保護することができる。
【００２８】ＭＯＳＦＥＴ１が絶縁破壊される量の電子
やイオンがゲート配線に流れるプラズマ工程としては、
例えばＲＩＥを用いたゲート配線等となる金属膜のエッ
チング工程、プラズマＣＶＤを用いた層間絶縁膜の堆積
工程、アッシングを用いたレジストの剥離工程などがあ
げられる。これらの工程を有するプロセスとしては、例
えば多層配線プロセスがあげられる。
やイオンがゲート配線に流れるプラズマ工程としては、
例えばＲＩＥを用いたゲート配線等となる金属膜のエッ
チング工程、プラズマＣＶＤを用いた層間絶縁膜の堆積
工程、アッシングを用いたレジストの剥離工程などがあ
げられる。これらの工程を有するプロセスとしては、例
えば多層配線プロセスがあげられる。
【００２９】図２は、従来および本発明のＭＯＳＦＥＴ
をプラズマから保護する手段を用いてＭＯＳＦＥＴを
２．５Ｖで動作させたときのゲート・基板間に流れる電
流（ゲートリーク電流）を測定した結果を示す図であ
る。ゲート配線（１Ａｌ）の材料にはＡｌを用いた。
をプラズマから保護する手段を用いてＭＯＳＦＥＴを
２．５Ｖで動作させたときのゲート・基板間に流れる電
流（ゲートリーク電流）を測定した結果を示す図であ
る。ゲート配線（１Ａｌ）の材料にはＡｌを用いた。
【００３０】図２（ａ）はＭＯＳＦＥＴをプラズマから
保護する手段として図１０に示した従来の保護用ダイオ
ードを用いた場合の結果、図２（ｂ）はＭＯＳＦＥＴを
プラズマから保護する手段として図１に示した本発明の
保護用ＭＯＳキャパシタを用いた場合の結果をそれぞれ
示している。図から、保護用ＭＯＳキャパシタを用いて
も、保護用ダイオードと同様に、ＭＯＳＦＥＴをプラズ
マから保護できることが分かる。
保護する手段として図１０に示した従来の保護用ダイオ
ードを用いた場合の結果、図２（ｂ）はＭＯＳＦＥＴを
プラズマから保護する手段として図１に示した本発明の
保護用ＭＯＳキャパシタを用いた場合の結果をそれぞれ
示している。図から、保護用ＭＯＳキャパシタを用いて
も、保護用ダイオードと同様に、ＭＯＳＦＥＴをプラズ
マから保護できることが分かる。
【００３１】また、以下に説明するように、ＭＯＳＦＥ
Ｔ１の高性能化により保護用ＭＯＳキャパシタ２の絶縁
耐圧が高くなっても、ＭＯＳＦＥＴ１が絶縁破壊される
量の電子やイオンがゲート配線に流れる前に、保護用Ｍ
ＯＳキャパシタ２が絶縁破壊するように、保護用ＭＯＳ
キャパシタ２の絶縁耐圧を容易に設計することができ
る。
Ｔ１の高性能化により保護用ＭＯＳキャパシタ２の絶縁
耐圧が高くなっても、ＭＯＳＦＥＴ１が絶縁破壊される
量の電子やイオンがゲート配線に流れる前に、保護用Ｍ
ＯＳキャパシタ２が絶縁破壊するように、保護用ＭＯＳ
キャパシタ２の絶縁耐圧を容易に設計することができ
る。
【００３２】図３および図４にその一例を示す。図３は
ＭＯＳＦＥＴ１および保護用ＭＯＳキャパシタ２の平面
図、図４は図３のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ
−Ｃ’断面図をそれぞれ示している。
ＭＯＳＦＥＴ１および保護用ＭＯＳキャパシタ２の平面
図、図４は図３のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ
−Ｃ’断面図をそれぞれ示している。
【００３３】図中、１０はｐ型またはｎ型シリコン基
板、１１はｎ+ 型またはｐ+ 型ソース拡散層、１２はｎ
+ 型またはｐ+ 型ドレイン拡散層、１３はゲート酸化
膜、１４はｎ+ 型ポリシリコン膜からなるゲート電極、
１５はｐ+ 型ポリシリコン膜からなるゲート電極（以
下、キャパシタ電極という）、１６は層間絶縁膜、１７
はゲート接続電極、１８Dはドレイン電極、１８Sはソー
ス電極、１９Gはゲート配線、１９Dはドレイン配線、１
９Sはソース配線をそれぞれ示している。
板、１１はｎ+ 型またはｐ+ 型ソース拡散層、１２はｎ
+ 型またはｐ+ 型ドレイン拡散層、１３はゲート酸化
膜、１４はｎ+ 型ポリシリコン膜からなるゲート電極、
１５はｐ+ 型ポリシリコン膜からなるゲート電極（以
下、キャパシタ電極という）、１６は層間絶縁膜、１７
はゲート接続電極、１８Dはドレイン電極、１８Sはソー
ス電極、１９Gはゲート配線、１９Dはドレイン配線、１
９Sはソース配線をそれぞれ示している。
【００３４】なお、図９に示した従来構造と同様に、ゲ
ート配線１９G等の下にＴｉ膜、ＴｉＮ膜の積層膜を設
けても良い。より現実的な構造としてはＬＤＤ（エクス
テンション）構造を有するものがあげられる。この場
合、ゲート電極１４、キャパシタ電極１５の側壁には絶
縁膜（スペーサ）が形成される。
ート配線１９G等の下にＴｉ膜、ＴｉＮ膜の積層膜を設
けても良い。より現実的な構造としてはＬＤＤ（エクス
テンション）構造を有するものがあげられる。この場
合、ゲート電極１４、キャパシタ電極１５の側壁には絶
縁膜（スペーサ）が形成される。
【００３５】ここでは、ｐ+ 型ポリシリコン膜がｎ+ 型
ポリシリコン膜よりも耐圧が低いことを利用し、ＭＯＳ
キャパシタ２の絶縁耐圧を保護用ＭＯＳＦＥＴ１の絶縁
耐圧よりも低くしている。キャパシタ電極１５に用いる
ポリシリコン膜の導電型は、ＭＯＳＦＥＴの高性能化と
は関係なく決めることができる。
ポリシリコン膜よりも耐圧が低いことを利用し、ＭＯＳ
キャパシタ２の絶縁耐圧を保護用ＭＯＳＦＥＴ１の絶縁
耐圧よりも低くしている。キャパシタ電極１５に用いる
ポリシリコン膜の導電型は、ＭＯＳＦＥＴの高性能化と
は関係なく決めることができる。
【００３６】したがって、ＭＯＳＦＥＴ１の高性能化に
よって例えば基板濃度が低下して保護用ＭＯＳキャパシ
タ２の絶縁耐圧が高くなっても、保護するべきＭＯＳＦ
ＥＴ１のゲート電極がｎ+ 型ポリシリコン膜で構成され
ている場合には、キャパシタ電極をｐ+ 型ポリシリコン
膜で構成することによって、ＭＯＳＦＥＴ１が絶縁破壊
される量の電子やイオンがゲート配線に流れる前に、保
護用ＭＯＳキャパシタ２が絶縁破壊するように、保護用
ＭＯＳキャパシタ２を容易に設計することができる。
よって例えば基板濃度が低下して保護用ＭＯＳキャパシ
タ２の絶縁耐圧が高くなっても、保護するべきＭＯＳＦ
ＥＴ１のゲート電極がｎ+ 型ポリシリコン膜で構成され
ている場合には、キャパシタ電極をｐ+ 型ポリシリコン
膜で構成することによって、ＭＯＳＦＥＴ１が絶縁破壊
される量の電子やイオンがゲート配線に流れる前に、保
護用ＭＯＳキャパシタ２が絶縁破壊するように、保護用
ＭＯＳキャパシタ２を容易に設計することができる。
【００３７】なお、ゲート電極（ｎ+ 型ポリシリコン
膜）１４、キャパシタ電極（ｐ+ 型ポリシリコン膜）１
５を除いて、ＭＯＳＦＥＴ１および保護用ＭＯＳキャパ
シタ２は同じプロセスで作製される。その結果、保護用
ＭＯＳキャパシタ２の形成領域には使用されないソース
拡散層１１およびドレイン拡散層１２が形成される。
膜）１４、キャパシタ電極（ｐ+ 型ポリシリコン膜）１
５を除いて、ＭＯＳＦＥＴ１および保護用ＭＯＳキャパ
シタ２は同じプロセスで作製される。その結果、保護用
ＭＯＳキャパシタ２の形成領域には使用されないソース
拡散層１１およびドレイン拡散層１２が形成される。
【００３８】ＭＯＳＦＥＴ１および保護用ＭＯＳキャパ
シタ２の形成方法の一例をあげると以下の通りである。
シタ２の形成方法の一例をあげると以下の通りである。
【００３９】まず、シリコン基板１０上にゲート酸化膜
１３を形成する。
１３を形成する。
【００４０】次にゲート酸化膜１３上にゲート電極１４
およびキャパシタ電極１５となるポリシリコン膜を堆積
し、これをパターニングすることによってゲート電極１
４およびキャパシタ電極１５を形成する。
およびキャパシタ電極１５となるポリシリコン膜を堆積
し、これをパターニングすることによってゲート電極１
４およびキャパシタ電極１５を形成する。
【００４１】次にゲート電極１４およびキャパシタ電極
１５にそれぞれｎ型不純物およびｐ型不純物をイオン注
入によって導入した後、アニールを行って上記不純物を
活性化する。
１５にそれぞれｎ型不純物およびｐ型不純物をイオン注
入によって導入した後、アニールを行って上記不純物を
活性化する。
【００４２】ゲート電極１４にｎ型不純物をイオン注入
する際には、それ以外の領域をレジストで覆っておく。
同様に、キャパシタ電極１５にｐ型不純物をイオン注入
する際には、それ以外の領域をレジストで覆っておく。
なお、ポリシリコン膜のパターニング前に、ｎ型不純物
およびｐ型不純物のイオン注入および活性化を行うこと
も可能である。
する際には、それ以外の領域をレジストで覆っておく。
同様に、キャパシタ電極１５にｐ型不純物をイオン注入
する際には、それ以外の領域をレジストで覆っておく。
なお、ポリシリコン膜のパターニング前に、ｎ型不純物
およびｐ型不純物のイオン注入および活性化を行うこと
も可能である。
【００４３】次に層間絶縁膜１２を全面に堆積した後、
ＭＯＳＦＥＴ１のソース拡散層１１、ＭＯＳＦＥＴ１の
ドレイン拡散層１２、ゲート電極１４、キャパシタ電極
１５に到達するコンタクトホールを層間絶縁膜１２に開
口する。ＭＯＳキャパシタ２のソース拡散層１１、ドレ
イン拡散層１２に到達するコンタクトホールは開口しな
い。
ＭＯＳＦＥＴ１のソース拡散層１１、ＭＯＳＦＥＴ１の
ドレイン拡散層１２、ゲート電極１４、キャパシタ電極
１５に到達するコンタクトホールを層間絶縁膜１２に開
口する。ＭＯＳキャパシタ２のソース拡散層１１、ドレ
イン拡散層１２に到達するコンタクトホールは開口しな
い。
【００４４】次にゲート接続電極１７、ドレイン電極１
８S、ソース電極１８DとなるＡｌ膜等の金属膜を上記コ
ンタクトホールの内部を埋め込むように全面に堆積した
後、上記コンタクトホールの外部の余剰な金属膜を化学
的機械的研磨（ＣＭＰ）によって除去することで、ゲー
ト接続電極１７、ドレイン電極１８S、ソース電極１８D
を形成する。
８S、ソース電極１８DとなるＡｌ膜等の金属膜を上記コ
ンタクトホールの内部を埋め込むように全面に堆積した
後、上記コンタクトホールの外部の余剰な金属膜を化学
的機械的研磨（ＣＭＰ）によって除去することで、ゲー
ト接続電極１７、ドレイン電極１８S、ソース電極１８D
を形成する。
【００４５】次にゲート配線１９G、ドレイン配線１９
D、ソース配線１９SとなるＡｌ膜等の金属膜を全面に堆
積する。
D、ソース配線１９SとなるＡｌ膜等の金属膜を全面に堆
積する。
【００４６】最後に、上記金属膜をＲＩＥにより加工し
てゲート配線１９G、ドレイン配線１９D、ソース配線１
９Sを形成することで、図３および図４に示したＭＯＳ
ＦＥＴ１およびＭＯＳキャパシタ２が完成する。
てゲート配線１９G、ドレイン配線１９D、ソース配線１
９Sを形成することで、図３および図４に示したＭＯＳ
ＦＥＴ１およびＭＯＳキャパシタ２が完成する。
【００４７】以下、本実施形態の変形例について説明す
る。
る。
【００４８】まず、図５に示すように、保護用ＭＯＳキ
ャパシタ２のゲート酸化膜１３の膜厚（Ｔox）を、ＭＯ
ＳＦＥＴ１のそれよりも薄くすることによっても、所望
通りの低絶縁耐圧の保護用ＭＯＳキャパシタ２を容易に
設計することができる。
ャパシタ２のゲート酸化膜１３の膜厚（Ｔox）を、ＭＯ
ＳＦＥＴ１のそれよりも薄くすることによっても、所望
通りの低絶縁耐圧の保護用ＭＯＳキャパシタ２を容易に
設計することができる。
【００４９】何故なら、図６に示すようにＴoxが薄いほ
どゲート酸化膜の絶縁耐圧は低くなり、かつ保護用ＭＯ
Ｓキャパシタ２のゲート酸化膜１３の厚さはＭＯＳＦＥ
Ｔ１の高性能化とは関係なく決めることができるからで
ある。
どゲート酸化膜の絶縁耐圧は低くなり、かつ保護用ＭＯ
Ｓキャパシタ２のゲート酸化膜１３の厚さはＭＯＳＦＥ
Ｔ１の高性能化とは関係なく決めることができるからで
ある。
【００５０】この場合、ＭＯＳＦＥＴ１および保護用Ｍ
ＯＳキャパシタ２のゲート酸化膜１３を別々の工程で形
成すると、工程数が増えてしまう。
ＯＳキャパシタ２のゲート酸化膜１３を別々の工程で形
成すると、工程数が増えてしまう。
【００５１】しかし、実際の半導体装置においては、膜
厚の薄いゲート酸化膜を有するＭＯＳＦＥＴ（例えばロ
ジック回路のＭＯＳＦＥＴ）と、膜厚の厚いゲート酸化
膜を有するＭＯＳＦＥＴ（例えば電源回路のＭＯＳＦＥ
Ｔ）とが混在することを利用することで、工程数の増加
を招くことなく、保護用ＭＯＳキャパシタ２のゲート酸
化膜１４の厚さを、ＭＯＳＦＥＴ１のそれよりも薄くす
ることができる。
厚の薄いゲート酸化膜を有するＭＯＳＦＥＴ（例えばロ
ジック回路のＭＯＳＦＥＴ）と、膜厚の厚いゲート酸化
膜を有するＭＯＳＦＥＴ（例えば電源回路のＭＯＳＦＥ
Ｔ）とが混在することを利用することで、工程数の増加
を招くことなく、保護用ＭＯＳキャパシタ２のゲート酸
化膜１４の厚さを、ＭＯＳＦＥＴ１のそれよりも薄くす
ることができる。
【００５２】すなわち、主たるトンネル電流として直接
トンネル電流が流れる程度の膜厚（４ｎｍ未満）の薄い
ゲート酸化膜を有するＭＯＳＦＥＴを形成する際に、膜
厚の薄いゲート酸化膜を有する保護用ＭＯＳキャパシタ
２を同時に形成する。図７にゲート酸化膜の膜厚が４ｎ
ｍ未満になると、直接トンネル電流が増加することを示
す実験結果を示す（1997 2nd International Symposium
on Plasma Process-Induced Damage. p.15-18）。な
お、図において、直接トンネル電流に関してはデータだ
けを示し、特性曲線は省略する。
トンネル電流が流れる程度の膜厚（４ｎｍ未満）の薄い
ゲート酸化膜を有するＭＯＳＦＥＴを形成する際に、膜
厚の薄いゲート酸化膜を有する保護用ＭＯＳキャパシタ
２を同時に形成する。図７にゲート酸化膜の膜厚が４ｎ
ｍ未満になると、直接トンネル電流が増加することを示
す実験結果を示す（1997 2nd International Symposium
on Plasma Process-Induced Damage. p.15-18）。な
お、図において、直接トンネル電流に関してはデータだ
けを示し、特性曲線は省略する。
【００５３】保護用ＭＯＳキャパシタ２は、ＦＮトンネ
ル電流が流れる程度の膜厚の厚いゲート酸化膜を有する
ＭＯＳＦＥＴの保護に用いられる。一方、薄いゲート酸
化膜を有するＭＯＳＦＥＴは、その薄いゲート酸化膜に
流れるトンネル電流がダメージを与えない直接トンネル
電流であるため、保護用ＭＯＳキャパシタは不要であ
る。
ル電流が流れる程度の膜厚の厚いゲート酸化膜を有する
ＭＯＳＦＥＴの保護に用いられる。一方、薄いゲート酸
化膜を有するＭＯＳＦＥＴは、その薄いゲート酸化膜に
流れるトンネル電流がダメージを与えない直接トンネル
電流であるため、保護用ＭＯＳキャパシタは不要であ
る。
【００５４】また、図８に示すように、保護用ＭＯＳキ
ャパシタ２の活性領域の面積を、ＭＯＳＦＥＴ１の活性
領域よりも小さくすることによっても、所望通りの低絶
縁耐圧の保護用ＭＯＳキャパシタ２を容易に設計するこ
とができる。
ャパシタ２の活性領域の面積を、ＭＯＳＦＥＴ１の活性
領域よりも小さくすることによっても、所望通りの低絶
縁耐圧の保護用ＭＯＳキャパシタ２を容易に設計するこ
とができる。
【００５５】何故なら、活性領域の面積が小さいほどゲ
ート酸化膜の絶縁耐圧が低くなり、かつ保護用ＭＯＳキ
ャパシタ２の活性領域の面積はＭＯＳＦＥＴ１の高性能
化とは関係なく決めることができるからである。この場
合、ＭＯＳＦＥＴ１および保護用ＭＯＳキャパシタ２の
活性領域は、同じ工程（素子分離工程）で形成すること
ができ、工程数は増えない。
ート酸化膜の絶縁耐圧が低くなり、かつ保護用ＭＯＳキ
ャパシタ２の活性領域の面積はＭＯＳＦＥＴ１の高性能
化とは関係なく決めることができるからである。この場
合、ＭＯＳＦＥＴ１および保護用ＭＯＳキャパシタ２の
活性領域は、同じ工程（素子分離工程）で形成すること
ができ、工程数は増えない。
【００５６】また、保護用ＭＯＳキャパシタ２のキャパ
シタ電極としてのポリシリコン膜中の不純物濃度を、Ｍ
ＯＳＦＥＴ１のそれよりも高くことによっても、所望通
りの低絶縁耐圧の保護用ＭＯＳキャパシタ２を容易に設
計することができる。
シタ電極としてのポリシリコン膜中の不純物濃度を、Ｍ
ＯＳＦＥＴ１のそれよりも高くことによっても、所望通
りの低絶縁耐圧の保護用ＭＯＳキャパシタ２を容易に設
計することができる。
【００５７】何故なら、ポリシリコン膜中の不純物濃度
が高いほどゲート酸化膜の絶縁耐圧が低くなり、かつ保
護用ＭＯＳキャパシタ２のキャパシタ電極としてのポリ
シリコン膜中の不純物濃度はＭＯＳＦＥＴ１の高性能化
とは関係なく決めることができるからである。この場
合、ＭＯＳＦＥＴ１と保護用ＭＯＳキャパシタ２とで、
ポリシリコン膜中の不純物が同じ導電型のほうがプロセ
スは簡略である。
が高いほどゲート酸化膜の絶縁耐圧が低くなり、かつ保
護用ＭＯＳキャパシタ２のキャパシタ電極としてのポリ
シリコン膜中の不純物濃度はＭＯＳＦＥＴ１の高性能化
とは関係なく決めることができるからである。この場
合、ＭＯＳＦＥＴ１と保護用ＭＯＳキャパシタ２とで、
ポリシリコン膜中の不純物が同じ導電型のほうがプロセ
スは簡略である。
【００５８】以上、所望通りの低絶縁耐圧の保護用ＭＯ
Ｓキャパシタ２を容易に設計するための具体例を説明し
てきたが、要は保護用ＭＯＳキャパシタ２の構成要件の
うち、ＭＯＳＦＥＴ１の高性能化とは関係なく決めるこ
とができるものを最適設計すれば良い。
Ｓキャパシタ２を容易に設計するための具体例を説明し
てきたが、要は保護用ＭＯＳキャパシタ２の構成要件の
うち、ＭＯＳＦＥＴ１の高性能化とは関係なく決めるこ
とができるものを最適設計すれば良い。
【００５９】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、多結晶シ
リコンゲートを用いた場合について説明したが、本発明
はポリサイドゲート（多結晶シリコン／金属シリサイ
ド）またはＣｕ等を用いたメタルゲートを用いた場合に
も適用できる。メタルゲートの場合にはいわゆるダマシ
ンゲートを採用すると良い。
るものではない。例えば、上記実施形態では、多結晶シ
リコンゲートを用いた場合について説明したが、本発明
はポリサイドゲート（多結晶シリコン／金属シリサイ
ド）またはＣｕ等を用いたメタルゲートを用いた場合に
も適用できる。メタルゲートの場合にはいわゆるダマシ
ンゲートを採用すると良い。
【００６０】ポリサイドゲートまたはメタルゲートの場
合にも、多結晶シリコンゲートの場合と同様に、キャパ
シタ電極の構造をゲート構造と同じすることによって、
工程数の増加を招かずに済む。
合にも、多結晶シリコンゲートの場合と同様に、キャパ
シタ電極の構造をゲート構造と同じすることによって、
工程数の増加を招かずに済む。
【００６１】もちろん、キャパシタ電極の構造をゲート
構造とは別の構造にしても良い。このような場合として
は、例えば別構造にすることによって、ＭＯＳキャパシ
タの絶縁耐圧を容易に下げられる場合がある。
構造とは別の構造にしても良い。このような場合として
は、例えば別構造にすることによって、ＭＯＳキャパシ
タの絶縁耐圧を容易に下げられる場合がある。
【００６２】また、ＭＯＳキャパシタをＭＯＳＦＥＴと
は別のプロセスで形成することで、ソース拡散層および
ドレイン拡散層を無くしたり、あるいは任意の形状のキ
ャパシタ電極、例えば中央部に開口部を有するキャパシ
タ電極を形成することができる。
は別のプロセスで形成することで、ソース拡散層および
ドレイン拡散層を無くしたり、あるいは任意の形状のキ
ャパシタ電極、例えば中央部に開口部を有するキャパシ
タ電極を形成することができる。
【００６３】また、ゲート絶縁膜は酸化膜に限定される
ものではなく、窒化膜等の他の絶縁膜を用いても良い。
ものではなく、窒化膜等の他の絶縁膜を用いても良い。
【００６４】さらに、シリコン基板はバルク基板、ＳＯ
Ｉ基板のいずれでも良く、さらにまたＳｉＧｅ基板等の
他の半導体基板でも良い。
Ｉ基板のいずれでも良く、さらにまたＳｉＧｅ基板等の
他の半導体基板でも良い。
【００６５】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【００６６】
【発明の効果】以上詳説したように本発明によれば、Ｍ
ＯＳＦＥＴのゲートに、ＭＯＳＦＥＴよりも絶縁耐圧の
低いＭＯＳキャパシタを接続することによって、製造途
中で発生するプラズマからＭＯＳＦＥＴを効果的に保護
できるようになる。
ＯＳＦＥＴのゲートに、ＭＯＳＦＥＴよりも絶縁耐圧の
低いＭＯＳキャパシタを接続することによって、製造途
中で発生するプラズマからＭＯＳＦＥＴを効果的に保護
できるようになる。
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの
保護回路を示す等価等回
保護回路を示す等価等回
【図２】保護用ダイオードおよび保護用ＭＯＳキャパシ
タの効果を調べた結果を示す図
タの効果を調べた結果を示す図
【図３】図１の等価回路のＭＯＳＦＥＴおよび保護用Ｍ
ＯＳキャパシタの具体的な素子構造を示す平面図
ＯＳキャパシタの具体的な素子構造を示す平面図
【図４】図３のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−
Ｃ’断面図
Ｃ’断面図
【図５】ゲート酸化膜の膜厚（Ｔox）が薄いほうがゲー
ト酸化膜のＦＮ耐圧が低くいことを示す図
ト酸化膜のＦＮ耐圧が低くいことを示す図
【図６】図１の等価回路のＭＯＳＦＥＴおよび保護用Ｍ
ＯＳキャパシタの他の具体的な素子構造を示す平面図
ＯＳキャパシタの他の具体的な素子構造を示す平面図
【図７】ゲート酸化膜の膜厚が４ｎｍ未満になると、直
接トンネル電流が増加することを示す図
接トンネル電流が増加することを示す図
【図８】図１の等価回路のＭＯＳＦＥＴおよび保護用Ｍ
ＯＳキャパシタのさらに別の具体的な素子構造を示す平
面図
ＯＳキャパシタのさらに別の具体的な素子構造を示す平
面図
【図９】従来のＭＯＳトランジスタのゲート配線、ソー
ス・ドレイン配線の形成方法を示す工程断面図
ス・ドレイン配線の形成方法を示す工程断面図
【図１０】従来のＭＯＳＦＥＴをプラズマから保護する
ための方法を説明するための等価回路
ための方法を説明するための等価回路
【図１１】図１０の等価回路のＭＯＳＦＥＴおよび保護
用ダイオードの具体的な素子構造を示す平面図
用ダイオードの具体的な素子構造を示す平面図
１…ＭＯＳＦＥＴ ２…保護用ＭＯＳキャパシタ １０…シリコン基板 １１…ソース拡散層 １２…ドレイン拡散層 １３…ゲート酸化膜 １４…ゲート電極 １５…キャパシタ電極 １６…層間絶縁膜 １７…ゲート接続電極 １８D…ドレイン電極 １８S…ソース電極 １９G…ゲート配線 １９D…ドレイン配線 １９S…ソース配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC15 BH03 BH13 EZ15 5F040 DA00 DB09 DC01 EC01 EC04 EC07 EC13 EF02 EJ03 FA03 FA11 FA15 5F048 AA02 AC10 BA01 BA14 BA16 BB04 BB06 BB08 BF02 CC05 CC18
Claims (6)
- 【請求項１】ＭＯＳＦＥＴと、 このＭＯＳＦＥＴのゲートに接続され、かつ前記ＭＯＳ
ＦＥＴよりも絶縁耐圧が低いＭＯＳキャパシタとを具備
してなることを特徴とする半導体装置。 - 【請求項２】前記ＭＯＳキャパシタのゲート電極はｐ型
ポリシリコン膜で形成され、前記ＭＯＳＦＥＴのゲート
電極はｎ型ポリシリコン膜で形成されていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】前記ＭＯＳキャパシタのゲート絶縁膜の膜
厚は、前記ＭＯＳＦＥＴのゲート絶縁膜の膜厚よりも薄
いことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記ＭＯＳキャパシタの活性領域の面積
は、前記ＭＯＳＦＥＴの活性領域の面積よりも小さいこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項５】主たるトンネル電流としてＦＮトンネル電
流が流れる厚さの第１のゲート絶縁膜を有する第１のＭ
ＯＳトランジスタと、 主たるトンネル電流として直接トンネル電流が流れる厚
さの第２のゲート絶縁膜を有する第２のＭＯＳトランジ
スタと、 前記第１のＭＯＳＦＥＴのゲートに接続され、かつ前記
第２のＭＯＳＦＥＴのゲートに接続されず、かつ前記第
２のゲート絶縁膜を有するＭＯＳキャパシタとを具備し
てなることを特徴とする半導体装置。 - 【請求項６】前記ＭＯＳキャパシタは、絶縁破壊してい
ることを特徴とする請求項１ないし請求項５のいずれか
１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089734A JP2001284579A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089734A JP2001284579A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284579A true JP2001284579A (ja) | 2001-10-12 |
Family
ID=18605449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089734A Pending JP2001284579A (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284579A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194424A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 保護素子およびその製造方法 |
| JP2008041948A (ja) * | 2006-08-07 | 2008-02-21 | Toyota Motor Corp | 半導体装置 |
| JP2015207642A (ja) * | 2014-04-18 | 2015-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
2000
- 2000-03-28 JP JP2000089734A patent/JP2001284579A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194424A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 保護素子およびその製造方法 |
| JP2008041948A (ja) * | 2006-08-07 | 2008-02-21 | Toyota Motor Corp | 半導体装置 |
| JP2015207642A (ja) * | 2014-04-18 | 2015-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US9337180B2 (en) | 2014-04-18 | 2016-05-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of semiconductor device |
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