JPH053309A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】ＡＳＩＣ等に適用される絶縁ゲート型半導体装
置の消費電力の低減並びに高集積化を図る。 【構成】ソース・ドレイン領域５と、ゲート電極６とを
交互に形成してなる多段素子領域１０ａ〜１０ｄを、Ｎ
ウエル３及びＰウエル４のそれぞれに、複数列設ける。
そして、大駆動力が必要な回路を構成する場合には、同
型の領域内のソース・ドレイン領域同士並びにゲート電
極同士を接続して、ゲート幅の大きなトランジスタを構
成する。素子分離は、トランジスタに隣接するゲート電
極を電源又は接地に接続して行う。 【効果】トランジスタの大きさが可変となるから、適正
な大きさのトランジスタで回路が構成され、無駄な消費
電力が避けられ、発熱量が最小になり、高集積化が図ら
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、絶縁ゲート型半導体
装置に関し、特に、ＡＳＩＣ（ApplicationSpecific In
tegratedCircuit ）等に好適な構造に係るものである。

【０００２】

【従来の技術】一般に、ＡＳＩＣ等に用いられる半導体
集積回路は、配線を行うことにより任意の論理回路が構
成できるように、一定のゲート幅及びゲート長のＭＯＳ
型電界効果トランジスタを複数個有するセルを、素子活
性領域に敷き詰めて構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体集積回路にあっては、確かに所望の
論理回路を構成することは可能であるが、トランジスタ
自体の大きさは仕様によって一定であったため、スピー
ドが必要でない論理ゲートに対しては過剰トランジスタ
によってドライブされることになるから、無駄な電力が
消費されてしまうし、消費電力が大きければ発熱量も大
きくなり、集積度向上を妨げる一要因となっていた。

【０００４】そして、構成される論理回路に応じて使用
されるセル数が確定されるが、各セルに含まれるトラン
ジスタ数は余裕をみて決められるため、トランジスタ全
体の使用率が悪く、また、セルとセルとの間は耐圧等を
考慮し一定の距離を確保する必要があり、これらも集積
度低下の要因となっていた。この発明は、このような従
来の技術が有する未解決の課題に着目してなされたもの
であって、トランジスタの大きさを容易に変更可能とす
ることにより、無駄な電力消費が避けられ、集積度向上
も図られる絶縁ゲート型半導体装置を提供することを目
的としている。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の絶縁ゲート型半導体装置は、ソース・ドレ
イン領域とゲート電極とを交互に形成した多段素子領域
を、Ｐ型領域及びＮ型領域のそれぞれに複数列設けた。

【０００６】

【作用】多段素子領域内に形成された一つのゲート電極
及びこれの両側に形成されたソース・ドレイン領域と
で、所定ゲート幅及びゲート長のＭＯＳトランジスタ
（単位トランジスタ）が構成される。また、一の多段素
子領域と他の多段素子領域との間で、ゲート電極同士を
接続するとともに、それらゲート電極の隣に形成された
ソース・ドレイン領域同士を接続し、それらゲート電極
の逆隣に形成されたソース・ドレイン領域同士を接続す
ることで、上記単位トランジスタの倍のゲート幅を有す
るＭＯＳトランジスタが構成される。

【０００７】さらに、多段素子領域が三列，四列，…，
と設けられていれば、上記単位トランジスタの三倍，四
倍，…，のゲート幅を有するＭＯＳトランジスタの構成
が可能である。一方、多段素子領域内において、隣接す
る二つ以上のゲート電極を同じ入力に接続すれば、上記
単位トランジスタの倍のゲート長を有するＭＯＳトラン
ジスタが構成されるし、それら隣接する二つ以上のゲー
ト電極をそれぞれ異なる入力に接続すれば、多入力ゲー
ト回路となる。

【０００８】なお、素子間分離は、トランジスタを構成
するソース・ドレイン領域の外側に形成されているゲー
ト電極を、そのゲート電極の下側にチャネルが形成され
ないように電源又は接地に接続することにより行われ
る。

【０００９】

【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１は本発明を適用した半導体装置１の一部を
示す平面図、図２は図１のＡ−Ａ線断面図、図３は図１
のＢ−Ｂ線断面図である。即ち、例えばシリコンからな
る半導体基板２には、適宜不純物を導入することによ
り、Ｎ型領域としてのＮウエル３及びＰ型領域としての
Ｐウエル４が互いに隣接する位置に形成されていて、そ
れらＮウエル３及びＰウエル４のそれぞれには、Ｎウエ
ル３及びＰウエル４の境界線と平行な方向に長い多段素
子領域１０ａ，１０ｂ，１０ｃ，１０ｄが、複数列（本
実施例では、Ｎウエル３及びＰウエル４のそれぞれに二
列）設けられている。

【００１０】そして、各多段素子領域１０ａ〜１０ｄ
は、ソース・ドレイン領域５，…，５と、例えばポリシ
リコン等の金属からなるゲート電極６，…，６とを交互
に形成して構成されている。ただし、Ｎウエル３，Ｐウ
エル４とゲート電極６との間には、例えばシリコン酸化
膜からなる絶縁膜７が介在し、また、多段素子領域１０
ａ〜１０ｄ同士の位置関係は、互いのソース・ドレイン
領域５同士，ゲート電極６同士が隣合うような位置関係
としている。

【００１１】なお、ソース・ドレイン領域５，…，５
は、ゲート電極６，…，６をマスクとして、Ｎウエル３
であればＰ型不純物を、Ｐウエル４であればＮ型不純物
を導入するセルフアラインにより形成される。図４は、
この半導体装置１に配線を行ってＮＯＲ回路を構成した
状態を示す平面図であり、その等価回路を図５に示す。
なお、図４中□で示すのは、スルーホール又はコンタク
トホールである。

【００１２】ＣＭＯＳ構成の二入力ＮＯＲ回路は、二つ
のＰＭＯＳトランジスタ（ＰチャネルＭＯＳ型電界効果
トランジスタ）Ｐ₁ ，Ｐ₂ と、二つのＮＭＯＳトランジ
スタ（ＮチャネルＭＯＳ型電界効果トランジスタ）
Ｎ₁ ，Ｎ₂ とで構成される論理ゲートであって、本実施
例では、多段素子領域１０ａにＰＭＯＳトランジスタＰ
₁ を、多段素子領域１０ｂにＰＭＯＳトランジスタＰ₂
を、多段素子領域１０ｃにＮＭＯＳトランジスタＮ
₁ を、多段素子領域１０ｄにＮＭＯＳトランジスタＮ₂
を構成している。

【００１３】即ち、ＰＭＯＳトランジスタＰ₁ のゲート
であるゲート電極６₁ と、ＮＭＯＳトランジスタＮ₂ の
ゲートであるゲート電極６₄ とに一方の入力Ａを供給
し、ＰＭＯＳトランジスタＰ₂ のゲートであるゲート電
極６₂ と、ＮＭＯＳトランジスタＮ₁ のゲートであるゲ
ート電極６₃ とに他方の入力Ｂを供給する。ただし、ゲ
ート電極６₂ 及び６₃ は、配線１１ａにより接続されて
いる。

【００１４】また、ＰＭＯＳトランジスタＰ₁ のドレイ
ンであるソース・ドレイン領域５₁₁を電源Ｖ_DDに接続
し、ＰＭＯＳトランジスタＰ₁ のソースであるソース・
ドレイン領域５₁₂と、ＰＭＯＳトランジスタＰ₂ のドレ
インであるソース・ドレイン領域５₂₂とを配線１１ｂを
介して接続し、ＰＭＯＳトランジスタＰ₂のソースであ
るソース・ドレイン領域５₂₁と、ＮＭＯＳトランジスタ
Ｎ₁ のドレインであるソース・ドレイン領域５₃₁と、Ｎ
ＭＯＳトランジスタＮ₂ のドレインであるソース・ドレ
イン領域５₄₁とを配線１１ｃを介して接続し、ＮＭＯＳ
トランジスタＮ₁ のソースであるソース・ドレイン領域
５₃₂と、ＮＭＯＳトランジスタＮ₂ のソースであるソー
ス・ドレイン領域５₄₂とを配線１１ｄを介して接地し、
配線１１ｃをこのＮＯＲ回路の出力Ｆとしている。

【００１５】そして、ＰＭＯＳトランジスタＰ₁ に隣接
するゲート電極６₅ と、ＰＭＯＳトランジスタＰ₂ に隣
接するゲート電極６₆ とを電源Ｖ_DDに接続し、ＮＭＯＳ
トランジスタＮ₁ に隣接するゲート電極６₇ と、ＮＭＯ
ＳトランジスタＮ₂ に隣接するゲート電極６₈ とを接地
している。図６は、図４に示したＮＯＲ回路と同じ位置
に大型のトランジスタからなるインバータを構成した状
態を示す平面図であり、その等価回路を図７に示す。

【００１６】即ち、ゲート電極６₁ 及び６₂ を接続し、
ソース・ドレイン領域５₁₁及び５₂₁を接続し、ソース・
ドレイン領域５₁₂及び５₂₂を接続して、図４に示したＰ
ＭＯＳトランジスタＰ₁ の倍のゲート幅を有するＰＭＯ
ＳトランジスタＰ₃ を構成し、ゲート電極６₃ 及び６₄
を接続し、ソース・ドレイン領域５₃₁及び５₄₁を接続
し、ソース・ドレイン領域５₃₂及び５₄₂を接続して、図
４に示したＮＭＯＳトランジスタＮ₁ の倍のゲート幅を
有するＮＭＯＳトランジスタＮ₃ を構成し、そして、ゲ
ート電極６₁ 〜６₄ に入力Ａを供給し、ソース・ドレイ
ン領域５₁₁，５₂₁，５₃₁，５₄₁を出力Ｆとしている。

【００１７】このように、本実施例の半導体装置１にあ
っては、図４及び図５に示したＮＯＲ回路のような論理
ゲートも、図６及び図７に示した大駆動力が必要なライ
ンに使用されるドライバ等であっても、配線パターンを
変えるだけで構成することができ、しかも、使用される
トランジスタの大きさも可変であるから、大駆動力が不
要な回路は小さなトランジスタで構成し、大駆動力が必
要な回路は大きなトランジスタで構成することができ、
無駄な電力消費が避けられ、発熱量も最小となり、高集
積化を図る上で非常に都合が良い。

【００１８】また、ゲート電極６₅ ，６₆ ，６₇ 及び６
₈ の下側には常にチャネルが形成されないから、ＬＯＣ
ＯＳ等のフィールド酸化による素子分離を行わなくて
も、ＰＭＯＳトランジスタＰ₁ ，Ｐ₂ 及びＮＭＯＳトラ
ンジスタＮ₁ ，Ｎ₂ と他の素子との分離がなされ、高集
積化が図られる。なお、特に図示はしないが、一つの多
段素子領域１０ａ〜１０ｄ内の隣合うゲート電極６を同
じ入力に接続すれば、図４に示したトランジスタの倍の
ゲート長を有するトランジスタを構成することができ、
隣合うゲート電極６を異なる入力に接続すれば、少ない
配線で多入力ゲートを構成することができる。

【００１９】そして、本実施例の構成であれば、従来の
セル方式とは異なり、セル・レベルではなく、トランジ
スタ・レベルで所望の論理回路が形成されるから、全体
としてトランジスタの使用率が向上し、結果として高集
積化に寄与する。なお、上記実施例では、Ｎウエル３及
びＰウエル４のそれぞれに、多段素子領域１０ａ〜１０
ｄを二列ずつ設けた場合について説明したが、これらの
数は、三列以上であってもよい。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
大駆動力が不要な回路は小さなトランジスタで構成し、
大駆動力が必要な回路は大きなトランジスタで構成する
ことができるので、無駄な消費電力が避けられ、発熱量
も最小になるとともに、トランジスタの使用率も向上す
るので、高集積化が図られるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す平面図である。

【図２】図１のＡ−Ａ線断面図である。

【図３】図１のＢ−Ｂ線断面図である。

【図４】ＮＯＲ回路を構成した状態の平面図である。

【図５】図４の等価回路図である。

【図６】大駆動力のインバータを構成した状態の平面図
である。

【図７】図６の等価回路図である。

【符号の説明】

１ 半導体装置 ２ 半導体基板 ３ Ｎウエル（Ｎ型領域） ４ Ｐウエル（Ｐ型領域） ５ ソース・ドレイン領域 ６ ゲート電極 ７ 絶縁膜 １０ａ，１０ｂ，１０ｃ，１０ｄ 多段素子領域

Claims (1)

1. 【特許請求の範囲】 【請求項１】 ソース・ドレイン領域とゲート電極とを
   交互に形成した多段素子領域を、Ｐ型領域及びＮ型領域
   のそれぞれに複数列設けたことを特徴とする絶縁ゲート
   型半導体装置。