JPH0286167A - マスタースライス方式集積回路装置 - Google Patents
マスタースライス方式集積回路装置Info
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- JPH0286167A JPH0286167A JP23756488A JP23756488A JPH0286167A JP H0286167 A JPH0286167 A JP H0286167A JP 23756488 A JP23756488 A JP 23756488A JP 23756488 A JP23756488 A JP 23756488A JP H0286167 A JPH0286167 A JP H0286167A
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- Japan
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- Pending
Links
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000001788 irregular Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 30
- 239000002184 metal Substances 0.000 abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はマスタースライス方式集積回路装置の基本セル
および配線領域の形成方法に関する。
および配線領域の形成方法に関する。
［発明の概要］
本発明はマスタースライス方式集積回路装置において、
あらかじめ能動素子を埋め込んだ、基本セルを隙間な（
マトリクス状に配置し、この上を配線領域にも論理機能
を有するマクロセルにも使用出来るよう、基本セルの上
に施す配線、および能動素子と配線との接続に使用する
コンタクト、および異なる層の配線と配線を結び付ける
スルーホールが、不等間隔の格子上に乗るよう基本セル
を造り込む事によって、従来の等間隔格子のみを使用し
て造り込まれた基本セルよりも、より集積度を向上でき
るようにしたものである。
あらかじめ能動素子を埋め込んだ、基本セルを隙間な（
マトリクス状に配置し、この上を配線領域にも論理機能
を有するマクロセルにも使用出来るよう、基本セルの上
に施す配線、および能動素子と配線との接続に使用する
コンタクト、および異なる層の配線と配線を結び付ける
スルーホールが、不等間隔の格子上に乗るよう基本セル
を造り込む事によって、従来の等間隔格子のみを使用し
て造り込まれた基本セルよりも、より集積度を向上でき
るようにしたものである。
〔従来の技術］
従来のマスタースライス方式集積回路装置の配置図は、
第１図に示すごとくチップの外周１０１に入出力セル１
０５を配置し、基本セル１０２をマトリックス状に１０
３の如く並べ、これらのセルの隙間については、入出力
セルと基本セルマドノックスを結び付けるべく配線領域
１０４が配置されていた。
第１図に示すごとくチップの外周１０１に入出力セル１
０５を配置し、基本セル１０２をマトリックス状に１０
３の如く並べ、これらのセルの隙間については、入出力
セルと基本セルマドノックスを結び付けるべく配線領域
１０４が配置されていた。
そして、各々の基本セル１０２については第３図の点線
に示す如く、等間隔に水平および垂直方向の格子を設け
ていた。
に示す如く、等間隔に水平および垂直方向の格子を設け
ていた。
第３図は第２図に示す２人力ＮＯＲゲートを基本セル上
に造り込む為にその格子の交点に、第１層目金属配線（
３０３）、第２層目金属配線（３０４）、第１層目金属
配線とＰ型拡散領域またはＮ型拡散領域またはポリシリ
コンとの配線接続用コンタクト（３０５）、および第１
層目金属配線と第２層目金属配線とのスルーホール（３
０６）の中心が乗るよう造られている。
に造り込む為にその格子の交点に、第１層目金属配線（
３０３）、第２層目金属配線（３０４）、第１層目金属
配線とＰ型拡散領域またはＮ型拡散領域またはポリシリ
コンとの配線接続用コンタクト（３０５）、および第１
層目金属配線と第２層目金属配線とのスルーホール（３
０６）の中心が乗るよう造られている。
これは自動配線を行う場合の配線情報をなるべく簡潔に
表現するためである。
表現するためである。
〔発明が解決しようとする課題）
しかし、前述の従来技術では、その基本セルを形成する
場合、水平および垂直方向の格子を等間隔としているた
め、第３図に示す如（、プロセス工程上のデザインルー
ルに依って例えば、Ｐ型拡散領域（２０１）またはＮ型
拡散領域（２０２）とポリシリコン（２０３）の距離を
満足するために垂直方向に２＊、Ｙｇの距離をとってい
る。
場合、水平および垂直方向の格子を等間隔としているた
め、第３図に示す如（、プロセス工程上のデザインルー
ルに依って例えば、Ｐ型拡散領域（２０１）またはＮ型
拡散領域（２０２）とポリシリコン（２０３）の距離を
満足するために垂直方向に２＊、Ｙｇの距離をとってい
る。
またＰ型拡散領域（２０１）とストッパー用Ｎ型拡散領
ｔｄ（２０４）および、Ｎ型拡散領域（２０２）とスト
ッパー用Ｐ型拡散領域（２０５）の水平方向の距離、ま
たは同一拡散領域（２０１，２０２）内におけるポリシ
リコンゲートを挟んだコンタクト（３０５）どうしの距
離のうち、どちらか厳しい方の距離によって水平方向の
格子間隔ｘｇが決められる。
ｔｄ（２０４）および、Ｎ型拡散領域（２０２）とスト
ッパー用Ｐ型拡散領域（２０５）の水平方向の距離、ま
たは同一拡散領域（２０１，２０２）内におけるポリシ
リコンゲートを挟んだコンタクト（３０５）どうしの距
離のうち、どちらか厳しい方の距離によって水平方向の
格子間隔ｘｇが決められる。
第３図に示すように、水平および垂直の格子を等間隔に
決めると、プロセス工程上のデザインルールをも満足さ
せねばならないため、どうしても上述の様に、基本セル
を作るのに必要以上の大きさのデザインルールを使わざ
る終えなくなる。
決めると、プロセス工程上のデザインルールをも満足さ
せねばならないため、どうしても上述の様に、基本セル
を作るのに必要以上の大きさのデザインルールを使わざ
る終えなくなる。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところはマスタースライス方式でより集積
度の高いＬＳＩを提供するところにある。
の目的とするところはマスタースライス方式でより集積
度の高いＬＳＩを提供するところにある。
［課題を解決するための手段］
本発明のマスタースライス方式集積回路装置は基本セル
の上に使用する配線、および能動素子と配線との接続に
使用するコンタクト、および異なる層の配線と配線を結
び付けるスルーホールが、不等間隔な格子上に乗るよう
構成されることを特徴とする。
の上に使用する配線、および能動素子と配線との接続に
使用するコンタクト、および異なる層の配線と配線を結
び付けるスルーホールが、不等間隔な格子上に乗るよう
構成されることを特徴とする。
［作 用］
本発明の上記の構成によれば、その基本セルを形成する
場合、水平および垂直方向の格子を不等間隔としている
ため、プロセス工程上のデザインルールに合致するよう
、基本セル内の格子距離を設定できるようになる。この
ため、従来の方式と異なり、極めて柔なんにかつコンパ
クトに基本セルを設計できるようになり、このことは同
一チップ内により多くの基本セルを登載出来ることにな
り、マスタースライス方式のＬＳＩの集積度を向上させ
る事が出来る。
場合、水平および垂直方向の格子を不等間隔としている
ため、プロセス工程上のデザインルールに合致するよう
、基本セル内の格子距離を設定できるようになる。この
ため、従来の方式と異なり、極めて柔なんにかつコンパ
クトに基本セルを設計できるようになり、このことは同
一チップ内により多くの基本セルを登載出来ることにな
り、マスタースライス方式のＬＳＩの集積度を向上させ
る事が出来る。
［実 施 例１
第４図は本発明の実施例における基本セルの平面図で、
使用する配線、および能動素子と配線との隣接に使用す
るコンタクト、および異なる層の配線と配線を結び付け
るスルーホールが、全て、点線で示される不等間隔な格
子の交点に乗るよう造られている。
使用する配線、および能動素子と配線との隣接に使用す
るコンタクト、および異なる層の配線と配線を結び付け
るスルーホールが、全て、点線で示される不等間隔な格
子の交点に乗るよう造られている。
第４図も第３図と同様、第２図に示す２人力ＮＯＲゲー
トを基本セル上に造り込む為に、その格子の交点に、第
１層目金属配線（３０３）、第２層目金属配線（３０４
）、第１層目金属配線とＰ型拡散領域またはＮ型拡散領
域またはポリシリコンとの配線接続用コンタクト（３０
５）、および第１層目金属配線と第２層目金属配線との
スルーホール（３０６）の中心が乗るよう造られている
。
トを基本セル上に造り込む為に、その格子の交点に、第
１層目金属配線（３０３）、第２層目金属配線（３０４
）、第１層目金属配線とＰ型拡散領域またはＮ型拡散領
域またはポリシリコンとの配線接続用コンタクト（３０
５）、および第１層目金属配線と第２層目金属配線との
スルーホール（３０６）の中心が乗るよう造られている
。
第４図では、前述の従来技術と異なりその基本セルを形
成する場合、水平および垂直方向の格子を不等間隔とし
ているため、第４図に示す如く、プロセス工程上のデザ
インルールに依って例えばＰ型拡散領域（２０１）また
はＮ型拡散領域（２０２）とポリシリコン（２０３）の
距離を満足するために垂直方向に７ｇ２なる格子距離が
とれる。
成する場合、水平および垂直方向の格子を不等間隔とし
ているため、第４図に示す如く、プロセス工程上のデザ
インルールに依って例えばＰ型拡散領域（２０１）また
はＮ型拡散領域（２０２）とポリシリコン（２０３）の
距離を満足するために垂直方向に７ｇ２なる格子距離が
とれる。
また、第３図に示す第１層目ＶＤＤ金属配線（３０１）
、第１層目ｖＳＳ金属配線（３０２）の電流容量を大き
くするために、第４図では垂直方向にｙｇｔなる格子距
離がとれる。
、第１層目ｖＳＳ金属配線（３０２）の電流容量を大き
くするために、第４図では垂直方向にｙｇｔなる格子距
離がとれる。
またＰ型拡散領域（２０１）とストッパー用Ｎ型拡散領
域（２０４）および、Ｎ型拡散領域（２０２）とストッ
パー用Ｐ型拡散領域（２０５）の水平方向の距離につい
てはｘｇｌなる格子距離をとる事が出来、一方、同一拡
散領域（２０１，２０２）内におけるポリシリコンゲー
トを挟んだコンタクト（３０５）どうしの水平方向の距
離についてはｘｇ２なる格子距離が取れる。
域（２０４）および、Ｎ型拡散領域（２０２）とストッ
パー用Ｐ型拡散領域（２０５）の水平方向の距離につい
てはｘｇｌなる格子距離をとる事が出来、一方、同一拡
散領域（２０１，２０２）内におけるポリシリコンゲー
トを挟んだコンタクト（３０５）どうしの水平方向の距
離についてはｘｇ２なる格子距離が取れる。
第３図と第４図において、ｘｇとｘｇ２、ｙｇとｙｇ３
が等価な格子距離であり、かつｘｇ２ ＜ ｘ
ｇｌ ｙｇ３ ＜ ｙｇ １．７ｇ２であれば、第
４図による基本セルの方がより設計方法が柔なんで、小
型に出来ることがわかる。
が等価な格子距離であり、かつｘｇ２ ＜ ｘ
ｇｌ ｙｇ３ ＜ ｙｇ １．７ｇ２であれば、第
４図による基本セルの方がより設計方法が柔なんで、小
型に出来ることがわかる。
［発明の効果］
以上述べたように本発明によれば、複数個の能動素子に
よって構成された基本セルをマトリクス状に隙間なく配
置し、その上に付加する配線、および能動素子と配線と
の接続に使用するコンタクト、および異なる層の配線と
配線を結び付けるスルーホールが、不等間隔な格子上に
乗ることを許すことにより、従来の基本セルよりもその
大きさをより小型で無駄のないものに出来ることを可能
にするという効果を有する。
よって構成された基本セルをマトリクス状に隙間なく配
置し、その上に付加する配線、および能動素子と配線と
の接続に使用するコンタクト、および異なる層の配線と
配線を結び付けるスルーホールが、不等間隔な格子上に
乗ることを許すことにより、従来の基本セルよりもその
大きさをより小型で無駄のないものに出来ることを可能
にするという効果を有する。
第１図はマスタースライス方式の大規模集積回路チップ
の全体的な概略図。 第２図は第３図および第４図に示す論理機能を持つマク
ロセルのトランジスター回路図。 第３図は従来方式の基本セル上を論理機能を持つマクロ
セルとして使用した場合の平面図。 第４図は方式の基本セル上を論理機能を持つマクロセル
として使用した場合の平面図。 チップ外形 基本セル 基本セルマトリックス 配線専用領域 入出力セル Ｐ型拡散領域 Ｎ型拡散領域 ポリシリコン ストッパー用Ｎ型拡散領域 ストッパー用Ｐ型拡散領域 Ｎ型基板領域 Ｐ型基板領域 第１層目ＶＤＤ金属配線 第１層目ＶＳＳ金属配線 第１層目金属配線 第２層目金属配線 ３０５・・・第１層目金属配線とＰ型拡散領域または、
Ｎ型拡散領域または 、ポリシリコンとの配線接続用 コンタクト。 ３０６・・・第１層目金属配線と第２層目金属配線との
スルーホール。 ４０１・・・２人力ＮＯＲゲートの入力１４０２・・・
２人力ＮＯＲゲートの入力２４０３・・・２人力ＮＯＲ
ゲートの出力以上 出願人 セイコーエプソン株式会社
の全体的な概略図。 第２図は第３図および第４図に示す論理機能を持つマク
ロセルのトランジスター回路図。 第３図は従来方式の基本セル上を論理機能を持つマクロ
セルとして使用した場合の平面図。 第４図は方式の基本セル上を論理機能を持つマクロセル
として使用した場合の平面図。 チップ外形 基本セル 基本セルマトリックス 配線専用領域 入出力セル Ｐ型拡散領域 Ｎ型拡散領域 ポリシリコン ストッパー用Ｎ型拡散領域 ストッパー用Ｐ型拡散領域 Ｎ型基板領域 Ｐ型基板領域 第１層目ＶＤＤ金属配線 第１層目ＶＳＳ金属配線 第１層目金属配線 第２層目金属配線 ３０５・・・第１層目金属配線とＰ型拡散領域または、
Ｎ型拡散領域または 、ポリシリコンとの配線接続用 コンタクト。 ３０６・・・第１層目金属配線と第２層目金属配線との
スルーホール。 ４０１・・・２人力ＮＯＲゲートの入力１４０２・・・
２人力ＮＯＲゲートの入力２４０３・・・２人力ＮＯＲ
ゲートの出力以上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 （ａ）複数個の能動素子によって構成された基本セルを
マトリクス状に隙間なく配置し、前記能動素子を横方向
に複数個使用して、その上に配線を施し、論理機能を有
するマクロセルを形成でき、（ｂ）このマクロセルの上
下に隣接する基本セル列を複数列使用し、かつその下の
能動素子を利用する事なく、配線領域を形成できる様に
するため、 （ｃ）使用する配線、および能動素子と配線との接続に
使用するコンタクト、および異なる層の配線と配線を結
び付けるスルーホールの中心が、不等間隔な格子上に乗
るよう造られた基本セルによって構成されることを特徴
とするマスタースライス方式集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23756488A JPH0286167A (ja) | 1988-09-22 | 1988-09-22 | マスタースライス方式集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23756488A JPH0286167A (ja) | 1988-09-22 | 1988-09-22 | マスタースライス方式集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286167A true JPH0286167A (ja) | 1990-03-27 |
Family
ID=17017183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23756488A Pending JPH0286167A (ja) | 1988-09-22 | 1988-09-22 | マスタースライス方式集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866923A (en) * | 1995-11-08 | 1999-02-02 | Fujitsu Limited | Semiconductor integrated circuit device having fundamental cells and method of manufacturing the semiconductor integrated circuit device using the fundamental cells |
| KR101108848B1 (ko) * | 2009-10-26 | 2012-01-31 | 삼성전기주식회사 | 인쇄회로기판 |
-
1988
- 1988-09-22 JP JP23756488A patent/JPH0286167A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866923A (en) * | 1995-11-08 | 1999-02-02 | Fujitsu Limited | Semiconductor integrated circuit device having fundamental cells and method of manufacturing the semiconductor integrated circuit device using the fundamental cells |
| US6057225A (en) * | 1995-11-08 | 2000-05-02 | Fujitsu Limited | Semiconductor integrated circuit device having fundamental cells and method of manufacturing the semiconductor integrated circuit device using the fundamental cells |
| KR101108848B1 (ko) * | 2009-10-26 | 2012-01-31 | 삼성전기주식회사 | 인쇄회로기판 |
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